JP2003068889A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Abstract
(57)【要約】
【課題】 メモリトランジスタの特性劣化や信頼性劣化
を防止し、微細化を容易にし、また、回路制御用トラン
ジスタの特性ばらつきの発生を防止する。 【解決手段】 Ｐ型シリコン基板１の第１活性領域４上
に、メモリトランジスタのゲートを形成する。次に、シ
リコン窒化膜からなる反射防止膜１７を気相成長法によ
りＰ型シリコン基板１全面に堆積し、メモリトランジス
タのゲートの上面および両側面と第２活性領域５上の多
結晶シリコン膜１０上を覆う。次に、メモリトランジス
タのゲートの上面および両側面を反射防止膜１７で覆っ
た状態で、レジスト１３をマスクとして第２活性領域５
上の多結晶シリコン膜１０をエッチングして、回路制御
用トランジスタのゲート電極１０ｂを形成した後、低濃
度ソース・ドレイン領域１４、側壁酸化膜１５、高濃度
ソース・ドレイン領域１６を順次形成する。
を防止し、微細化を容易にし、また、回路制御用トラン
ジスタの特性ばらつきの発生を防止する。 【解決手段】 Ｐ型シリコン基板１の第１活性領域４上
に、メモリトランジスタのゲートを形成する。次に、シ
リコン窒化膜からなる反射防止膜１７を気相成長法によ
りＰ型シリコン基板１全面に堆積し、メモリトランジス
タのゲートの上面および両側面と第２活性領域５上の多
結晶シリコン膜１０上を覆う。次に、メモリトランジス
タのゲートの上面および両側面を反射防止膜１７で覆っ
た状態で、レジスト１３をマスクとして第２活性領域５
上の多結晶シリコン膜１０をエッチングして、回路制御
用トランジスタのゲート電極１０ｂを形成した後、低濃
度ソース・ドレイン領域１４、側壁酸化膜１５、高濃度
ソース・ドレイン領域１６を順次形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、主として浮遊ゲー
ト型メモリトランジスタを有する不揮発性半導体記憶装
置の製造方法に関するものである。
ト型メモリトランジスタを有する不揮発性半導体記憶装
置の製造方法に関するものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置の製造方
法を、図３（ａ）〜（ｄ）に示した工程断面図を参照し
ながら説明する。
法を、図３（ａ）〜（ｄ）に示した工程断面図を参照し
ながら説明する。
【０００３】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１にＰ型ウエル領域２と素子分離領域３で分離
形成された第１活性領域４および第２活性領域５とを形
成する。次に、公知の膜形成技術、リソグラフィー技術
およびエッチング技術を用いて、第１活性領域４上にシ
リコン酸化膜からなる第１絶縁膜６、多結晶シリコン膜
からなる第１導電膜７およびシリコン酸化膜からなる第
２絶縁膜８をこの順に形成する。次に、同様の技術を用
いて、第２活性領域５上にシリコン酸化膜からなる第３
絶縁膜９を形成した後、第１活性領域４および第２活性
領域５上に多結晶シリコン膜からなる第２導電膜１０を
形成する。
コン基板１にＰ型ウエル領域２と素子分離領域３で分離
形成された第１活性領域４および第２活性領域５とを形
成する。次に、公知の膜形成技術、リソグラフィー技術
およびエッチング技術を用いて、第１活性領域４上にシ
リコン酸化膜からなる第１絶縁膜６、多結晶シリコン膜
からなる第１導電膜７およびシリコン酸化膜からなる第
２絶縁膜８をこの順に形成する。次に、同様の技術を用
いて、第２活性領域５上にシリコン酸化膜からなる第３
絶縁膜９を形成した後、第１活性領域４および第２活性
領域５上に多結晶シリコン膜からなる第２導電膜１０を
形成する。
【０００４】次に、図３（ｂ）に示すように、レジスト
１１をマスクとして第１活性領域４上の第２導電膜１
０、第２絶縁膜８、第１導電膜７および第１絶縁膜６を
順次エッチングして、メモリトランジスタのトンネル絶
縁膜６ａ、浮遊ゲート電極７ａ、容量絶縁膜８ａおよび
制御ゲート電極１０ａを形成する。次に、メモリトラン
ジスタのソース・ドレイン領域１２をイオン注入により
形成する。この間、第２活性領域上はレジスト１１に全
面が覆われている。
１１をマスクとして第１活性領域４上の第２導電膜１
０、第２絶縁膜８、第１導電膜７および第１絶縁膜６を
順次エッチングして、メモリトランジスタのトンネル絶
縁膜６ａ、浮遊ゲート電極７ａ、容量絶縁膜８ａおよび
制御ゲート電極１０ａを形成する。次に、メモリトラン
ジスタのソース・ドレイン領域１２をイオン注入により
形成する。この間、第２活性領域上はレジスト１１に全
面が覆われている。
【０００５】次に、図３（ｃ）に示すように、レジスト
１３をマスクとして第２活性領域５上の第２導電膜１０
および第３絶縁膜９を順次エッチングして、回路制御用
トランジスタのゲート絶縁膜９ａおよびゲート電極１０
ｂを形成する。この間、第１活性領域上はレジスト１３
に全面が覆われている。
１３をマスクとして第２活性領域５上の第２導電膜１０
および第３絶縁膜９を順次エッチングして、回路制御用
トランジスタのゲート絶縁膜９ａおよびゲート電極１０
ｂを形成する。この間、第１活性領域上はレジスト１３
に全面が覆われている。
【０００６】次に、図３（ｄ）に示すように、回路制御
用トランジスタのＬＤＤ領域となる低濃度ソース・ドレ
イン領域１４を、図示していないレジストをマスクにし
て選択的なイオン注入により形成する。次に、気相成長
（ＣＶＤ）法と異方性エッチングによりシリコン酸化膜
からなる側壁酸化膜１５を形成し、高濃度ソース・ドレ
イン領域１６を形成する。
用トランジスタのＬＤＤ領域となる低濃度ソース・ドレ
イン領域１４を、図示していないレジストをマスクにし
て選択的なイオン注入により形成する。次に、気相成長
（ＣＶＤ）法と異方性エッチングによりシリコン酸化膜
からなる側壁酸化膜１５を形成し、高濃度ソース・ドレ
イン領域１６を形成する。
【０００７】その後は、図示していないが、層間絶縁膜
および配線を形成し、各素子を接続して不揮発性半導体
記憶装置を完成する。
および配線を形成し、各素子を接続して不揮発性半導体
記憶装置を完成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体記憶装置の製造方法では、図３
（ｄ）に示すように回路制御用トランジスタの低濃度ソ
ース・ドレイン領域１４、側壁酸化膜１５、高濃度ソー
ス・ドレイン領域１６を形成する際に、レジスト除去や
パーティクル除去のための洗浄工程が繰り返され、メモ
リトランジスタのゲートエッジ部において、トンネル絶
縁膜６ａやソース・ドレイン領域１２が侵食されるた
め、トンネル絶縁膜６ａの耐圧劣化や信頼性劣化あるい
はメモリトランジスタ駆動電流の低下やばらつき増大を
発生させるという問題があった。
来の不揮発性半導体記憶装置の製造方法では、図３
（ｄ）に示すように回路制御用トランジスタの低濃度ソ
ース・ドレイン領域１４、側壁酸化膜１５、高濃度ソー
ス・ドレイン領域１６を形成する際に、レジスト除去や
パーティクル除去のための洗浄工程が繰り返され、メモ
リトランジスタのゲートエッジ部において、トンネル絶
縁膜６ａやソース・ドレイン領域１２が侵食されるた
め、トンネル絶縁膜６ａの耐圧劣化や信頼性劣化あるい
はメモリトランジスタ駆動電流の低下やばらつき増大を
発生させるという問題があった。
【０００９】また、多結晶シリコン膜からなる第２導電
膜１０の表面では乱反射が大きく、回路制御用トランジ
スタのゲート電極１０ｂを微細にパターニングすること
が困難であった。
膜１０の表面では乱反射が大きく、回路制御用トランジ
スタのゲート電極１０ｂを微細にパターニングすること
が困難であった。
【００１０】さらに、回路制御用トランジスタのゲート
電極１０ｂを微細にパターニングするためにはゲート電
極１０ｂの薄膜化が必要であるが、ゲート電極１０ｂを
薄膜化した場合、回路制御用トランジスタの低濃度ソー
ス・ドレイン領域１４や高濃度ソース・ドレイン拡散層
１６を形成するために不純物をイオン注入した際に、ゲ
ート電極１０ｂを突抜けて、回路制御用トランジスタの
しきい値電圧変動が起こり、これが特性ばらつきの原因
になるという問題があった。
電極１０ｂを微細にパターニングするためにはゲート電
極１０ｂの薄膜化が必要であるが、ゲート電極１０ｂを
薄膜化した場合、回路制御用トランジスタの低濃度ソー
ス・ドレイン領域１４や高濃度ソース・ドレイン拡散層
１６を形成するために不純物をイオン注入した際に、ゲ
ート電極１０ｂを突抜けて、回路制御用トランジスタの
しきい値電圧変動が起こり、これが特性ばらつきの原因
になるという問題があった。
【００１１】本発明は、上記課題を解決するものであ
り、メモリトランジスタの特性劣化や信頼性劣化を防止
し、微細化を容易にし、また、回路制御用トランジスタ
の特性ばらつきの発生を防止することを目的とする。
り、メモリトランジスタの特性劣化や信頼性劣化を防止
し、微細化を容易にし、また、回路制御用トランジスタ
の特性ばらつきの発生を防止することを目的とする。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の不揮発性半導体記憶装置の製造方法は、
半導体基板上に素子分離領域で分離された第１活性領域
と第２活性領域とを形成する工程と、第１活性領域上に
第１絶縁膜、第１導電膜、第２絶縁膜および第２導電膜
をこの順に形成する工程と、第２活性領域上に第３絶縁
膜および第３導電膜をこの順に形成する工程と、第１活
性領域上の第１絶縁膜、第１導電膜、第２絶縁膜および
第２導電膜をパターニングして、トンネル絶縁膜、浮遊
ゲート電極、容量絶縁膜および制御ゲート電極からなる
メモリトランジスタのゲートを形成する工程と、メモリ
トランジスタのゲートの両側面に隣接する第１活性領域
にソース・ドレイン領域を形成してメモリトランジスタ
を形成する工程と、少なくともメモリトランジスタのゲ
ートの両側面および第２活性領域上の第３導電膜上面に
第４絶縁膜を形成する工程と、第２活性領域上の第３絶
縁膜、第３導電膜および第４絶縁膜をパターニングし
て、ゲート絶縁膜およびゲート電極からなる回路制御用
トランジスタのゲートを形成する工程と、少なくともメ
モリトランジスタのゲートの両側面が第４の絶縁膜によ
って被覆された状態で回路制御用トランジスタのソース
・ドレイン領域を形成して回路制御用トランジスタを形
成する工程とを有している。
めに、本発明の不揮発性半導体記憶装置の製造方法は、
半導体基板上に素子分離領域で分離された第１活性領域
と第２活性領域とを形成する工程と、第１活性領域上に
第１絶縁膜、第１導電膜、第２絶縁膜および第２導電膜
をこの順に形成する工程と、第２活性領域上に第３絶縁
膜および第３導電膜をこの順に形成する工程と、第１活
性領域上の第１絶縁膜、第１導電膜、第２絶縁膜および
第２導電膜をパターニングして、トンネル絶縁膜、浮遊
ゲート電極、容量絶縁膜および制御ゲート電極からなる
メモリトランジスタのゲートを形成する工程と、メモリ
トランジスタのゲートの両側面に隣接する第１活性領域
にソース・ドレイン領域を形成してメモリトランジスタ
を形成する工程と、少なくともメモリトランジスタのゲ
ートの両側面および第２活性領域上の第３導電膜上面に
第４絶縁膜を形成する工程と、第２活性領域上の第３絶
縁膜、第３導電膜および第４絶縁膜をパターニングし
て、ゲート絶縁膜およびゲート電極からなる回路制御用
トランジスタのゲートを形成する工程と、少なくともメ
モリトランジスタのゲートの両側面が第４の絶縁膜によ
って被覆された状態で回路制御用トランジスタのソース
・ドレイン領域を形成して回路制御用トランジスタを形
成する工程とを有している。
【００１３】また、本発明の不揮発性半導体記憶装置の
製造方法において、第４絶縁膜は第３導電膜のパターニ
ング時に反射防止膜として機能すること、望ましくはシ
リコン窒化膜であることが好ましい。
製造方法において、第４絶縁膜は第３導電膜のパターニ
ング時に反射防止膜として機能すること、望ましくはシ
リコン窒化膜であることが好ましい。
【００１４】また、本発明の不揮発性半導体記憶装置の
製造方法において、回路制御用トランジスタのゲートを
形成した後、少なくともメモリトランジスタのゲートの
両側面および回路制御用トランジスタのゲートの上面が
第４の絶縁膜によって被覆された状態で回路制御用トラ
ンジスタのソース・ドレイン領域を形成して回路制御用
トランジスタを形成することが好ましい。
製造方法において、回路制御用トランジスタのゲートを
形成した後、少なくともメモリトランジスタのゲートの
両側面および回路制御用トランジスタのゲートの上面が
第４の絶縁膜によって被覆された状態で回路制御用トラ
ンジスタのソース・ドレイン領域を形成して回路制御用
トランジスタを形成することが好ましい。
【００１５】さらに望ましくは、第４絶縁膜は熱酸化膜
であることが好ましい。
であることが好ましい。
【００１６】また、本発明の不揮発性半導体記憶装置の
製造方法において、第２導電膜と第３導電膜とを同時に
同一の導電膜で形成することが好ましい。
製造方法において、第２導電膜と第３導電膜とを同時に
同一の導電膜で形成することが好ましい。
【００１７】このような構成とすることにより、ソース
・ドレイン拡散層の形成時におけるレジスト除去やパー
ティクル除去のための洗浄工程によって、メモリトラン
ジスタのゲートエッジ部においてトンネル酸化膜やソー
ス・ドレイン拡散層が侵食されることはなく、トンネル
酸化膜の耐圧・信頼性劣化は発生せず、微細化が容易に
でき、また、メモリトランジスタ駆動電流の低下やばら
つき増大も抑制することが可能となる。
・ドレイン拡散層の形成時におけるレジスト除去やパー
ティクル除去のための洗浄工程によって、メモリトラン
ジスタのゲートエッジ部においてトンネル酸化膜やソー
ス・ドレイン拡散層が侵食されることはなく、トンネル
酸化膜の耐圧・信頼性劣化は発生せず、微細化が容易に
でき、また、メモリトランジスタ駆動電流の低下やばら
つき増大も抑制することが可能となる。
【００１８】
【発明の実施の形態】（第１の実施形態）以下本発明の
第１の実施形態について図面を用いて説明する。
第１の実施形態について図面を用いて説明する。
【００１９】図１（ａ）〜（ｄ）は第１の実施形態を説
明する不揮発性半導体記憶装置の製造方法の工程断面図
である。
明する不揮発性半導体記憶装置の製造方法の工程断面図
である。
【００２０】図１（ａ）までの工程は、従来の不揮発性
半導体記憶装置の製造方法と全く同一であり、説明は省
略する。
半導体記憶装置の製造方法と全く同一であり、説明は省
略する。
【００２１】次に、図１（ｂ）に示すように、例えば膜
厚５０ｎｍのシリコン窒化膜からなる反射防止膜１７を
気相成長（ＣＶＤ）法によりＰ型シリコン基板１全面に
堆積する。
厚５０ｎｍのシリコン窒化膜からなる反射防止膜１７を
気相成長（ＣＶＤ）法によりＰ型シリコン基板１全面に
堆積する。
【００２２】次に、図１（ｃ）に示すように、レジスト
１３をマスクとして第２活性領域５上の反射防止膜１
７、第２導電膜１０および第３絶縁膜９を順次エッチン
グして、回路制御用トランジスタのゲート絶縁膜９ａお
よびゲート電極１０ｂを形成する。この間、第１活性領
域４上はレジスト１３に全面が覆われている。
１３をマスクとして第２活性領域５上の反射防止膜１
７、第２導電膜１０および第３絶縁膜９を順次エッチン
グして、回路制御用トランジスタのゲート絶縁膜９ａお
よびゲート電極１０ｂを形成する。この間、第１活性領
域４上はレジスト１３に全面が覆われている。
【００２３】ここで、第２導電膜１０上に反射防止膜１
７を形成することによって、レジスト１３を露光する際
に第２導電膜１０表面での乱反射を防止し、微細なゲー
ト電極１０ｂの形成を可能にする。
７を形成することによって、レジスト１３を露光する際
に第２導電膜１０表面での乱反射を防止し、微細なゲー
ト電極１０ｂの形成を可能にする。
【００２４】次に、図１（ｄ）に示すように、レジスト
１３を除去し、さらに第１活性領域４上の不要な反射防
止膜１７を除去する。次に、回路制御用トランジスタの
ＬＤＤ領域となる低濃度ソース・ドレイン領域１４を、
図示していないレジストをマスクにして選択的なイオン
注入により形成する。次に、気相成長（ＣＶＤ）法と異
方性エッチングによりシリコン酸化膜からなる側壁酸化
膜１５を形成し、高濃度ソース・ドレイン領域１６を形
成する。
１３を除去し、さらに第１活性領域４上の不要な反射防
止膜１７を除去する。次に、回路制御用トランジスタの
ＬＤＤ領域となる低濃度ソース・ドレイン領域１４を、
図示していないレジストをマスクにして選択的なイオン
注入により形成する。次に、気相成長（ＣＶＤ）法と異
方性エッチングによりシリコン酸化膜からなる側壁酸化
膜１５を形成し、高濃度ソース・ドレイン領域１６を形
成する。
【００２５】その後は、図示していないが、層間絶縁膜
および配線を形成し、各素子を接続して不揮発性半導体
記憶装置を完成する。
および配線を形成し、各素子を接続して不揮発性半導体
記憶装置を完成する。
【００２６】ここで、図１（ｄ）に示す断面構造から判
るように、反射防止膜１７によってメモリトランジスタ
のゲート側面を被覆してゲートエッジ部を保護すると、
低濃度ソース・ドレイン領域１４、側壁絶縁膜１５、高
濃度ソース・ドレイン領域１６の形成時におけるレジス
ト除去やパーティクル除去のための洗浄工程によって、
メモリトランジスタのゲートエッジ部においてトンネル
絶縁膜６ａやソース・ドレイン領域１２が侵食されるこ
とはなく、トンネル絶縁膜６ａの耐圧・信頼性劣化は発
生せず、メモリトランジスタ駆動電流の低下やばらつき
増大も抑制することができる。
るように、反射防止膜１７によってメモリトランジスタ
のゲート側面を被覆してゲートエッジ部を保護すると、
低濃度ソース・ドレイン領域１４、側壁絶縁膜１５、高
濃度ソース・ドレイン領域１６の形成時におけるレジス
ト除去やパーティクル除去のための洗浄工程によって、
メモリトランジスタのゲートエッジ部においてトンネル
絶縁膜６ａやソース・ドレイン領域１２が侵食されるこ
とはなく、トンネル絶縁膜６ａの耐圧・信頼性劣化は発
生せず、メモリトランジスタ駆動電流の低下やばらつき
増大も抑制することができる。
【００２７】また、反射防止膜１７を用いることによっ
て、回路制御用トランジスタのゲート電極１０ｂの微細
パターン形成と、メモリトランジスタのゲートエッジ部
の保護を兼用すれば、プロセスコストを低減する効果も
得られる。
て、回路制御用トランジスタのゲート電極１０ｂの微細
パターン形成と、メモリトランジスタのゲートエッジ部
の保護を兼用すれば、プロセスコストを低減する効果も
得られる。
【００２８】（第２の実施形態）以下本発明の第２の実
施形態について図面を用いて説明する。
施形態について図面を用いて説明する。
【００２９】図２（ａ）〜（ｄ）は第２の実施形態を説
明する不揮発性半導体記憶装置の製造方法の工程断面図
である。
明する不揮発性半導体記憶装置の製造方法の工程断面図
である。
【００３０】図２（ａ）までの工程は、従来の不揮発性
半導体記憶装置の製造方法と全く同一であり、説明は省
略する。
半導体記憶装置の製造方法と全く同一であり、説明は省
略する。
【００３１】次に、図２（ｂ）に示すように、例えば９
００℃の熱酸化によって第１活性領域４上のメモリトラ
ンジスタのゲートの上面と両側面、および第２活性領域
５上の第２導電膜１０の上面を酸化して、シリコン酸化
膜１８を形成する。このとき、第１活性領域４の露出状
態になったＰ型シリコン基板１上も薄く酸化される。
００℃の熱酸化によって第１活性領域４上のメモリトラ
ンジスタのゲートの上面と両側面、および第２活性領域
５上の第２導電膜１０の上面を酸化して、シリコン酸化
膜１８を形成する。このとき、第１活性領域４の露出状
態になったＰ型シリコン基板１上も薄く酸化される。
【００３２】次に、図２（ｃ）に示すように、レジスト
１３をマスクとして第２活性領域５上の反射防止膜１
７、第２導電膜１０および第３絶縁膜９を順次エッチン
グして、回路制御用トランジスタのゲート絶縁膜９ａお
よびゲート電極１０ｂを形成する。この間、第１活性領
域４上はレジスト１３に全面が覆われている。
１３をマスクとして第２活性領域５上の反射防止膜１
７、第２導電膜１０および第３絶縁膜９を順次エッチン
グして、回路制御用トランジスタのゲート絶縁膜９ａお
よびゲート電極１０ｂを形成する。この間、第１活性領
域４上はレジスト１３に全面が覆われている。
【００３３】次に、図１（ｄ）に示すように、レジスト
１３を除去し、さらに第１活性領域４上の不要なシリコ
ン酸化膜１８を除去する。次に、回路制御用トランジス
タのＬＤＤ領域となる低濃度ソース・ドレイン領域１４
を、図示していないレジストをマスクにして選択的なイ
オン注入により形成する。次に、気相成長（ＣＶＤ）法
と異方性エッチングによりシリコン酸化膜からなる側壁
酸化膜１５を形成し、高濃度ソース・ドレイン領域１６
を形成する。
１３を除去し、さらに第１活性領域４上の不要なシリコ
ン酸化膜１８を除去する。次に、回路制御用トランジス
タのＬＤＤ領域となる低濃度ソース・ドレイン領域１４
を、図示していないレジストをマスクにして選択的なイ
オン注入により形成する。次に、気相成長（ＣＶＤ）法
と異方性エッチングによりシリコン酸化膜からなる側壁
酸化膜１５を形成し、高濃度ソース・ドレイン領域１６
を形成する。
【００３４】ここで、図２（ｄ）に示す断面構造から判
るように、シリコン酸化膜１８によってメモリトランジ
スタのゲート電極を被覆してゲートエッジ部を保護する
と、低濃度ソース・ドレイン拡散層１４、側壁酸化膜１
５、高濃度ソース・ドレイン拡散層１６の形成時におけ
るレジスト除去やパーティクル除去のための洗浄工程に
よって、メモリトランジスタのゲートエッジ部において
トンネル絶縁膜６ａやソース・ドレイン領域１２が侵食
されることはなく、トンネル酸化膜の耐圧・信頼性劣化
は発生せず、メモリトランジスタ駆動電流の低下やばら
つき増大も抑制することができる。
るように、シリコン酸化膜１８によってメモリトランジ
スタのゲート電極を被覆してゲートエッジ部を保護する
と、低濃度ソース・ドレイン拡散層１４、側壁酸化膜１
５、高濃度ソース・ドレイン拡散層１６の形成時におけ
るレジスト除去やパーティクル除去のための洗浄工程に
よって、メモリトランジスタのゲートエッジ部において
トンネル絶縁膜６ａやソース・ドレイン領域１２が侵食
されることはなく、トンネル酸化膜の耐圧・信頼性劣化
は発生せず、メモリトランジスタ駆動電流の低下やばら
つき増大も抑制することができる。
【００３５】また、回路制御用トランジスタの微細化に
伴いゲート電極１０ｂの微細にパターニングするために
はゲート電極１０ｂの薄膜化が必要であるが、ゲート電
極１０ｂを薄膜化した場合でも、ゲート電極１０ｂ上面
をシリコン酸化膜１８で被覆することによって、低濃度
ソース・ドレイン拡散層１４や高濃度ソース・ドレイン
拡散層１６を形成するために不純物をイオン注入した際
にゲート電極１０ｂを突抜けることはなく、回路制御用
トランジスタのしきい値電圧変動による特性ばらつきを
抑制することができる。
伴いゲート電極１０ｂの微細にパターニングするために
はゲート電極１０ｂの薄膜化が必要であるが、ゲート電
極１０ｂを薄膜化した場合でも、ゲート電極１０ｂ上面
をシリコン酸化膜１８で被覆することによって、低濃度
ソース・ドレイン拡散層１４や高濃度ソース・ドレイン
拡散層１６を形成するために不純物をイオン注入した際
にゲート電極１０ｂを突抜けることはなく、回路制御用
トランジスタのしきい値電圧変動による特性ばらつきを
抑制することができる。
【００３６】
【発明の効果】本発明に係る不揮発性半導体記憶装置の
製造方法によれば、反射防止膜や注入突抜け阻止膜がメ
モリトランジスタの側壁保護膜を兼ねるようにすること
で、回路制御用トランジスタのソース・ドレイン領域形
成時におけるレジスト除去やパーティクル除去のための
洗浄工程によって、メモリトランジスタのゲートエッジ
部においてトンネル酸化膜やソース・ドレイン領域が侵
食されることを防止し、トンネル酸化膜の耐圧・信頼性
劣化が発生せず、微細化が容易にでき、また、メモリト
ランジスタ駆動電流の低下やばらつき増大も抑制するこ
とができる。
製造方法によれば、反射防止膜や注入突抜け阻止膜がメ
モリトランジスタの側壁保護膜を兼ねるようにすること
で、回路制御用トランジスタのソース・ドレイン領域形
成時におけるレジスト除去やパーティクル除去のための
洗浄工程によって、メモリトランジスタのゲートエッジ
部においてトンネル酸化膜やソース・ドレイン領域が侵
食されることを防止し、トンネル酸化膜の耐圧・信頼性
劣化が発生せず、微細化が容易にでき、また、メモリト
ランジスタ駆動電流の低下やばらつき増大も抑制するこ
とができる。
【図１】本発明の第１の実施形態における工程断面フロ
ー図
ー図
【図２】本発明の第１の実施形態における工程断面フロ
ー図
ー図
【図３】従来の技術における工程断面フロー図
１ Ｐ型シリコン基板
２ Ｐ型ウエル領域
３ 素子分離領域
４ 第１活性領域
５ 第２活性領域
６ 第１絶縁膜（シリコン酸化膜）
６ａ トンネル絶縁膜
７ 第１導電膜（多結晶シリコン膜）
７ａ 浮遊ゲート電極
８ 第２絶縁膜（シリコン酸化膜）
８ａ 容量絶縁膜
９ 第３絶縁膜（シリコン酸化膜）
９ａ ゲート絶縁膜
１０ 第２導電膜（多結晶シリコン膜）
１０ａ 制御ゲート電極
１０ｂ ゲート電極
１１ レジスト
１２ ソース・ドレイン領域１２（メモリトランジス
タ） １３ レジスト １４ 低濃度ソース・ドレイン領域 １５ 側壁酸化膜 １６ 高濃度ソース・ドレイン領域 １７ 反射防止膜 １８ シリコン酸化膜
タ） １３ レジスト １４ 低濃度ソース・ドレイン領域 １５ 側壁酸化膜 １６ 高濃度ソース・ドレイン領域 １７ 反射防止膜 １８ シリコン酸化膜
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
(72)発明者 土井 博之
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F048 AB01 BA01 BB06 BC06 BG01
BG13 DA25
5F083 EP02 EP22 EP23 PR01 PR43
PR53
5F101 BA01 BB05 BH03 BH13 BH21
Claims (6)
- 【請求項１】 半導体基板上に素子分離領域で分離され
た第１活性領域と第２活性領域とを形成する工程と、前
記第１活性領域上に第１絶縁膜、第１導電膜、第２絶縁
膜および第２導電膜をこの順に形成する工程と、前記第
２活性領域上に第３絶縁膜および第３導電膜をこの順に
形成する工程と、前記第１活性領域上の第１絶縁膜、第
１導電膜、第２絶縁膜および第２導電膜をパターニング
して、トンネル絶縁膜、浮遊ゲート電極、容量絶縁膜お
よび制御ゲート電極からなるメモリトランジスタのゲー
トを形成する工程と、前記メモリトランジスタのゲート
の両側面に隣接する前記第１活性領域にソース・ドレイ
ン領域を形成してメモリトランジスタを形成する工程
と、少なくとも前記メモリトランジスタのゲートの両側
面および前記第２活性領域上の第３導電膜上面に第４絶
縁膜を形成する工程と、前記第２活性領域上の第３絶縁
膜、第３導電膜および第４絶縁膜をパターニングして、
ゲート絶縁膜およびゲート電極からなる回路制御用トラ
ンジスタのゲートを形成する工程と、少なくとも前記メ
モリトランジスタのゲートの両側面が前記第４の絶縁膜
によって被覆された状態で前記回路制御用トランジスタ
のソース・ドレイン領域を形成して回路制御用トランジ
スタを形成する工程とを有することを特徴とする不揮発
性半導体記憶装置の製造方法。 - 【請求項２】 第４絶縁膜は第３導電膜のパターニング
時に反射防止膜として機能することを特徴とする請求項
１に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３】 反射防止膜はシリコン窒化膜であること
を特徴とする請求項２に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項４】 回路制御用トランジスタのゲートを形成
した後、少なくともメモリトランジスタのゲートの両側
面および前記回路制御用トランジスタのゲートの上面が
第４絶縁膜によって被覆された状態で前記回路制御用ト
ランジスタのソース・ドレイン領域を形成して回路制御
用トランジスタを形成することを特徴とする請求項１に
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項５】 第４絶縁膜は熱酸化膜であることを特徴
とする請求項４に記載の不揮発性半導体記憶装置の製造
方法。 - 【請求項６】 第２導電膜と第３導電膜とを同時に同一
の導電膜で形成することを特徴とする請求項１または請
求項４に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252326A JP2003068889A (ja) | 2001-08-23 | 2001-08-23 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252326A JP2003068889A (ja) | 2001-08-23 | 2001-08-23 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068889A true JP2003068889A (ja) | 2003-03-07 |
Family
ID=19080826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001252326A Pending JP2003068889A (ja) | 2001-08-23 | 2001-08-23 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003068889A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672140B1 (ko) | 2005-05-03 | 2007-01-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100705250B1 (ko) | 2005-12-29 | 2007-04-09 | 동부일렉트로닉스 주식회사 | 스플릿 게이트 소노스 트랜지스터 제조방법 |
| US7282420B2 (en) | 2005-05-03 | 2007-10-16 | Hynix Semiconductor Inc. | Method of manufacturing a flash memory device |
| JP4721710B2 (ja) * | 2003-03-19 | 2011-07-13 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN109427797A (zh) * | 2017-08-24 | 2019-03-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2001
- 2001-08-23 JP JP2001252326A patent/JP2003068889A/ja active Pending
Cited By (6)
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| KR100705250B1 (ko) | 2005-12-29 | 2007-04-09 | 동부일렉트로닉스 주식회사 | 스플릿 게이트 소노스 트랜지스터 제조방법 |
| CN109427797A (zh) * | 2017-08-24 | 2019-03-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109427797B (zh) * | 2017-08-24 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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