JP5122744B2 - フラッシュメモリ素子の製造方法 - Google Patents

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Description

本発明は、フラッシュメモリ素子の製造方法に関し、特にゲートライン間の干渉現象を最小化し、セルに加えられるストレスを減らし、しきい値電圧障害(Vtdisturbance)を改善することができるフラッシュメモリ素子の製造方法に関する。
トランジスタやフラッシュメモリ素子の製造工程ではゲートラインを形成した後にゲートラインの側壁に絶縁膜スペーサを形成する。絶縁膜スペーサは後続工程で形成されるコンタクトプラグとゲートラインの電気的に連結されることを防止するための目的として形成される。絶縁膜スペーサの他の目的は、LVPMOS領域とLVNMOS領域にソースとドレインを形成するためのイオン注入工程でゲートとソース/ドレイン間の空間を十分に確保するためである。このような空間が十分に確保されない場合、短チャネル効果(short channereffect)により素子の電気的特性が低下する。
絶縁膜スペーサは主に酸化膜や窒化膜で形成する。酸化膜でスペーサを形成する場合には、スペーサ形成後、ゲートライン間の空間が狭くなるため、ソースコンタクトとドレインコンタクトが形成される領域をより広く確保しなければならない。そのため、セルサイズが増加して集積度が低くなる問題点が発生する。
窒化膜によりスペーサを形成する場合にはイオン注入工程でソース/ドレインを形成した後に窒化膜を除去する。この場合には、酸化膜を利用する場合より同一の面積でソースコンタクトとドレインコンタクトが形成される領域を広く確保することができるという長所があるが、間隔が狭いゲートライン(特にナンドフラッシュメモリ素子のワードライン)間には窒化膜が残留することになる。窒化膜の誘電定数は6〜8であり、酸化膜の誘電定数3.6〜3.9に比べて大きい。このため、ゲートライン間の干渉現象の増加及びしきい値電圧障害が発生する。これを具体的に説明すれば次の通りである。
図１及び図２は、周辺セルのバイアスによるメモリセルのしきい値電圧の変化を説明するための図面である。
図１を参照すれば、ナンドフラッシュメモリ素子におけるストリング構造はビット線と共通ソースとの間に直列に連結されるドレインセレクトトランジスタ(図示せず)、多数のメモリセル(図面では9個だけ示される;C13 〜 C21)及びソースセレクトトランジスタ(図示せず)からなる。ここで、メモリセルは16個、32個または64個が直列に接続される。このようなストリング構造は公知の構造であるため、具体的な説明は省略する。
上記のストリング構造において16番目のメモリセル(C16)をプログラムする場合、該当セル(C16)のワードラインにはプログラム電圧(18V)が印加され、残りのメモリセルのワードラインにはパス電圧(10V)が印加される。そして、ドレインセレクトトランジスタのセレクトラインとソースセレクトトランジスタのソースセレクトラインには、電源電圧またはパス電圧が印加され、ビット線(図示せず)には0Vが印加される。
上記の条件において、スペーサを酸化膜で形成した場合にはプログラムされたメモリセル(C16)のしきい値電圧が隣接したメモリセル(C15及びC17)に印加されたパス電圧の干渉により0.144V程度変わることが分かる。また、スペーサを酸化膜及び窒化膜で形成した場合にはプログラムされたメモリセル(C16)のしきい値電圧が0.212V程度変わることが分かる。
図２を参照すれば、同一の条件で1番目のメモリセル(C1)をプログラムする場合、相対的に隣接したメモリセル(C2)の干渉が減少してしきい値電圧の変化が減少することが分かる。
上記の結果を見れば、1番目のメモリセル(C1)が干渉影響をより少なく受けることが分かる。また、スペーサに誘電定数が高い窒化膜が含まれた場合、干渉現象が増加してメモリセルのしきい値電圧がより大きく変わることが分かる。
本発明は、ゲートライン間の干渉現象を最小化し、セルに加えられるストレスを減らし、しきい値電圧障害(Vtdisturbance)を改善することができるフラッシュメモリ素子の製造方法を開示する。
本発明の第1の側面によるフラッシュメモリ素子の製造方法はソースセレクトライン、多数のワードライン及びドレインセレクトラインが形成された半導体基板の活性領域に第1の接合領域を形成する段階と、ワードライン間と、ワードライン及びソースセレクトライン間とワードライン及びドレインセレクトライン間を絶縁膜で埋め込みながら、ソースセレクトライン及びドレインセレクトラインの側壁には絶縁膜として第1のスペーサを形成する段階と、ソースセレクトライン及びドレインセレクトラインの側壁の第1のスペーサ上に第2のスペーサを形成する段階と、第2のスペーサ間の第1の接合領域に第2の接合領域を形成する段階、及び第2のスペーサを除去する段階を含む。
本発明の第2の側面によるフラッシュメモリ素子の製造方法は、多数のワードラインとセレクトラインが形成された半導体基板に低濃度の不純物領域を形成する段階、上記ワードラインと上記セレクトラインを含む半導体基板の全面にバッファ窒化膜を形成する段階、上記バッファ窒化膜上に酸化膜を形成した後、エッチング工程でセレクトラインの側壁に酸化膜スペーサを形成する段階、上記酸化膜スペーサを用いたイオン注入工程で上記半導体基板の所定領域にソース/ドレインを形成する段階、上記酸化膜スペーサ及び上記バッファ窒化膜を除去する段階、及び上記セレクトラインの側壁にコンタクトバッファ用酸化膜スペーサを形成し、この時、上記多数のワードライン間が上記コンタクトバッファ用酸化膜で埋め込まれる段階を含む。
上述した通り、本発明はゲートラインの側壁に酸化膜及び窒化膜の積層構造からなるスペーサを形成し、ソース/ドレインを形成した後、窒化膜を除去して残された酸化膜のみをゲートラインの側壁にコンタクトバッファ用スペーサとして用いることにより、窒化膜の残存時に発生するゲートライン間の干渉現象を最小化し、窒化膜の除去によりソース/ドレインコンタクトが形成される領域がより広く確保されて素子の電気的特性及び集積度を向上させることができる。また、本発明はソース/ドレイン形成のためにバッファ窒化膜及び酸化膜の積層構造からなるスペーサを形成し、ソース/ドレインを形成した後、酸化膜及び窒化膜を除去し、以後ゲートラインの側壁にコンタクトバッファ用酸化膜スペーサを形成するため、窒化膜の残存時に発生するゲートライン間の干渉現象及びしきい値電圧障害を減少させることができる。
以下、添付した図面を参照して本発明の望ましい実施例を説明する。
図３〜図８は、本発明の第1の実施例による半導体素子の製造方法を説明するための断面図である。
図３を参照すれば、半導体基板(201)上にソースセレクトライン(SSL)、ワードライン(WL0〜WLn)及びドレインセレクトライン(DSL)を平行に所定の間隔で形成する。上記の工程は公知となった技術であるため、これらの形成方法に対する具体的な説明は省略する。
図４を参照すれば、イオン注入工程で半導体基板(201)の活性領域に第1の接合領域(202,202s 202d)を形成する。具体的には、ワードライン(WL0〜WLn)間と、ワードライン(WL0)及びソースセレクトライン(SSL)間と、ワードライン(WLn)及びドレインセレクトライン(DSL)間と、ソースセレクトライン(SSL)間と、ドレインセレクトライン(DSL)間の半導体基板(201)に第1の接合領域(202,202s 202d)を形成する。
ソースセレクトライン(SSL)間に形成される第1の接合領域(202s)は共通ソースとなり、ドレインセレクトライン(DSL)間に形成される第1の接合領域(202d)はビット線と連結されるドレインとなる。
図５を参照すれば、ワードライン(WL0〜WLn)、ソースセレクトライン(SSL)及びドレインセレクトライン(DSL)の側壁に第1のスペーサ(203)を形成する。
具体的に説明すれば、ワードライン(WL0〜WLn)間の空間を埋め込むことができる程度の最小の厚さに全体構造上に酸化膜を形成する。例えば、酸化膜の膜厚は素子の集積度により変わることがあり、100Å〜1000Åの厚さで形成することができる。次いで、ブランケットエッチバック工程でソースセレクトライン(SSL)間のソースセレクトライン(SSL)側壁とドレインセレクトライン(DSL)間のドレインセレクトライン(DSL)側壁に第1のスペーサ(203)を形成する。
この時、ワードライン(WL0〜WLn)の間隔と、ワードライン(WL0)及びソースセレクトライン(SSL)の間隔と、ワードライン(WLn)及びドレインセレクトライン(DSL)の間隔は相対的に狭いため、酸化膜がエッチングされずにほとんど残留する。これらラインの間にも第1のスペーサ(203)が形成されるが、間隔が狭くて互いに当接するため、これらライン間を埋め込む形態で第1のスペーサ(203)が形成される。従って、これらラインの間に形成された第1の接合領域(202)は露出されず、ソースセレクトライン(SSL)間の共通ソース(202s)とドレインセレクトライン(DSL)間のドレイン(202d)のみが一部分露出される。
図６を参照すれば、共通ソース(202s)の上部のソースセレクトライン(SSL)側壁とドレイン(202d)上部のドレインセレクトライン(DSL)側壁に第2のスペーサ(204)を形成する。具体的に説明すれば、全体の構造上に窒化膜(Si3N4)を形成した後、窒化膜が共通ソース(202s)の上部のソースセレクトライン(SSL)側壁とドレイン(202d)の上部のドレインセレクトライン(DSL)側壁にのみ残留するようにブランケットエッチバック工程を実施して第2のスペーサ(204)を形成する。窒化膜の膜厚は素子の集積度により変わることがあり、100Å〜1000Åの厚さで形成することができる。この時、第1の接合領域(202)の上部の第1のスペーサ(203)はワードライン(WL0〜WLn)とほぼ同一の高さを維持しているため、第1のスペーサ(203)上に形成された窒化膜はブランケットエッチバック工程時に全て除去される。
一方、第1のスペーサ(203)と第2のスペーサ(204)の厚さにより後続工程で形成される第2の接合領域(205)とセレクトライン間の距離が決定されるため、これを考慮して第1のスペーサ(203)と第2のスペーサ(204)の厚さを適切に調節することが望ましい。
図７を参照すれば、イオン注入工程でソースセレクトライン(SSL)間とドレインセレクトライン(DSL)間の半導体基板(201)に第2の接合領域(205)を形成する。第2の接合領域(205)は第1の接合領域(202)より不純物の濃度を高く形成し、さらに深く形成する。
図８を参照すれば、共通ソース(202s)とドレイン(202d)上には後続工程でプラグが形成されるが、プラグ形成面積をより広く確保するために第2のスペーサ(図７の204)を除去する。第2のスペーサ(204)はリン酸(H3PO4)を用いる湿式エッチング工程で除去することができる。この時、湿式エッチング工程は第2のスペーサ(204)が完全に除去できるように1分〜30分間実施することができる。
これにより、ワードライン(WL0〜WLn)間には、第1のスペーサ(203)用酸化膜のみが満たされるようになり、ソースセレクトライン(SSL)及びドレインセレクトライン(DSL)の側壁には窒化膜より誘電定数が低い酸化膜である第1のスペーサ(203)が残ってコンタクトバッファ用スペーサとして使われるため、プログラム動作時に干渉現象を最小化しながら、プラグが形成される領域を最大限に確保することができる。
図９〜図１４は、本発明の第2の実施例による半導体素子の製造方法を示した工程断面図である。
図９を参照すれば、半導体基板(300)上に所定パターンのセレクトライン(DSL及びSSL)とワードライン(Cell)を形成する。その後、低濃度の不純物イオンを注入して低濃度の不純物領域(301)を形成する。低濃度の不純物領域(301)はワードライン(Cell)間とセレクトライン(DSL及びSSL)間の半導体基板(300)に形成される。
図１０を参照すれば、セレクトライン(DSL及びSSL)とワードライン(Cell)を含む半導体基板の全面に沿ってバッファ窒化膜(302)を形成する。バッファ窒化膜(302)はセレクトライン(DSL及びSSL)とワードライン(Cell)の異常酸化を防止し、後続工程で形成される酸化膜の除去過程でセレクトライン(DSL及びSSL)とワードライン(Cell)がエッチング損傷することを防止するために形成される。従って、バッファ窒化膜(302)は厚く形成する必要がない。バッファ窒化膜(302)は、化学的気相蒸着(chemical vapordeposition;以下CVDと称する)工程を用いて蒸着する。この時、工程条件を見れば、CVD工程は700〜800℃の温度で0.3〜0.4mTorrの圧力で実施することが望ましい。その後、バッファ窒化膜(302)上に酸化膜(303)を形成する。酸化膜(303)はCVD工程を用いて800〜900℃の温度で形成することが望ましい。
図１１を参照すれば、セレクトライン(DSL及びSSL)の側壁に酸化膜(303)が残留するように酸化膜(303)をエッチングしてスペーサ(304)を形成する。この時、スペーサ(304)を500〜800Åの厚さで形成することが望ましい。
図１２を参照すれば、高濃度の不純物をイオン注入してソース/ドレイン領域(305)を形成する。この時、NMOS素子の場合、20〜40KeVのエネルギーでAsを4.0〜6.0E15atoms/cm2のドース(dose)量をイオン注入する。また、PMOS素子の場合、30〜50 KeVのエネルギーでBF2を2.0〜4.0E15atoms/cm2のドース(dose)量をイオン注入する。
図１３を参照すれば、スペーサ(304)をエッチング工程を用いて除去する。この時、スペーサ(304)はH2OであるDIウォーター(DeionizedWater)に希釈されたHFを用いて湿式エッチングして除去する。この時、DIウォーターとHFは50:1〜100:1の比率で希釈することが望ましい。また、HFの代わりにBOEをDIウォーターに希釈して用いてもよい。この時、DIウォーターとBOEは20:1〜300:1の比率で希釈することが望ましい。その後、バッファ窒化膜(302)を除去する。バッファ窒化膜(302)はリン酸(H3PO4)を用いて湿式エッチング工程で除去する。
図１４を参照すれば、セレクトライン(DSL及びSSL)とワードライン(Cell)を含む半導体基板の全面に酸化膜を蒸着した後、エッチング工程を通じてセレクトライン(DSL及びSSL)の側壁にコンタクトバッファ用酸化膜スペーサ(306)を形成し、この時、ワードライン(Cell)間は酸化膜で満たされる。
周辺セルのバイアスによるメモリセルのしきい値電圧の変化を説明するための図面である。 周辺セルのバイアスによるメモリセルのしきい値電圧の変化を説明するための図面である。 本発明の第1の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第1の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第1の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第1の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第1の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第1の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第2の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第2の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第2の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第2の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第2の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第2の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
符号の説明
201:半導体基板
202:第1の接合領域
203:第1のスペーサ
204:第2のスペーサ
205:第2の接合領域
300:半導体基板
301:低濃度の不純物領域
302:バッファ窒化膜
303:酸化膜304:酸化膜スペーサ
305:ソース/ドレイン領域
306:コンタクトバッファ用酸化膜スペーサ

Claims (4)

  1. 多数のワードラインとセレクトラインが形成された半導体基板に低濃度の不純物領域を形成する段階、
    上記ワードラインと上記セレクトラインを含む半導体基板の全面にバッファ窒化膜を形成する段階、
    上記バッファ窒化膜上に酸化膜を形成した後、エッチング工程でセレクトラインの側壁に酸化膜スペーサを形成する段階、
    上記酸化膜スペーサを用いたイオン注入工程で上記半導体基板の所定領域にソース/ドレインを形成する段階、
    上記酸化膜スペーサ及び上記バッファ窒化膜を除去する段階、及び
    上記セレクトラインの側壁にコンタクトバッファ用酸化膜スペーサを形成し、この時、上記多数のワードライン間が上記コンタクトバッファ用酸化膜で埋め込まれる段階を含むフラッシュメモリ素子の製造方法。
  2. 上記酸化膜スペーサは、H2OとHFを50:1〜100:1の比率で希釈したHF溶液を用いた湿式エッチング工程で除去する請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 上記酸化膜スペーサは、H2OとBOEを20:1〜300:1の比率で希釈したBOE溶液を用いた湿式エッチング工程で除去する請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 上記バッファ窒化膜をリン酸を用いた湿式エッチング工程で除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660720B1 (ko) * 2005-12-29 2006-12-21 동부일렉트로닉스 주식회사 수평 구조의 게이트 커패시터 및 그 제조 방법
US7692968B2 (en) * 2007-04-25 2010-04-06 Macronix International Co., Ltd. Operation method of non-volatile memory and method of improving coupling interference from nitride-based memory
US9773865B2 (en) 2014-09-22 2017-09-26 International Business Machines Corporation Self-forming spacers using oxidation

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3114229B2 (ja) * 1991-04-05 2000-12-04 ソニー株式会社 不揮発性記憶装置
US5422504A (en) * 1994-05-02 1995-06-06 Motorola Inc. EEPROM memory device having a sidewall spacer floating gate electrode and process
US5882973A (en) * 1997-01-27 1999-03-16 Advanced Micro Devices, Inc. Method for forming an integrated circuit having transistors of dissimilarly graded junction profiles
TW340958B (en) * 1997-02-25 1998-09-21 Winbond Electronics Corp The producing method for self-aligned isolating gate flash memory unit
TW363230B (en) * 1997-12-26 1999-07-01 Taiwan Semiconductor Mfg Co Ltd Manufacturing method for the flash memory cell with split-gate
KR20020003269A (ko) 2000-07-03 2002-01-12 권영식 인터넷을 이용한 설문조사 및 분석시스템
KR20020032697A (ko) 2000-10-26 2002-05-04 박종섭 반도체 소자의 측벽 스페이서 형성 방법
TW455933B (en) * 2000-11-02 2001-09-21 Winbond Electronics Corp Manufacture method of floating gate in flash memory
JP2002280463A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
KR20030001954A (ko) 2001-06-28 2003-01-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2003068889A (ja) 2001-08-23 2003-03-07 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置の製造方法
KR20040019191A (ko) 2002-08-26 2004-03-05 삼성전자주식회사 플래시 메모리 소자 제조 방법
US20050045939A1 (en) * 2003-08-27 2005-03-03 Eungjoon Park Split-gate memory cell, memory array incorporating same, and method of manufacture thereof
JP2005109236A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

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