CN1309055C - 闪速存储器的制造方法 - Google Patents

Abstract

一种闪速存储器的制造方法，此方法先提供衬底，此衬底包括有多个元件隔离结构以定义出有源区，且有源区的衬底上依序形成有穿隧介电层与掩模层。接着，移除每一个元件隔离结构的一部分，以形成多个沟槽。然后，于衬底上形成介电层，以覆盖掩模层与这些沟槽的表面。继之，在于这些沟槽内填入牺牲层后，以牺牲层为自行对准掩模，移除部分的介电层。接着，移除掩模层，以暴露出穿隧介电层。然后，于衬底上形成导体层。之后，移除部分的导体层直到暴露出牺牲层的顶部。继之，在移除牺牲层后，于衬底上形成栅极间介电层。然后，在于栅极间介电层上形成控制栅极后，于控制栅极两侧的衬底中形成源极区与漏极区。

Description

闪速存储器的制造方法

技术领域

本发明涉及一种存储元件的制造方法，且特别是涉及一种闪速存储器及浮置栅极的制造方法。

背景技术

闪速存储器是一种可电除且可程序化的只读存储器(Electrically ErasableProgrammable Read-Only Memory，EEPROM)，其具有可写入、可擦除以及断电后仍可保存数据的优点，因此是个人计算机和电子设备所广泛采用的一种存储元件。此外，闪速存储器为一种非挥发性存储(Non-Volatile Memory，NVM)元件，其具有非挥发性存储体积小、存取速度快及耗电量低的优点，且因其数据擦除(Erasing)时采用「一块一块」(Block by Block)擦除的方式，所以更具有操作速度快的优点。

典型的闪速存储器元件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，控制栅极直接设置在浮置栅极上，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与衬底间以穿隧氧化层(Tunneling Oxide)相隔(亦即所谓堆栈栅极闪速存储器)。此闪速存储器元件是利用控制栅极上所施加的正或负电压来控制浮置栅极中的电荷的注入与排出，以达到存储的功能。

图1A至图1C所绘示为现有一种闪速存储器元件的部分制造流程剖面示意图。

请参照图1A，提供衬底100，且在衬底100中已形成有多个元件隔离结构102以定义出元件的有源区104，而且在有源区104的衬底100上已形成有穿隧介电层106。

然后，于衬底100上形成一层导体层108，以覆盖元件隔离结构102与穿隧介电层106。接着，进行平坦化工艺，移除部分的导体层108，并且使得导体层108的顶部表面平坦。

接着，请参照图1B，于导体层108上形成图案化的掩膜层109，此图案光的掩膜层109暴露元件隔离结构102上的部分导体层108。然后，以图案化的掩膜层109为掩模，移除部分导体层108，而于元件隔离结构102上的导体层108中形成多个沟槽107，且所保留下来的导体层108为浮置栅极110。

然后，请参照图1C，在移除图案化的掩膜层109后，于衬底100上形成栅极间介电层112，以覆盖浮置栅极110。接着，于栅极间介电层112上形成控制栅极114。

在上述工艺中，浮置栅极110利用光刻工艺以形成之。然而，由于此光刻工艺需依序进行去水烘烤、涂底、上掩膜、前烘、曝光、曝光后烘烤、显影、坚膜以及蚀刻等等步骤。因此不但耗费时间，而且还会增加许多工艺成本。

另外，在上述工艺中，由于利用化学机械研磨法(Chemical MechanicalPolishing，CMP)来平坦化导体层108，而在进行化学机械研磨的过程中并无终止层作为研磨终止的参考依据。因此，每次工艺所保留下来的导体层108的厚度不一，即浮置栅极110的厚度无法获得有效地控制。

另一方面，若浮置栅极与控制栅极之间的栅极耦合率(Gate Couple Ratio，GCR)越大，则其操作所需的工作电压将越低。而提高栅极耦合率的方法包括增加栅极间介电层的电容或减少穿遂氧化层的电容。其中，增加栅极间介电层电容的方法为增加控制栅极层与浮置栅极之间所夹的面积。因此，若所形成的沟槽107的尺寸越小，则浮置栅极与控制栅极之间所夹的面积会越大，栅极耦合率越大。然而，在图案化导体层108的过程中，沟槽107的尺寸受到光刻工艺其对于微小尺寸的工艺限制，即无法形成更微小的沟槽107。因此使得控制栅极与浮置栅极之间所夹的面积无法更进一步增加，进而影响元件的效能。

发明内容

有鉴于此，本发明的目的就是在提供一种闪速存储器的制造方法，可以解决现有浮置栅极的厚度不易控制的问题，还可以增加浮置栅极与控制栅极之间的栅极耦合率，进而提升元件效能。

本发明的再一目的是提供一种浮置栅极的制造方法，以省去用于制作浮置栅极的掩模，即可以减少一道光刻工艺，因此可以简化工艺。

本发明提出一种闪速存储器的制造方法，此方法先提供衬底，此衬底上已依序形成有穿隧介电层、第一导体层、垫氧化层与图案化的掩模层。之后，以图案化的掩模层为掩模，移除部分的垫氧化层、第一导体层、穿隧介电层与衬底，以于衬底中形成多个第一沟槽。然后，于这些第一沟槽内填入绝缘材料，以形成多个元件隔离结构。接着，移除每一个元件隔离结构的一部分，以形成多个第二沟槽，且所保留下来的每一个元件隔离结构的顶部介于穿隧介电层与掩模层之间。继之，于衬底上形成介电层，以覆盖掩模层与这些第二沟槽的表面。之后，于这些第二沟槽内填入牺牲层，其中牺牲层与介电层的材质具有不同的蚀刻选择性。然后，以此牺牲层为自行对准掩模，移除部分介电层。接着，移除掩模层，以暴露出垫氧化层。继之，移除垫氧化层，以暴露出第一导体层。之后，于衬底上形成第二导体层。继之，移除部分的第二导体层直到暴露出牺牲层的顶部，且第二导体层与第一导体层构成浮置栅极，其中移除部分的第二导体层直到暴露出牺牲层的顶部的方法可为化学机械研磨法，且第二导体层与牺牲层的材质具有不同的蚀刻选择性。然后，移除牺牲层。接着，于衬底上形成栅极间介电层，以覆盖浮置栅极。继之，于栅极间介电层上形成控制栅极。之后，于控制栅极两侧的衬底中分别形成源极区与漏极区。

由于本发明在形成浮置栅极的过程中，先于元件隔离结构上形成第二沟槽，然后再依序于第二沟槽中填入介电层与牺牲层，并且藉由此介电层与此牺牲层所构成的堆栈结构来形成浮置栅极。因此利用本发明的方法可以省去制作浮置栅极的掩模，即可以减少一道光刻工艺，进而节省工艺成本。

另外，由于本发明所形成的浮置栅极其厚度与所形成的介电层与牺牲层的总高度有关，因此浮置栅极的厚度可藉由所形成的介电层与牺牲层的总高度来决定，于是浮置栅极的厚度可以获得较好地控制。

此外，由于本发明可以藉由形成厚度较厚的介电层，以缩小第二沟槽的尺寸，进而形成尺寸较大的浮置栅极。因此控制栅极与浮置栅极之间所夹的面积可以提升，进而提升栅极耦合率。

本发明提出一种浮置栅极的制造方法，此方法先提供衬底，此衬底包括有多个元件隔离结构以定义出有源区，且此有源区的衬底上依序形成有穿隧介电层与掩模层。然后，移除每一个元件隔离结构的一部分，以形成多个沟槽，且所保留下来的元件隔离结构的顶部介于穿隧介电层与掩模层之间。接着，于衬底上形成介电层，以覆盖掩模层与这些沟槽的表面。之后，于这些沟槽内填入牺牲层，其中牺牲层与介电层的材质具有不同的蚀刻选择性。继之，以牺牲层为自行对准掩模，移除部分的介电层。然后，移除掩模层，以暴露出穿隧介电层。接着，于衬底上形成导体层。继之，移除部分的导体层直到暴露出牺牲层的顶部，其中移除部分的导体层直到暴露出牺牲层的顶部的方法可为化学机械研磨法，且导体层与牺牲层的材质具有不同的蚀刻选择性。之后，移除牺牲层。

由于本发明的形成浮置栅极的制造方法，先于元件隔离结构上形成沟槽，然后再依序于沟槽中填入介电层与牺牲层，并且藉由此介电层与此牺牲层所构成的堆栈结构来形成浮置栅极。因此利用本发明的方法可以省去用于制作浮置栅极的掩模，即可以减少一道光刻工艺，进而节省工艺成本。

此外，由于本发明所形成的浮置栅极其厚度与所形成的介电层与牺牲层的总高度有关，因此浮置栅极的厚度可藉由所形成的介电层与牺牲层的总高度来决定，于是浮置栅极的厚度可以获得较好地控制。

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1A至图1C所绘示为现有一种闪速存储器的制造流程剖面示意图；

图2A至图2F所绘示为本发明优选实施例的一种闪速存储器的制造流程剖面示意图。

附图标记说明

100、200：衬底

102、214、214a：元件隔离结构

104、204：有源区

106、206、206a：穿隧介电层

107、212、215：沟槽

108、208、208a、220、220a：导体层

109：掩膜层

110、221：浮置栅极

112、222：栅极间介电层

114、224：控制栅极

202：开口

209、209a：垫氧化层

210：掩模层

216、216a：介电层

217：牺牲堆栈层

218：牺牲层

W1、W2、W3、W4：宽度

具体实施方式

图2A至图2F所示，其绘示依照本发明一优选实施例的一种闪速存储器的制造流程剖面示意图。

首先，请参照图2A，提供衬底200，此衬底200例如是硅衬底。然后，在此衬底200上依序形成穿隧介电层206、导体层208、垫氧化层209与图案化的掩模层210，且图案化的掩模层210具有开口202，此开口202暴露后续预定形成元件隔离结构的区域。

其中，穿隧介电层206的材质例如是氧化硅，其形成方法例如是热氧化法，而所形成的厚度例如是70埃至90埃。导体层208的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层(未绘示)后，进行离子注入步骤以形成之，而所形成的厚度例如是500埃至1000埃。另外，垫氧化层209的材质例如是氧化硅，其形成方法例如是热氧化法，而所形成的厚度例如是15埃至50埃。此外，掩模层210的材质包括与垫氧化层209、导体层208、穿隧介电层206及衬底200具有不同蚀刻选择性的材质，其例如是氮化硅，且其厚度例如是1500埃至2000埃。图案化掩模层210的方法例如是光刻技术。

之后，请参照图2B，以图案化的掩模层210为蚀刻掩模，移除部分的垫氧化层209、导体层208、穿隧介电层206，并于衬底200中形成多个沟槽212，而于衬底200上留下穿隧介电层206a、导体层208a与垫氧化层209a。其中，所形成的沟槽212的深度例如是3000埃至4000埃。

然后，于沟槽212中填入绝缘材料，以形成多个元件隔离结构214，并定义出有源区204。元件隔离结构214的形成方法例如是利用高密度等离子化学气相沉积法(High Density Plasma Chemical Vapor Deposition，HDP-CVD)，形成一整层绝缘材料层(未绘示)后，再利用化学机械研磨法移除沟槽212以外的绝缘材料层以形成之。

值得注意的是，在上述的步骤中先形成穿隧介电层206，再进行形成元件隔离结构214等相关步骤。因此可以避免因先形成元件隔离结构214，而于后续进行热工艺以形成穿隧介电层206的过程中，造成在邻近元件隔离结构214处形成鸟嘴(Bird’s Beak)，进而影响元件效能的问题。

接着，请参照图2C，移除每一个元件隔离结构214中的部分绝缘材料，以形成多个沟槽215，且所保留下来的元件隔离结构214a的顶部介于穿隧介电层206a与掩模层210之间。其中，移除元件隔离结构214的部分绝缘材料，以形成多个沟槽215的方法包括利用干蚀刻所进行的回蚀刻法。

继之，于衬底200上形成介电层216，以覆盖掩模层210与沟槽215的表面。其中，介电层216的材质包括与后续所形成的导体层的材质具有不同蚀刻选择性的材料，其例如是氮化硅。介电层216的形成方法例如是化学气相沉积法，而所形成的厚度例如是200埃至1000埃。此外，在本实施例中，介电层216与掩模层210的材质例如是相同。

之后，于沟槽215内填入牺牲层218，且此牺牲层218填满沟槽215。其中，牺牲层218的材质包括与后续所形成的导体层的材质具有不同蚀刻选择性的材料，其例如是氧化硅。牺牲层218的形成方法例如是于衬底200上形成一整层牺牲材料层(未绘示)后，再利用化学机械研磨法或是回蚀刻法移除沟槽215以外的牺牲材料层以形成之。另外，在又一优选实施例中，牺牲层218的形成方法例如是利用旋转涂布法(Spin Coating)将一整层旋涂式玻璃(Spin-On Glass，SOG)涂布于衬底200上，以形成牺牲材料层(未绘示)后，再利用回蚀刻法移除沟槽215以外的牺牲材料层以形成之。

然后，请参照图2D，以此牺牲层218为自行对准掩模，移除部分的介电层216。由于牺牲层218与介电层216的材质具有不同的蚀刻选择性，因此仅有牺牲层218下方的介电层216a会被保留下来，其余介电层216皆会被移除，而形成由介电层216a与牺牲层218所构成的牺牲堆栈层217。而且，在本实施例中，由于介电层216与掩模层210的材质为相同(例如皆为氮化硅)，因此在移除部分介电层216的过程，同时移除掩模层210。

继的，移除垫氧化层209a，以暴露出导体层208a。其中，垫氧化层209a的移除方法包括湿式蚀刻法，例如使用氢氟酸溶液作为蚀刻液。的后，于衬底200上形成导体层220。由于导体层220下方系已先形成有导体层208a，因此导体层220可更易形成于其上。此外，导体层220的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层(未绘示)后，进行离子注入步骤以形成之。

之后，请参照图2E，移除部分的导体层220直到暴露出牺牲层218的顶部，且保留下来的导体层220a与导体层208a构成浮置栅极221。其中，移除部分的导体层220直到暴露出牺牲层218的顶部的方法例如是化学机械研磨法，且在研磨的过程中以与其具有不同蚀刻选择性的牺牲层218作为研磨终止层，因此所保留下来的导体层220a的厚度与牺牲堆栈层217的总高度有关。于是，浮置栅极221的厚度可以获得较好地控制。

此外，值得一提的是，先前于图2C中的沟槽215的侧壁上所形成的介电层216，其厚度会影响所形成的导体层220a的尺寸，进而影响浮置栅极221与控制栅极(未绘示)之间所夹的面积。因此在先前的步骤中，可以藉由形成较厚的介电层216来缩小沟槽215的宽度，进而缩小相邻二导体层220a之间的间距，而获得尺寸较大的导体层220a。举例来说，在图2C中，若沟槽215的原本的宽度W1为2000埃，二个沟槽215之间的掩模层210的宽度W2为1500埃，则在沉积500埃的介电层216后，此沟槽215的宽度W3会缩减为1000埃，而使得原本仅能形成宽度为1500埃(即掩模层的宽度W2)的导体层220a，形成如图2E所示的宽度W4为2500埃的导体层220a。因此可以藉由形成较厚的介电层216，来增加浮置栅极221与控制栅极之间所夹的面积，进而增加元件的效能。

继之，请参照图2F，移除牺牲层218，此牺牲层218的移除方法包括湿式蚀刻法，例如使用氢氟酸溶液作为蚀刻液。值得一提的是，在上述形成浮置栅极的工艺中，先于元件隔离结构214上形成沟槽215，然后再依序于沟槽215中填入介电层216与牺牲层218，并且藉由介电层216a与牺牲层218所构成的牺牲堆栈结构217来形成浮置栅极221。因此利用本发明的方法可以省去浮置栅极的光刻工艺，进而节省工艺成本。

接着，于衬底200上形成栅极间介电层222，以覆盖介电层216a与浮置栅极221。其中，栅极间介电层222的材质例如是氧化硅/氮化硅/氧化硅，且其形成方法例如是先以热氧化法形成一层氧化硅层，再利用化学气相沉积法形成氮化硅层与另一层氧化硅层，而所形成的氧化硅/氮化硅/氧化硅的厚度例如是40埃至50埃/45埃至70埃/50埃至70埃。当然，栅极间介电层222的材质也可以是氧化硅/氮化硅等。

继之，于栅极间介电层222上形成控制栅极224。其中，控制栅极224的材质例如是掺杂多晶硅，且其形成方法例如是利用化学气相沉积法形成一整层未掺杂多晶硅层(未绘示)后，进行离子注入步骤以形成之。之后，于控制栅极224两侧的衬底200中分别形成源极区(未绘示)与漏极区(未绘示)，其形成方法例如是进行离子注入步骤，以于控制栅极224两侧的衬底200中注入掺杂剂而形成之。而后续完成闪速存储器的工艺为本领域内的技术人员所公知，在此不再赘述。

值得注意的是，本发明除了上述的实施例外，在另一优选实施例中，在如图2D所示的移除垫氧化层209a的步骤之后，还包括先移除导体层208a，之后再依序进行形成导体层220以及后续如图2E与图2F所示的步骤，以完成闪速存储器的制作。如此所形成的闪速存储器其浮置栅极221仅由导体层220a所构成。另外，在又一优选实施例中，在如图2A所示的提供衬底200的步骤中，仅于衬底200上形成穿隧介电层206与掩模层210，因此所形成的闪速存储器其浮置栅极221同样仅由导体层220a所构成。此外，在另一优选实施例中，在如图2F所示的移除牺牲层218的步骤之后，还包括先移除介电层216a，再依序进行形成栅极间介电层222与控制栅极224等步骤，以完成闪速存储器的制作。

综上所述，本发明至少具有下面的优点：

1.由于本发明在形成浮置栅极的过程中，先于元件隔离结构上形成沟槽，然后再依序于沟槽中填入介电层与牺牲层，并且藉由此介电层与此牺牲层所构成的牺牲堆栈结构来形成浮置栅极。因此利用本发明的方法可以省去制作浮置栅极的掩模，即可以减少一道光刻工艺，进而节省工艺成本。

2.由于本发明所形成的浮置栅极其厚度与所形成的介电层与牺牲层的总高度有关，因此浮置栅极的厚度可藉由所形成的介电层与牺牲层的总高度来决定，于是浮置栅极的厚度可以获得较好地控制。

3.由于本发明可以藉由形成厚度较厚的介电层，以缩小沟槽的尺寸，进而形成尺寸较大的浮置栅极。因此控制栅极与浮置栅极之间所夹的面积可以提升，进而提升栅极耦合率，而使元件具有优选的效能。

4.由于本发明先形成穿隧介电层，再进行形成元件隔离结构等相关步骤。因此可以避免因先形成元件隔离结构，而于后续进行热工艺以形成穿隧介电层的过程中，造成在邻近元件隔离结构处形成鸟嘴，进而影响元件效能的问题。

虽然本发明已结合优选实施例公开如上，然其并非用来限定本发明，任何本领域内的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以所附权利要求所界定的为准。

Claims (20)

1.一种闪速存储器的制造方法，包括：

提供一衬底，该衬底上已依序形成有一穿隧介电层、一第一导体层、一垫氧化层与图案化的一掩模层；

以图案化的该掩模层为掩模，移除部分该垫氧化层、该第一导体层、该穿隧介电层与该衬底，以于该衬底中形成多个第一沟槽；

于该些第一沟槽中填入一绝缘材料，以形成多个元件隔离结构；

移除各所述元件隔离结构的一部分，以形成多个第二沟槽，且所保留下来的各所述元件隔离结构的顶部介于该穿隧介电层与该掩模层之间；

于该衬底上形成一介电层，以覆盖该掩模层与该些第二沟槽的表面；

于该些第二沟槽内填入一牺牲层；

以该牺牲层为一自行对准掩模，移除部分该介电层；

移除该掩模层，以暴露出该垫氧化层；

移除该垫氧化层，以暴露出该第一导体层；

于该衬底上形成一第二导体层；

移除部分该第二导体层直到暴露出该牺牲层的顶部，且该第二导体层与该第一导体层构成一浮置栅极；

移除该牺牲层；

于该衬底上形成一栅极间介电层，以覆盖该浮置栅极；

于该栅极间介电层上形成一控制栅极；以及

于该控制栅极两侧的该衬底中分别形成一源极区与一漏极区。

2.如权利要求1所述的闪速存储器的制造方法，其中该牺牲层与该介电层的材质具有不同的蚀刻选择性，且该牺牲层与该第二导体层的材质具有不同的蚀刻选择性。

3.如权利要求2所述的闪速存储器的制造方法，其中该牺牲层的材质是氧化硅。

4.如权利要求2所述的闪速存储器的制造方法，其中该介电层的材质是氮化硅。

5.如权利要求1所述的闪速存储器的制造方法，其中移除部分该第二导体层直到暴露出该牺牲层的顶部的方法包括化学机械研磨法。

6.如权利要求1所述的闪速存储器的制造方法，其中该介电层与该掩模层的材质为相同，且在移除部分该介电层的过程，同时移除该掩模层。

7.如权利要求1所述的闪速存储器的制造方法，其中在移除该牺牲层之后与形成该栅极间介电层之前，还包括移除该介电层。

8.如权利要求1所述的闪速存储器的制造方法，其中该些第二沟槽的形成方法包括利用干蚀刻所进行的回蚀刻法。

9.如权利要求1所述的闪速存储器的制造方法，其中在移除该垫氧化层之后与形成该第二导体层之前，还包括移除该第一导体层，且所形成的该浮置栅极由该第二导体层所构成。

10.一种浮置栅极的制造方法，包括：

提供一衬底，该衬底包括有多个元件隔离结构以定义出一有源区，且对应于该有源区的该衬底上依序形成有一穿隧介电层与一掩模层；

移除各所述元件隔离结构的一部分，以形成多个沟槽，且所保留下来的各所述元件隔离结构的顶部介于该穿隧介电层与该掩模层之间；

于该衬底上形成一介电层，以覆盖该掩模层与该些沟槽的表面；

于该些沟槽内填入一牺牲层；

以该牺牲层为一自行对准掩模，移除部分该介电层；

移除该掩模层，以暴露出该穿隧介电层；

于该衬底上形成一第一导体层；

移除部分该第一导体层直到暴露出该牺牲层的顶部；以及

移除该牺牲层。

11.如权利要求10所述的浮置栅极的制造方法，其中该牺牲层与该介电层的材质具有不同的蚀刻选择性，且该牺牲层与该第一导体层的材质具有不同的蚀刻选择性。

12.如权利要求11所述的浮置栅极的制造方法，其中该牺牲层的材质是氧化硅。

13.如权利要求11所述的浮置栅极的制造方法，其中该介电层的材质是氮化硅。

14.如权利要求10所述的浮置栅极的制造方法，其中移除部分该第一导体层直到暴露出该牺牲层的顶部的方法包括化学机械研磨法。

15.如权利要求10所述的浮置栅极的制造方法，其中该介电层与该掩模层的材质为相同，且在移除部分该介电层的过程，同时移除该掩模层。

16.如权利要求15所述的浮置栅极的制造方法，其中该介电层与该掩模层的材质包括氮化硅。

17.如权利要求10所述的浮置栅极的制造方法，其中该些沟槽的形成方法包括利用干蚀刻所进行的回蚀刻法。

18.如权利要求10所述的浮置栅极的制造方法，其中在移除该牺牲层之后，还包括移除该介电层。

19.如权利要求10所述的浮置栅极的制造方法，其中所提供的该衬底的该穿隧介电层与该掩模层之间还包括依序形成有一第二导体层与一垫氧化层，且在移除该掩模层之后与形成该第一导体层之前，还包括移除该垫氧化层，以暴露出该第二导体层。

20.如权利要求19所述的浮置栅极的制造方法，其中在移除该垫氧化层之后与形成该第一导体层之前，还包括移除该第二导体层。

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