CN101064314A - 非易失性存储器及其制造方法 - Google Patents
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Abstract
本发明提供了一种非易失性存储器，具有下列构件：多个隔离结构平行设置于基底中，以定义出有源区，并往第一方向延伸；多个控制栅极平行设置于基底上，并往第二方向延伸，其中第二方向与第一方向交错；多个筒状浮置栅极设置于控制栅极下方，且位于相邻两隔离结构之间的有源区上，各浮置栅极具有凹陷部，其中各控制栅极填满各筒状浮置栅极的凹陷部，且覆盖各筒状浮置栅极外侧侧壁；穿隧介电层设置于各筒状浮置栅极与基底之间；栅间介电层设置于各控制栅极与各筒状浮置栅极之间。
Description
技术领域
本发明涉及一种半导体元件，特别是涉及一种非易失性存储器及其制造方法。
背景技术
非易失性存储器元件由于具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，因此已成为个人计算机和电子设备所广泛采用的一种存储器元件。
典型的非易失性存储器元件，一般是被设计成具有堆栈式栅极(Stacked-Gate)结构，其中包括以掺杂多晶硅制作的浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字线(Word Line)相接，此外还包括穿隧氧化层(Tunneling Oxide)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。
在目前提高元件集成度的趋势下，会依据设计规则缩小元件的尺寸，通常浮置栅极与控制栅极之间的栅极耦合率(Gate Coupling Ratio)越大，其操作所需的工作电压将越低。而提高栅极耦合率的方法包括增加栅间介电层的电容或减少穿遂氧化层的电容。其中，增加栅间介电层电容的方法为增加控制栅极层与浮置栅极之间所夹的面积。然而，随着半导体元件集成度增加，现有的堆栈栅极结构，并无法增加控制栅极层与浮置栅极之间所夹的面积，而产生无法达到增加栅极耦合率以及增加元件集成度的问题。
发明内容
有鉴于此，本发明的目的是提供一种非易失性存储器及其制造方法，可以增加浮置栅极与控制栅极之间所夹的面积，而提高栅极耦合率，并提升元件效能。
本发明提出一种非易失性存储器，非易失性存储器包括多个元件隔离结构、多个控制栅极、多个筒状浮置栅极、穿隧介电层与栅间介电层。多个元件隔离结构平行设置于基底中，以定义出有源区，并往第一方向延伸。多个控制栅极平行设置于基底上，并往第二方向延伸，其中第二方向与第一方向交错。多个筒状浮置栅极设置于控制栅极下方，且位于相邻两元件隔离结构之间的有源区上。各浮置栅极具有凹陷部，其中各控制栅极填满各筒状浮置栅极的凹陷部，且覆盖各筒状浮置栅极外侧侧壁。穿隧介电层设置于各筒状浮置栅极与基底之间。栅间介电层设置于各控制栅极与各筒状浮置栅极之间。
依照本发明的优选实施例所述的非易失性存储器，还包括多个掺杂区，设置于控制栅极之间的基底中。
依照本发明的优选实施例所述的非易失性存储器，栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
依照本发明的优选实施例所述的非易失性存储器，浮置栅极的材料包括掺杂多晶硅。
依照本发明的优选实施例所述的非易失性存储器，控制栅极的材料包括掺杂多晶硅或多晶硅化金属。
依照本发明的优选实施例所述的非易失性存储器，穿隧介电层的材料包括氧化硅。
本发明所提出的非易失性存储器具有筒状的浮置栅极，而控制栅极填入筒状浮置栅极的凹陷部。因此在浮置栅极与控制栅极之间所夹的面积(包括浮置栅极的凹陷部的内侧侧壁面积、浮置栅极的凹陷部的底面面积与浮置栅极外侧侧壁面积)可以增加，进而提升存储器的栅极耦合率。栅极耦合率(Coupling Ratio)值越高，则存储器在操作时所需的电压越低，元件的效率也会随之提高。
本发明提出一种非易失性存储器的制造方法，此方法包括下列步骤。首先，提供基底，并于此基底上形成掩模层。然后，于基底中形成往第一方向延伸的多个沟槽，并于沟槽中填入绝缘材料以形成多个隔离结构，且这些隔离结构突出于基底表面。图案化掩模层与隔离结构，以于掩模层与隔离结构中形成往第二方向延伸的多个第一开口。这些第一开口暴露出部分基底表面，且第二方向与第一方向交错。然后，于第一开口分别填入绝缘层，此绝缘层的材料与掩模层的材料具有不同的蚀刻选择性。接着，移除掩模层，而在相邻的两隔离结构与相邻两绝缘层之间多个第二开口。于基底上形成穿隧介电层后，于第二开口中形成分别具有凹陷部的多个浮置栅极。接着，移除部分绝缘层与隔离结构，并于基底上形成栅间介电层。之后，于基底上分别形成多个控制栅极，这些控制栅极往第二方向延伸，填满浮置栅极的凹陷部。
依照本发明的优选实施例所述的非易失性存储器的制造方法，于第一开口分别填入绝缘层的步骤如下。首先，于基底上形成绝缘材料层，然后移除部分绝缘材料层，直到暴露出掩模层的表面。
依照本发明的优选实施例所述的非易失性存储器的制造方法，移除部分绝缘层的方法包括进行回蚀刻工艺或化学机械研磨工艺。
依照本发明的优选实施例所述的非易失性存储器的制造方法，于第二开口中形成分别具有凹陷部的浮置栅极的步骤如下。首先，于基底上形成共形的第一导体层，然后移除部分第一导体层，直到暴露出绝缘层与隔离结构的表面。
依照本发明的优选实施例所述的非易失性存储器的制造方法，移除部分第一导体层的方法包括进行回蚀刻工艺或化学机械研磨工艺。
依照本发明的优选实施例所述的非易失性存储器的制造方法，还包括在掩模层与基底之间形成垫层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，于移除掩模层的步骤之后与形成穿隧介电层的步骤之前，还包括移除部分垫层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，绝缘层的材料与隔离结构的材料相同。
依照本发明的优选实施例所述的非易失性存储器的制造方法，栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
依照本发明的优选实施例所述的非易失性存储器的制造方法，于基底上形成控制栅极的步骤如下。首先，于基底上形成第二导体层，此第二导体层填满浮置栅极的凹陷部。然后，图案化第二导体层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，浮置栅极的材料包括掺杂多晶硅。
依照本发明的优选实施例所述的非易失性存储器的制造方法，控制栅极的材料包括掺杂多晶硅或多晶硅化金属。
依照本发明的优选实施例所述的非易失性存储器的制造方法，穿隧介电层的材料包括氧化硅。
依照本发明的优选实施例所述的非易失性存储器的制造方法，栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
本发明的非易失性存储器的制造方法，可制作出具有凹陷部的筒状浮置栅极，而控制栅极填入筒状浮置栅极的凹陷部。因此浮置栅极与控制栅极之间所夹的面积可以增加，进而提升存储器的栅极耦合率。栅极耦合率(Coupling Ratio)值越高，则存储器在操作时所需的电压越低，元件的效率也会随之提高。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
附图说明
图1A为绘示本发明一实施例的一种非易失性存储器的上视图；
图1B为绘示图1A中沿A-A’线的剖面示意图；
图1C为绘示图1A中沿B-B’线的剖面示意图；
图2A至图2H为绘示本发明一实施例的一种非易失性存储器的制造流程上视图。
简单符号说明
100、200：基底
102、202：隔离结构
104、204：有源区
106、224：控制栅极(字线)
108、220：筒状浮置栅极
108a、220a：凹陷部
110、218：穿隧介电层
112、222：栅间介电层
114、226：掺杂区
116、214、214a：：绝缘层
120a～120g：面积
206：垫层
208、210：掩模层
212、216：开口
224a：掺杂多晶硅层
224b：金属硅化物层
具体实施方式
图1A为绘示本发明一实施例的一种非易失性存储器的上视图。图1B为绘示图1A中沿A-A’线的剖面示意图。图1C为绘示图1A中沿B-B’线的剖面示意图。其中，A-A’线是沿着有源区的切线；B-B’线是沿着字线的切线。
请参照图1A至图1C，此非易失性存储器例如是设置于基底100上。非易失性存储器包括隔离结构102、控制栅极(字线)106、筒状浮置栅极108、穿隧介电层110、栅间介电层112、与多个掺杂区114所组成。
多个元件隔离结构102例如是平行设置于基底100中，以定义出有源区104。隔离结构102例如是在X方向上延伸。隔离结构102例如是浅沟槽隔离结构。
多个控制栅极(字线)106例如是平行设置于基底100上，并在Y方向上延伸。X方向例如是与Y方向交错。控制栅极(字线)106的材料例如是掺杂多晶硅、多晶硅化金属等导体材料。
多个筒状浮置栅极108例如是设置于控制栅极106下方，且位于相邻两元件隔离结构102之间的有源区104上。各筒状浮置栅极108具有凹陷部108a，其中各控制栅极106填满筒状浮置栅极108的凹陷部108a，且覆盖各筒状浮置栅极108外侧的侧壁。筒状浮置栅极108的材料例如是掺杂多晶硅、多晶硅化金属等导体材料。
穿隧介电层110例如是设置于各筒状浮置栅极108与基底100之间。穿隧介电层110的材料例如是氧化硅等适当的介电材料。
栅间介电层112例如是设置于各控制栅极106与各筒状浮置栅极108之间。栅间介电层112的材料例如是氧化硅、氮化硅或氧化硅/氮化硅/氧化硅等复合介电层。
掺杂区114例如是设置于控制栅极106两侧的基底100中。掺杂区114例如是P型或N型掺杂区。在本实施例中，控制栅极106即作为存储器的字线。而且，在控制栅极106之间的基底100上也可以设置有绝缘层116。绝缘层116的材料例如是氧化硅。
如图1A至图1C，由于本发明所提出的非易失性存储器具有筒状浮置栅极108，而控制栅极106填入筒状浮置栅极108的凹陷部108a。因此在浮置栅极108与控制栅极106之间所夹的面积(包括浮置栅极108的凹陷部108a的内侧侧壁面积120a～120d、浮置栅极108的凹陷部108a的底面面积120e与浮置栅极108外侧侧壁面积120f～120g)可以增加，进而提升存储器的栅极耦合率。栅极耦合率(Coupling Ratio)值越高，则存储器在操作时所需的电压越低，元件的效率也会随之提高。
接着，说明本发明的制造方法。图2A至图2H为绘示本发明一实施例的一种非易失性存储器的制造流程上视图。
请参照图2A，首先提供基底200。基底200例如是硅基底。在基底200中已形成有多个隔离结构202，这些隔离结构202突出于基底200表面，以定义出有源区204。
隔离结构202例如是往X方向延伸。隔离结构202之间的基底200上已形成有垫层206与掩模层208。隔离结构202例如是浅沟槽隔离结构，其形成方法例如是先于基底200上依序形成一整层垫层206与一整层掩模层208，之后图案化掩模层208与垫层206，以形成暴露基底200的开口(未绘示)。然后，以掩模层208为掩模蚀刻基底200，而于基底200中形成多个沟槽(未绘示)，之后再于沟槽中填入绝缘材料而形成。
垫层206的材料例如是氧化硅，其形成方法例如是热氧化法。掩模层208的材料例如是氮化硅，其形成方法例如是化学气相沉积法。沟槽中所填入的绝缘材料例如是氧化硅。
请参照图2B，接着，于基底200上形成一层图案化掩模层210。图案化掩模层210的材料，例如是光致抗蚀剂。图案化掩模层210形成方法例如是于基底200上涂布一层光致抗蚀剂材料后，进行曝光、显影等工艺而形成的。在形成图案化掩模层210时所使用的光掩模例如是用于定义出后续控制栅极(字线)的光掩模。
之后，以图案化掩模层210为掩模，移除部分掩模层208、垫层206与隔离结构202，而形成多个开口212。这些开口212例如是往Y方向延伸，并暴露出部分基底200的表面与部分隔离结构202的表面。移除部分掩模层208、垫层206与隔离结构202的方法包括蚀刻法，例如反应性离子蚀刻工艺。
请参照图2C，移除图案化掩模层210后，于开口212中填入绝缘层214。绝缘层214的材料与掩模层208具有不同蚀刻选择性。绝缘层214的材料例如是氧化硅。绝缘层214的形成方法例如是先于基底200上形成一整层绝缘材料层后，利用化学机械研磨工艺或回蚀刻工艺移除部分绝缘材料层直到暴露出掩模层208而形成之。而且，化学机械研磨工艺或回蚀刻工艺移除部分绝缘材料层时，例如是以掩模层110作为研磨终止层或蚀刻终止层。
请参照图2D，移除掩模层208与垫层206，而在相邻的两隔离结构202与相邻两绝缘层214所包围的有源区204上形成多个开口216。开口216暴露出基底200。移除掩模层208与垫层206的方法例如湿式蚀刻法。移除掩模层208时，例如是以热磷酸作为蚀刻剂。移除垫层206时，例如是以氢氟酸作为蚀刻剂。
请参照图2E，于基底200上形成一层穿隧介电层218。穿隧介电层218的材料例如是氧化硅。穿隧介电层218的形成方法例如是热氧化法。然后，于开口216中形成分别具有凹陷部220a的筒状浮置栅极220。筒状浮置栅极220的形成方法例如是先于基底200上形成一层导体层(未图示)。此导体层例如是共形于基底200表面。导体层的材料例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后(未绘示)，进行离子注入步骤以形成，或者是采用临场注入掺杂物的方式以化学气相沉积法形成掺杂多晶硅层。然后，移除部分导体层直到暴露出绝缘层214及隔离结构202的表面。移除部分导体层的方法例如是化学机械研磨法。而且，在以化学机械研磨法移除部分导体层时，例如是以绝缘层214及隔离结构202作为研磨终止层。
请参照图2F，移除部分绝缘层214与隔离结构202，以使筒状浮置栅极220的外侧壁暴露出来。移除部分绝缘层214与隔离结构202的方法包括湿式蚀刻法，例如是以氢氟酸作为蚀刻剂。在本实施例中，在基底200上留下部分绝缘层214a以隔离后续形成的控制栅极与基底200。
请参照图2G，于基底200上形成栅间介电层222。栅间介电层222的材料例如是氧化硅/氮化硅/氧化硅，其形成方法例如是先利用化学气相沉积法依序形成一层氧化硅层、一层氮化硅与一层氧化硅层。当然，栅间介电层222的材料还可以是氧化硅、氮化硅或氧化硅/氮化硅等材料，其形成方法例如是依照其材料以不同的反应气体进行化学气相沉积法。
请参照图2H，于基底200上分别形成多个控制栅极224，控制栅极224例如是往Y方向延伸，填满筒状浮置栅极220的凹陷部220a，且覆盖各筒状浮置栅极220外侧侧壁。控制栅极224的材料包括掺杂多晶硅或多晶硅化金属。在本实施例中，控制栅极224的材料例如是多晶硅化金属，其例如是由掺杂多晶硅层224a与金属硅化物层224b所构成。控制栅极224的形成方法例如是先于基底200上形成一层掺杂多晶硅层224a，并进行平坦化工艺后，再于基底200上形成金属硅化物层224b。接着，图案化金属硅化物层224b与掺杂多晶硅层224a而形成之。掺杂多晶硅224b的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后(未绘示)，进行离子注入步骤以形成之，或者是采用临场注入掺杂物的方式以化学气相沉积法形成。金属硅化物层224b的形成方法例如是化学气相沉积法。
之后，于控制栅极224两侧的基底200中形成多个掺杂区226。掺杂区226的形成方法例如是以控制栅极224为掩模，进行掺杂物注入工艺。至于后续完成非易失性存储器的工艺为本领域技术人员所周知，在此不再赘述。
而且，本发明的非易失性存储器的制造方法，可制作出具有凹陷部220a的筒状浮置栅极220，而控制栅极224填入筒状浮置栅极220的凹陷部220a。因此浮置栅极220与控制栅极224之间所夹的面积可以增加，进而提升存储器的栅极耦合率。栅极耦合率(Coupling Ratio)值越高，则存储器在操作时所需的电压越低，元件的效率也会随之提高。
综上所述，本发明的非易失性存储器的制造方法，可制作出具有凹陷部的筒状浮置栅极。而控制栅极填入筒状浮置栅极的凹陷部，因此浮置栅极与控制栅极之间的面积可以增加，进而提升存储器的栅极耦合率，降低存储器在操作时所需的电压，而提升元件的效能。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (20)
1、一种非易失性存储器，包括：
多个隔离结构，平行设置于基底中，以定义出有源区，并往第一方向延伸；
多个控制栅极，平行设置于该基底上，并往第二方向延伸，该第二方向与该第一方向交错；
多个筒状浮置栅极，设置于该些控制栅极下方，且位于相邻两隔离结构之间的该有源区上，各该些浮置栅极具有凹陷部，其中各该些控制栅极填满该些凹陷部，且覆盖各该些筒状浮置栅极外侧侧壁；
穿隧介电层，设置于各该些筒状浮置栅极与该基底之间；以及
栅间介电层，设置于各该些控制栅极与各该些筒状浮置栅极之间。
2、如权利要求1所述的非易失性存储器，还包括多个掺杂区，设置于该些控制栅极之间的该基底中。
3、如权利要求1所述的非易失性存储器，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
4、如权利要求1所述的非易失性存储器，其中该浮置栅极的材料包括掺杂多晶硅。
5、如权利要求1所述的非易失性存储器，其中该控制栅极的材料包括掺杂多晶硅或多晶硅化金属。
6、如权利要求1所述的非易失性存储器，其中该穿隧介电层的材料包括氧化硅。
7、一种非易失性存储器的制造方法，包括：
提供基底；
于该基底上形成掩模层；
于该基底中形成有往第一方向延伸的多个沟槽；
于该些沟槽中填入绝缘材料以形成多个隔离结构，该些隔离结构突出于该基底表面；
图案化该掩模层与该些隔离结构，以于该掩模层与该些隔离结构中形成往第二方向延伸的多个第一开口，该第一方向与该第二方向交错；
于该些第一开口分别填入绝缘层，该绝缘层的材料与该掩模层的材料具有不同的蚀刻选择性；
移除该掩模层，而在相邻的两该隔离结构与相邻两该绝缘层之间形成多个第二开口；
于该基底上形成一穿隧介电层；
于该些第二开口中形成分别具有凹陷部的多个浮置栅极；
移除部分该绝缘层与该隔离结构；
于该基底上形成栅间介电层；以及
于该基底上分别形成多个控制栅极，该些控制栅极往第二方向延伸，填满该些浮置栅极的该些凹陷部。
8、如权利要求7所述的非易失性存储器的制造方法，其中于该些第一开口分别填入该绝缘层的步骤包括：
于该基底上形成绝缘材料层；以及
移除部分该绝缘材料层，直到暴露出该掩模层的表面。
9、如权利要求8所述的非易失性存储器的制造方法，其中移除部分该绝缘材料层的方法包括进行回蚀刻工艺或化学机械研磨工艺。
10、如权利要求7所述的非易失性存储器的制造方法，其中于该些第二开口中形成分别具有该凹陷部的该些浮置栅极的步骤包括：
于该基底上形成共形的第一导体层；以及
移除部分该第一导体层，直到暴露出该绝缘层与该隔离结构的表面。
11、如权利要求10所述的非易失性存储器的制造方法，其中移除部分该第一导体层的方法包括进行回蚀刻工艺或化学机械研磨工艺。
12、如权利要求7所述的非易失性存储器的制造方法，还包括在该掩模层与该基底之间形成垫层。
13、如权利要求7所述的非易失性存储器的制造方法，其中于移除该掩模层的步骤之后与形成该穿隧介电层的步骤之前，还包括移除部分该垫层。
14、如权利要求7所述的非易失性存储器的制造方法，其中该绝缘层的材料与该些隔离结构的材料相同。
15、如权利要求7所述的非易失性存储器的制造方法，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
16、如权利要求7所述的非易失性存储器的制造方法，其中于该基底上形成该些控制栅极的步骤包括：
于该基底上形成第二导体层，该第二导体层填满该些浮置栅极的该些凹陷部；以及
图案化该第二导体层。
17、如权利要求7所述的非易失性存储器的制造方法，其中该些浮置栅极的材料包括掺杂多晶硅。
18、如权利要求7所述的非易失性存储器的制造方法，其中该控制栅极的材料包括掺杂多晶硅或多晶硅化金属。
19、如权利要求7所述的非易失性存储器的制造方法，其中该穿隧介电层的材料包括氧化硅。
20、如权利要求7所述的非易失性存储器的制造方法，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200610074891.0A CN101064314A (zh) | 2006-04-25 | 2006-04-25 | 非易失性存储器及其制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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| CN101064314A true CN101064314A (zh) | 2007-10-31 |
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ID=38965179
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| CN (1) | CN101064314A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102544015A (zh) * | 2010-12-22 | 2012-07-04 | 力晶科技股份有限公司 | 非易失性存储器及其制造方法 |
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2006
- 2006-04-25 CN CN200610074891.0A patent/CN101064314A/zh active Pending
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