JP3177745B2 - 三次元無接点不揮発性メモリセル及びその製造方法 - Google Patents

三次元無接点不揮発性メモリセル及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フローテイングゲート
を使用する半導体メモリデバイスの分野及びそのような
デバイスを製造する方法に関する。
【０００２】
【従来の技術】電気的に帯電できる部材を有するメモリ
セルは従来から良く知られている。このようなセルは、
通常絶縁体（たとえば二酸化シリコン）により完全に包
囲されたポリシリコンフローテイングゲートを使用す
る。フローテイングゲートは、基板から電子雪崩注入、
チャネル注入、トンネリングなどのさまざまなメカニズ
ムを経て移動される電子によって電気的に帯電する。こ
の電荷の有無が記憶された２進情報を表す。このような
デバイスの初期の例は米国特許第3,500,142号に示され
ている。
【０００３】半導体フローテイングゲートメモリデバイ
スの一種は電気的にプログラム可能であるとともに電気
的に消去可能である（EEPROM）。このようなデバイスは
米国特許第4,203,158号に示されている。このセルは、
相互間にチャネルを規定するソース領域およびドレイン
領域を含む基板を特徴とする。このチャネルの上方に
は、相対的に薄いゲート絶縁材料により基板領域から分
離されたフローテイングゲートが配置されている。通常
は絶縁体として二酸化シリコン層を使用する。制御ゲー
トはフローテイングゲートの上方に配置され、フローテ
イグゲートから絶縁されている。制御ゲートも同様にポ
リシリコンで製造されるのが普通である。
【０００４】さらに最近になって開発された種類のフロ
ーテイグゲートメモリデバイスはフローテイングゲート
を帯電するためにチャネル注入を利用し、電荷を除去す
るためにトンネリングを利用する。このデバイスの場
合、メモリアレイ全体が一度に消去される。すなわち、
現在のEEPROMのように、個々のセル又は個々のセル群を
個別に消去することは不可能である。このようなメモリ
はフラッシュEPROM又はフラッシュEEPROMと呼ばれると
きもある。このデバイスの一例は、1986年８月４日に
「Low Voltage EEPROM Cell」の名称で出願され、ま
た、本出願の譲受人に譲渡されている同時継続出願第89
2,446号に記載されている。さらに、Mukherjee他の米国
特許第4,698,787号に記載されている電気的消去可能プ
ログラマブルメモリデバイスは、チャネルからフローテ
イングゲートへのホットエレクトロン注入によってプロ
グラムされ、フローテイングゲートから基板へのファウ
ラー・ノルトハイムトンネリングによって消去される。
【０００５】このようなEEPROMセルの動作基礎をなすの
は、電子（すなわち電荷）がフローテイングゲートに容
量性を持って蓄積されるという原理である。例をあげる
と、EEPROMデバイスのプログラミング中、制御ゲート
は、通常、12ボルトから20ボルトの範囲の高い正電位の
状態となる。ソースは接地し、ドレインは約７ボルトの
中間電位をとる。その結果、ドレインにもっとも近いチ
ャネル領域の内部に高い側方電界が発生する。この高い
側方電界は電子をチャネル領域に沿って、それらが「ホ
ット」になる地点まで加速する。それらのホットエレク
トロンは衝突イオン化を経てさらに多くの複数対の電子
−正孔を発生させる。このようにして発生した多数の電
子は制御ゲートの高い正電位によってフローテイングゲ
ートへ引き寄せられる。
【０００６】EPROMデバイスの消去の時には、通常、制
御ゲートは接地し、ドレインは接続されないままであ
る。ソースは高い正電位をとるので、ソースから制御ゲ
ートへむかって高い垂直方向電界が発生する。そのよう
な電界が発生しているとき、ソースとフローテイングゲ
ートとの間のゲート酸化物領域を介する電子のファウラ
ー・ノルトハイムトンネリングのメカニズムによって電
化はフローテイングゲートから消去される。
【０００７】場合によっては、フローテイングゲートメ
モリデバイスを複数のアレイとして製造するが、そのよ
うなときには各デバイスは各対のデバイスを厚い電界酸
化物領域により他のデバイスから分離する。その一例は
米国特許第4,114,255号に記載されている。このような
アレイでは、デバイスごとに又はデバイス対ごとに一つ
の金属接点を必要とするのが普通である。この金属接点
がデバイス面積の縮小を制限してしまうことは自明であ
る。
【０００８】その他に、酸化物領域の下方に細長いソー
ス／ドレイン領域を配置することにより、金属接点の数
を相当に減少させた構造もある。このようなアレイは
「埋め込みビット線」を有する又は「無接点セル」を使
用するアレイと呼ばれることもあり、センシング及びプ
ログラミングのために仮の接地回路を必要とする。この
種のアレイの一例は米国特許第4,267,632号に示されて
おり、仮の接地回路は米国特許第4,460,981号に示され
ている。電気的変更可能無接点メモリアレイは、本発明
譲受人に譲渡されているHoller他の米国特許第4,780,42
4号に記載されている。
【０００９】無接点メモリアレイ構造は、デバイス密度
を増すが、それにはいくつかの欠点を伴う。たとえば、
従来のフローテイングゲートメモリデバイスは、一般
に、容量結合の観点から相対的に厚い酸化物を必要とす
るが、そのような厚い酸化物領域はセル全体を著しく大
きくする結果をもたらす。さらに重要であるのは、従来
のフローテイグゲートメモリデバイスが水平方向寸法の
大きなフローテイングゲートを特徴としているという点
であろう。米国特許第4,780,424号の場合にみられるよ
うに、フローテイングゲートはチャネル領域を越えて延
び、デバイスの分離領域と重なっていることが多い。こ
のように側方向寸法を大きくすることは、フローテイン
グゲートと制御ゲートとの容量結合を増すために必要な
のである。フローテイングゲートの大きな側方向寸法
は、さらにこの技術に関する幾何学的最小セル寸法の値
をも大きくする。
【００１０】
【発明が解決しようとする課題】本発明は、できるかぎ
り狭い面積を持つメモリセルを得るために、フローテイ
ングゲートの垂直方向寸法と平面部の寸法の双方を利用
する電気的消去可能プログラマブルメモリセルを提供す
ることを課題とする。さらに本発明は無接点アレイとし
て製造する場合にどのような設計規則のもとでも最小の
絶対セルサイズを達成できることを課題とする。
【００１１】
【課題を解決するための手段】新規な三次元フローテイ
ングゲートメモリセルをアレイ内で製造する方法ととも
に説明する。まず、ゲート酸化膜を形成したシリコン基
板の上にポリシリコン層を蒸着し、そのポリシリコン層
をエッチングして、複数の互いに離間した平行で細長い
ポリシリコン条片を形成する。それらの条片はメモリセ
ルのアクテイブ領域を規定するために使用される。ポリ
シリコン条片は、後にデバイスのフローテイングゲート
を構成することになる。次に、基板にドーパントを注入
してフローテイングゲート部材をアラインメントさせて
ソース領域及びドレイン領域を形成する。一つの列の全
長を延ばすことにより、ソース／ドレイン領域はアレイ
の埋め込みビット線として機能する。
【００１２】フォトレジストを除去し、ポリシリコン層
間誘電体を蒸着した直後に、基板上に第２のポリシリコ
ン層を蒸着する。この第２のポリ層は第１のポリシリコ
ン層の上方に形成され、かつ第１のポリシリコン層から
絶縁されている。次に、このポリ２／誘電体／ポリ１積
層構造をエッチングして、セルごとにフローテイングゲ
ート及び制御ゲートを規定する。制御ゲートは、アレイ
の一つの行に渡って延びている連続したワード線により
形成される。各ワード線は、平行なソース領域およびド
レイン領域とほぼ垂直になるようにパターン規定され
る。
【００１３】本発明のもっとも重要な点は、フローテイ
ングゲート部材の垂直（すなわち側壁）領域に沿って制
御ゲート部材に対する容量結合を可能とするように第１
ポリシリコン層を十分な厚さに形成することである。こ
のようにすると、フローテイングゲートの垂直方向寸法
はフローテイングゲートと、制御ゲートとの間の総容量
結合面積に含まれることになる。これにより、アレイ内
部のデバイス密度を相当に増すことができる。現時点で
は、総アレイ面積の50％減少を実現できると思われる。
【００１４】本発明の別の特徴には、厚い酸化物領域を
なくしたことにより、ゲート酸化物の品質が改善された
ことである。また、ゲート酸化物はその形成に続いて直
ちに保護ポリシリコン層によって覆われているので、そ
の後の処理にさらされて損傷してしまうようなことはな
い。さらに、本発明によれば、埋め込みビット線の形態
をとる連続したソース／ドレイン領域が形成されるの
で、従来のように二つのセルごとに一つの接点を設ける
必要はない。また、本発明では、フローテイングゲート
とデバイスのアクテイブ領域の双方を規定するために１
回のマスク工程を利用すれば一つの重要なマスク工程を
省略することができる。
【００１５】
【実施例】面積をできる限り狭くするためにゲートの垂
直方向寸法と、平面部の寸法の双方を利用できる新規な
三次元不揮発性メモリセルを開示する。以下の説明で
は、本発明を完全に理解させるために、特定のドーピン
グレベル、寸法などの特定の詳細な事項を数多く記載し
てあるが、そのような特定の詳細な事項を本発明の実施
に当たって必ずしも採用しなくてよいことは当業者には
自明であろう。また、場合によっては、本発明を無用に
あいまいにしないために周知の処理工程を詳細に説明し
ないこともある。
【００１６】本発明のメモリセルは標準の金属酸化物半
導体（ＭＯＳ）処理を使用して製造される。一般的に好
ましい実施例では、セルを含むアレイはｎチャネルデバ
イスから製造される。周辺回路はｎチャネルデバイス又
は相補形ＭＯＳデバイスのいずれかを採用することがで
きる。
【００１７】図１に関して説明する。まず、基板全体を
熱酸化サイクルの下に置き、Ｐ型単結晶シリコン基板１
０の上にゲート酸化物１１を熱成長させる。ゲート酸化
物１１は、約110Åの厚さを有する上質の熱酸化物であ
ることが望ましい。なお、この厚さはフラッシュデバイ
スに適用する場合の典型的な値であり、他の種類のデバ
イス構造又は用途については異なる値を採用しても良
い。
【００１８】プロセスの開始時にゲート酸化物（トンネ
ル酸化物としても知られている）を成長させることによ
り、消去動作は従来の方法と比べて改善される。従来の
セルでは、トンネル酸化物は電界（フィールド）酸化領
域の形成後又はソース／ドレインの注入を実施した後に
成長させるようにするのが一般的である。これら二つの
処理工程はゲート酸化物の品質を劣化させがちである。
プロセスの初期の段階でゲート酸化物を成長させれば、
その後もなおきわめて平坦なシリコン表面が得られるの
で、フラッシュ消去動作は改善される。言い換えれば、
基板はいくつかの注入工程又は酸化工程にまださらされ
てはいないのである。たとえば、電界酸化物領域を成長
させるための高温熱酸化サイクルにおいては、通常、隣
接するゲート酸化物領域に大量の応力が発生する。電界
酸化物の成長によって、アクテイブ領域の端部における
基板表面も平面性も損なわれてしまう。
【００１９】ゲート酸化物を成長させる前に、電圧閾値
調整のための注入を任意に実施してもよい。この閾値調
整のための注入は、低エネルギーのホウ素の注入と、高
エネルギーのホウ素の注入とを組み合わせたものであっ
ても良い。ゲート酸化物を形成した後、基板上にポリシ
リコン層１２を蒸着する。一般的に好ましい実施例で
は、ポリシリコン層１２の厚さは3500Åであるが、設計
上の特定の条件に応じて、さらに厚い（7500Åまでおよ
びそれ以上）ポリシリコン層を使用しても良い。言い換
えれば、以下さらに詳細に述べるように、制御ゲート部
材に対する容量結合を特定のプロセスの工程範囲限界ま
で増大させるために、第１のポリシリコン層１２をさら
に厚くしてもよいのである。
【００２０】次に、第１のポリシリコン層１２の上に酸
化又は化学蒸着法（ＣＶＤ）により酸化物層１３を形成
する。この層１３の厚さは一般に約400Åである。酸化
物層１３は、この後の注入工程の間にポリシリコン層１
２に不純物が侵入するのを防止する目的で形成される。
この後にポリシリコン層１２に不純物が侵入しても問題
にならないような用途の場合（EPROMデバイスの製造は
その典型的な例である）には、この酸化工程をプロセス
の流れから省略しても本発明の趣旨を逸脱することには
ならない。
【００２１】次に図２に関して説明する。図２の単一の
フォトレジストマスク層１５はデバイスのアクテイブチ
ャネル領域を規定するために使用される。酸化物層１３
およびポリシリコン層１２のうち、フォトレジストマス
ク層１５で被覆されていない部分は、エッチング工程の
間に除去される。フォトレジストマスク層１５の下にあ
るポリシリコン領域はエッチング工程の間にも保護され
るので、複数の互いに離間した平行で細長いポリ１条片
が形成される結果となる。
【００２２】その後、矢印１６で指示するように、基板
１０に対してヒ素の注入を行う。このようにして注入さ
れたヒ素はトンネル酸化物層１１を通ってＰ型シリコン
基板１０に浸透するが、フォトレジストマスク層１５に
よって保護されているポリシリコン条片又はその下方に
ある基板領域には侵入しない。一般的に好ましい実施例
ではヒ素は１×１０15／cm2から５×１０15／cm2のレベ
ルに注入される。なお、フォトレジストマスク層１５
は、アクテイブチャネルを規定するマスクとしてだけで
なくシリコンゲートマスクとしても利用されることを注
意すべきである。この方法により、プロセスの流れの中
で重要なマスクが一つ節約されるとともに、マスクをし
ようする工程間の重ね合わせのずれによるばらつきがな
くなる。
【００２３】次に図３に示すように、ポリシリコン部材
１２の間にある細長い領域を一つおきにフォトレジスト
部材２０で被覆する。すなわち、フォトレジスト部材２
０のすぐ下にある領域はこの後の注入工程の間に露出し
ないように保護されることになる。次に、図３に矢印２
１で指示するように、領域１８に対してリンの注入を行
う。一般的に好ましい実施例では、領域１８は約0.5×
１０15／cm2から１×１０15／cm2のレベルにリンを注入
される。なお、この処理工程はフラッシュデバイスの場
合にのみ必要であり、通常のEEPROMを製造するときには
不要である。
【００２４】リン注入工程の終了後は、Ｐ型基板１０の
中に三つの異なる別個の領域が形成されている。すなわ
ち、ｎ型不純物添加領域１８、１９（領域１８はさらに
リンを注入されている）と、第１のポリシリコン部材１
２のすぐ下方に形成されたチャネル領域１７である。リ
ン注入中、ポリシリコン領域１２は酸化物層１３によっ
て保護されている。（追加として注入されているリン２
１はフラッシュ形デバイスを製造する場合にのみ必要な
のであり、通常のEPROM又はEEPRPMの場合にはなくても
よいことに留意すべきである。）
【００２５】リンの注入を実施した後、フォトレジスト
層２０を除去し、酸化物層１３をゲート酸化物１１の露
出領域とともにエッチングする。ポリシリコン部材１２
のすぐ下にあるゲート酸化物、すなわちトンネル酸化物
１１はそのまま保持される。
【００２６】次に、図４に示すように、第１のポリシリ
コン層１２の上に二酸化シリコン層、好ましくは酸化物
／窒化物／酸化物（ＯＮＯ）の積層構造からなるポリシ
リコン層間誘電体層２６を蒸着する。このポリシリコン
層間誘電体層２６の厚さは約200Å程度が望ましい。次
に誘電体層２６の上に第２のポリシリコン層３０を蒸着
する。この第２のポリシリコン（ポリ２）層をマスクで
被覆し、層３０、２６および１２をエッチングして、ア
レイの制御ゲート部材およびフローテイングゲート部材
を規定する。ポリ２層をパターン規定して、アレイの一
つの行に沿って延びて行くときにフローテイングゲート
を完全に被覆するワード線を形成する。
【００２７】なお、図４では、互いに離間した平行な細
長い基板の注入領域はソース領域２５およびドレイン領
域２４としてそれぞれ示されている。
【００２８】本発明の重要な特徴は、ポリシリコンフロ
ーテイングゲート部材１２の垂直方向の寸法である。こ
の垂直方向の寸法は、通常3000Åから7500Åの厚さであ
って、これはフローテイングゲートと、制御ゲートとの
容量結合を大きくする。フローテイングゲートの垂直方
向の高さを増すことにより、結合は向上するが、それに
よってデバイスの側方向の寸法が大きくなることはな
い。したがって、セルの総密度は大幅に改善される。図
４のセルの第２の特徴は、アレイ中のデバイスのそれぞ
れを分離する電界酸化物領域又はその他の厚い酸化物
（たとえばＳＡＴＯ）領域がないことである。従来の構
成では、第１のポリシリコン（ポリ１）からソース／ド
レインへのキャパシタンスをできる限り小さくするため
に、厚い酸化物領域が必要である。しかしながら、第１
のポリシリコン側方の寸法を大きくしないようにするな
かで、それに応じて必要であった厚い酸化物分離領域も
同じように不要になるのである。周辺のセルでは当然の
ことながら電界酸化物の形態をとる分離は依然として必
要であろうが、中央のアレイではこれは不要である。ま
た、アレイのなかでは、隣接するセルは共通のビット線
を共用する。たとえば図４でいうと、隣接するメモリセ
ルは一つの共通ｎ+型ドレイン領域２４を共用する。
【００２９】フローテイングゲート部材と制御ゲート部
材との容量結合は、プロセスのなかで第１のポリシリコ
ン部材１２の垂直方向の寸法を大きくするという簡単な
方法をとるだけで改善される。先に説明した通り、結合
キャパシタンスが増加しても、それにともなってデバイ
スの側方向寸法が増すことはない。一般的に好ましい実
施例では、個々のメモリセルのチャネル幅は1.0ミクロ
ン程度である。さらに、本発明のメモリには電界酸化物
領域がなくなっているので、トンネル酸化物領域の応力
は著しく減少する。そのため、プログラミングと消去の
性能は非常に優れたものとなる。
【００３０】図５は、図４の横断面構造の斜視図であ
る。詳細にいえば、図５はポリ２ワード線３０のその下
方に位置するソース／ドレイン埋め込みビット線に対す
る位置関係をさらに明瞭にするものである。ワード線３
０は下方に位置するビット線に対してほぼ垂直にパター
ン規定され、アレイの一つの行の全長に沿って延びてい
る。ポリ２ワード線３０は、通常のポリ２／ＯＮＯ／ポ
リ１エッチングサイクルを使用して規定される。次に、
メモリアレイを完成するために平面化工程、パッシベー
ション工程、接点形成工程及び金属線形成工程を通常通
りに実施する。
【００３１】図６から図８は、別の製造方法を示す横断
面図である。図６では、フォトレジスト部材２０を除去
した後に再び高温酸化を実施して、酸化物層３２を形成
している。酸化物層３２はその後の処理工程からポリシ
リコン部材１２を保護するとともに、ソース領域２５
と、ドレイン領域２４の上の酸化物をさらに厚くする。
次に、形状を滑らかにし、かつウエハの上面をさらに平
坦にするために、ＢＰＳＧ又はＴＥＯＳ酸化物３３を蒸
着する。この酸化物３３の厚さは通常１ミクロンであ
る。
【００３２】その後、図７に示すようにポリシリコン部
材１２の上部から酸化物領域を取り除くようにエッチバ
ック工程を実施する。図から明白であるように、エッチ
バック工程の結果、デバイスのソース／ドレイン領域の
上にある酸化物層３２の一部はそのまま残っているが、
ポリシリコン部材１２の縦に延びる部分は露出してい
る。
【００３３】図８は、ポリシリコン層間誘電体層３５と
第２のポリシリコン層３８とをさらに含む完成したデバ
イスを示す。図４及び図５のメモリアレイにならってデ
バイスのワード線セグメントを規定するために、ポリシ
リコン層３８は層３５及び１２とともにエッチングされ
る。
【００３４】
【発明の効果】本発明は、フローテイングゲート部材の
垂直（すなわち側壁）領域に沿って制御ゲート部材に対
する容量結合を可能とするように第１ポリシリコン層を
十分な厚さに形成してあるので、フローテイングゲート
の垂直方向寸法はフローテイングゲートと、制御ゲート
との間の総容量結合面積に含まれることになり、アレイ
内部のデバイス密度を相当に増すことができる。現時点
では、総アレイ面積の50％減少を実現できると思われ
る。
【００３５】さらに本発明は、厚い酸化物領域をなくし
たことにより、ゲート酸化物の品質が改善され、ゲート
酸化物はその形成に続いて直ちに保護ポリシリコン層に
よって覆われているので、その後の処理にさらされて損
傷してしまうようなことはない。また、本発明によれ
ば、埋め込みビット線の形態をとる連続したソース／ド
レイン領域が形成されるので、従来のように二つのセル
ごとに一つの接点を設ける必要はない。また、本発明で
は、フローテイングゲートとデバイスのアクテイブ領域
の双方を規定するために１回のマスク工程を利用すれば
よく一つの重要なマスク工程を省略することができる。
【図面の簡単な説明】
【図１】ゲート酸化物を含み、その上にポリシリコン層
と、追加の酸化物とが蒸着されている基板の横断面図で
ある。
【図２】フォトレジストマスク部材を形成し、その下に
位置する酸化物層と、ポリシリコン層をエッチングした
後の第１の基板と、マスクで被覆された部材の間の領域
にヒ素がイオン注入される様子を示した図である。
【図３】別の注入工程の間の図２の基板を示す図であ
る。
【図４】ポリシリコン層間誘導体と、それに続く第２の
ポリシリコン層とが蒸着された後の図３の基板を示す図
である。
【図５】第２のポリシリコン層のエッチング後の図４の
横断面構造を埋め込みビット線及びワード線の位置とと
もに示す斜視図である。
【図６】イオン注入に続いて再酸化工程と、平面化工程
とを実施する別の製造方法を示す横断面図である。
【図７】上部絶縁層のエッチバック後の基板を示す図で
ある。
【図８】ポリシリコン層間誘電体層と、それに続く第２
のポリシリコン層とを蒸着した後の図７の基板を示す図
である。
【符号の説明】
１０・・・シリコン基板 １１・・・ゲート酸化物 １２・・・第１のポリシリコン層 １３・・・酸化物層 １５・・・フォトレジストマスク層 １７・・・チャネル領域 １８、１９・・・不純物添加領域 ２０・・・フォトレジスト部材 ２４・・・ドレイン領域 ２５・・・ソース領域 ２６・・・ポリ間領域 ３０・・・第２のポリシリコン層 ３２・・・酸化物層 ３３・・・ＢＰＳＧ酸化物 ３５・・・ポリシリコン層間誘電体層 ３８・・・第２のポリシリコン層
フロントページの続き (56)参考文献 特開 昭62−128567（ＪＰ，Ａ) 特開 平２−291167（ＪＰ，Ａ) Ｔｅｃｈ．Ｄｉｇ．Ｉｎｔ．Ｅｌｅｃ ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ. （ＩＥＤＭ）（1986），ｐ．592−595 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上にフローテイングゲートメモリデ
    バイスのアレイを製造する方法において、 前記基板の上にゲート酸化物を形成する工程を備え； 前記ゲート酸化物上に、第１のポリシリコン層から、複
    数の第１のゲート部材を、前記アレイ中の各デバイスに
    対応させて形成する、第１のゲート部材の形成工程を備
    え； 前記基板にドーパントを導入して、複数の、相互に離間
    して平行に前記アレイの第１の方向に延びている細長い
    ソース領域及びドレイン領域を、前記第１のゲート部材
    とアラインメントさせて形成する、ドーパントを導入す
    る工程を備え、前記ソース領域及び前記ドレイン領域に
    よってそれらの相互間にチャネル領域が定められ、前記
    第１のゲート部材のそれぞれが対応するチャネル領域上
    に位置して、第１のゲート部材と対応するソース領域／
    ドレイン領域との間での容量結合を減じるための厚い酸
    化物の必要性がなくされ； 第２のポリシリコン層から、複数の細長いワード線であ
    って、前記第１の方向と直交する第２の方向に延びるワ
    ード線を形成する工程を備え、前記ワード線は、前記第
    １のゲート部材の上に前記第１のゲート部材から絶縁さ
    れた複数の第２のゲート部材を構成し； 前記第１のゲート部材の形成工程では、前記第１のゲー
    ト部材と前記第２のゲート部材との間に所定の容量結合
    が、前記第１のゲート部材の側壁領域と前記第２のゲー
    ト部材との容量結合とによって得られるよう、前記第１
    のゲート部材の厚さが選択されているフローテイングゲ
    ートメモリデバイスのアレイを製造する方法。
  2. 【請求項２】 基板上にフローテイングゲートメモリデ
    バイスのアレイを製造する方法において、 前記基板の上にゲート酸化物を形成する工程を備え； 前記ゲート酸化物の上に第１のポリシリコン層を蒸着す
    る工程を備え； 前記第１のポリシリコン層をパターン化して、複数の第
    １のゲート部材を、前記アレイ中の各デバイスに対応さ
    せて形成する、第１のゲート部材の形成工程を備え； 前記基板にドーパントを導入して、複数の、相互に離間
    して平行に前記アレイの第１の方向に延びている細長い
    ソース領域及びドレイン領域を、前記第１のゲート部材
    とアラインメントさせて形成する、ドーパントを導入す
    る工程を備え、前記ソース領域及び前記ドレイン領域に
    よってそれらの相互間にチャネル領域が定められ、前記
    第１のゲート部材のそれぞれが対応するチャネル領域上
    に位置して、第１のゲート部材と対応するソース領域／
    ドレイン領域との間での容量結合を減じるための厚い酸
    化物の必要性がなくされ； 前記第１のゲート部材の上にポリシリコン層間誘電体を
    形成する工程を備え； 第２のポリシリコン層から、複数の細長いワード線であ
    って、前記第１の方向と直交する第２の方向に延びるワ
    ード線を形成する工程を備え、前記ワード線は、前記第
    １のゲート部材の上に、前記第１のゲート部材から前記
    ポリシリコン層間誘電体で絶縁された、複数の第２のゲ
    ート部材を構成し； 前記第１のゲート部材の形成工程では、前記第１のゲー
    ト部材と前記第２のゲート部材との間に所定の容量結合
    が得られるように、前記第１のゲート部材と前記第２の
    ゲート部材との間の容量結合に寄与する前記第１のゲー
    ト部材の側壁領域を提供するよう前記第１のゲート部材
    の厚さが選択されているフローテイングゲートメモリデ
    バイスのアレイを製造する方法。
  3. 【請求項３】 三次元不揮発性メモリセルであって、 第１の導電型で平らな上面を有する基板を備え； 前記基板に配置された複数の相互に離間した領域であっ
    て、相互間にチャネルを規定する第２の導電型の複数の
    領域を備え；前 記チャネルから絶縁された、前記チャネルの導電度に
    影響を及ぼす電荷を蓄積する第１のゲート部材であっ
    て、前記チャネルのほぼ上のみに存在して隣接セル間の
    分離領域を不要にする第１のゲート部材を備え； 前記第１のゲート部材の上方に配置され且つ前記第１の
    ゲート部材から絶縁されていて、セルのプログラミング
    及び消去を制御する第２のゲート部材を備え、前記第１
    のゲート部材と前記第２のゲート部材との間に所定の容
    量結合が得られるように、前記第１のゲート部材と前記
    第２のゲート部材との間の容量結合に寄 与する前記第１
    のゲート部材の垂直寸法となるよう前記第１のゲート部
    材の厚さが選択されている三次元不揮発性メモリセル。
  4. 【請求項４】 シリコン基板に形成され、電気的にプロ
    グラムおよび消去が可能であり、行および列のアレイに
    配置された複数のメモリセルを有している、三次元不揮
    発性メモリセルであって、それぞれのセルには、 前記基板とは逆の導電型の相互に離間した第１および第
    ２の領域にして、前記基板の平らな面に沿って配置され
    て相互間にチャネルを規定する第１および第２の領域が
    備えられ、少なくとも１つの領域が隣り合うセルで共用
    されており； 前記チャネルから絶縁された、前記チャネルの導電度に
    影響を及ぼす電荷を蓄積する、第１の厚さのフローティ
    ングゲートが備えられ、このフローティングゲートは、
    前記チャネルのほぼ上のみに在して前記第１および第２
    の領域に対する容量結合を小さくし、隣接セル間の分離
    領域を不要にするよう構成され； 前記フローティングゲートの上方に配置され且つ前記フ
    ローティングゲートから絶縁されていて、前記フローテ
    ィングゲートのプログラミング及び消去を制御する制御
    ゲートを備え、前記 フローティングゲートと前記制御ゲートとの間に所
    定の容量結合が得られるように、前記第フローティング
    ゲートと前記制御ゲートとの間の容量結合に寄与する前
    記第フローティングゲートの垂直寸法となるよう前記フ
    ローティングゲートの厚さが選択されている、 三次元不揮発性メモリセル。
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