KR20040042902A - 반도체 기억 장치 - Google Patents

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KR20040042902A
KR20040042902A KR1020030080653A KR20030080653A KR20040042902A KR 20040042902 A KR20040042902 A KR 20040042902A KR 1020030080653 A KR1020030080653 A KR 1020030080653A KR 20030080653 A KR20030080653 A KR 20030080653A KR 20040042902 A KR20040042902 A KR 20040042902A
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Abstract

제1 도전형의 반도체 영역과, 상기 반도체 영역 내에 제공된 제2 도전형의 소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역과의 사이에 상기 반도체 영역 상에 제공되고, 제1 절연막, 전하 축적층 및 제2 절연막을 포함하는 게이트 절연막 구조물 -상기 전하 축적층은 실리콘 질화막, 실리콘 산질화막(silicon oxynitride film), 알루미나막 및 이들 막의 적층막으로부터 선택됨- 과, 상기 제2 절연막 상에 제공된 제어 게이트 전극과, 상기 제어 게이트 전극의 측면 상에 제공되고 상기 제어 게이트 전극의 중앙에서의 상기 제2 절연막의 두께보다 얇은 두께를 갖는 게이트 측벽과, 상기 제어 게이트 전극 위에 제공된 제3 절연막과, 상기 게이트 전극 측벽 및 상기 제3 절연막을 덮도록 제공된 제4 절연막을 포함하는 반도체 메모리 장치가 개시되어 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 출원은 2002년 11월 15일자로 출원된 종래 일본 특허 출원 제2002-331974호로부터의 우선권의 이익에 근거하여 이를 청구하는 것으로, 그 전체 내용은 여기 참고로서 포함된다.
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 예컨대, 플래시 메모리의 NAND형 및 NOR형에 적용할 수 있는 MONOS 메모리 셀의 구조에 관한 것이다.
EEPROM은 전기적으로 프로그램 가능하고 소거 가능한 메모리 셀의 어레이를 가지고 있고 불휘발성 반도체 기억 장치중 하나로서 발전되고 있다. EEPROM은 절연막을 통해 셀 트랜지스터의 채널로부터의 터널링 전류에 의해 전하 축적층에 주입된 전하량에 따라, 트랜지스터의 컨덕턴스에 있어서의 변화를 측정함으로써 디지털 비트의 정보가 판독되는 것의 하나이다. EEPROM에는, MONOS 메모리, MNOS 메모리, 및 부유 게이트 구조를 갖는 메모리가 존재한다.
MONOS 메모리는 금속/산화막/질화막/산화막/반도체 영역의 구조를 갖는 셀 트랜지스터를 사용한다. SiN막이 셀 트랜지스터의 전하 축적층으로 사용될 때, 폴리실리콘 부유 게이트를 사용하는 메모리와 비교하여, 저전압 프로그래밍 또는 저전압 소거 동작이 수행될 수 있다. 셀 트랜지스터의 구조 및 그러한 MONOS 메모리의 제조 공정의 일례는 일본 특개평 284627/1998에 개시된다.
도 10a 및 10b는 종래 MONOS 메모리의 제조 공정에 있어, 메모리 셀 영역의 셀 트랜지스터와 주변 회로 영역의 MISFET을 포함하는 게이트 단면 구조의 일례를 도시한다.
도 10a 및 10b에서, 셀 트랜지스터의 적층 게이트(stacked gate)는 제1 실리콘 산화막(24), 실리콘 질화막(전하 축적층; 25), 제2 실리콘 산화막(26), 및 폴리 실리콘의 게이트 전극(28)이 반도체 기판(21) 상에 차례로 적층되는 구조를 갖는다. 제1 실리콘 산화막(24)은 전하를 의도적으로 관통하는 기능을 갖고, 제2 실리콘 산화막(26)은 실리콘 질화막(25)과 게이트 전극(28) 간의 전류를 차단하는 기능을 갖는다.
한편, MISFET에서, 게이트 전극(28)은 게이트 절연막(22)을 통해 반도체 기판(21) 상에 형성된다. PSG의 게이트 측벽막(23)은 이러한 셀 트랜지스터 및 MISFET의 게이트 측벽 스페이서로서 형성된다.
반도체 기판(21)에서, 셀 트랜지스터의 소스 영역 및 드레인 영역(이하, 소스/드레인 영역이라 칭함; 29)이 제공되고, MISFET의 소스/드레인 영역(29')이 제공된다.
셀 트랜지스터를 형성하는 방법의 일례는 상술한 특허 문헌에 기술된다.
즉, 도 10a에 도시된 바와 같이, 셀 트랜지스터의 게이트 전극(28)이 에칭될때, 폴리실리콘막은 제1 실리콘 산화막(24)에 에칭다운되어, 게이트 전극(28)이 바람직한 형상으로 형성된다.
그 다음, 예를 들면, 도 10b에 도시된 바와 같이, 1.5×1013㎝-2의 도우즈로 인이 이온주입되어, 이로써, 소스/드레인 영역(29)의 부분이 되는 저농도를 갖는 n형 영역이 제공된다.
이후, PSG의 절연막이 증착되고, 게이트 측벽막(23)은 게이트 측벽에 위치된다. 또한, 인이 5×1015㎝-2의 조건으로 이온 주입되어, 소스/드레인 영역(29) 부분이 되는 고농도를 갖는 n형 영역을 제공한다.
게이트 에지에서 드레인 브레이크다운 전압이 감소되는 것을 막기 위해, 저농도의 n형 영역이 소스/드레인 영역(29)에 형성된다.
주변 회로의 MISFET이 동일한 게이트 전극 재료를 사용함으로써 셀 트랜지스터와 동일한 기판 상에 형성될 때, 관련 기술에 있어, 게이트 전극 프로세스는 프로세스를 줄이기 위해 동시에 수행된다. 그 결과, MISFET의 신뢰도의 문제가 발생한다.
도 10a에 도시된 바와 같이, MISFET에서 게이트 전극(28)의 폴리실리콘막이 반도체 기판(21) 상에 형성된 게이트 절연막(열적 산화막; 22)을 통해 에칭될 때, 게이트 전극(28) 대 게이트 절연막(22)의 에칭 선택율은 무한하지 않다. 따라서, 게이트 절연막(22)의 막 두께는 게이트 전극(28)을 에칭할 때 감소되고, 게이트 전극(28) 아래 언더컷이 약간 발생될 것이다.
그 다음, 도 10b에 도시된 바와 같이, 저농도의 n형 영역이 형성된 이후에, 소스/드레인 영역(29') 부분이 되는 PSG막이 증착되고 에칭되어, 셀 트랜지스터의 게이트 측벽막(23)이 형성된다. 이러한 경우에, 게이트 측벽막(23) 역시 MISFET의 게이트 에지부에 형성된다.
일반적으로, 게이트 측벽막(23) 상에 증착된 PSG막을 포함하는 증착된 실리콘 산화막은 실리콘 기판의 열적 산화에 의해 형성된 게이트 절연막(22)에 비해, 브레이크다운 전압 특성이 적어, 소스/드레인 영역(29')과 게이트 전극(28) 간의 게이트 절연막의 브레이크다운 전압은 퇴화되고 누설 전류가 증가한다.
또한, 상술한 특허 문헌은 소스/드레인 영역(29 및 29')의 일부가 되는 고농도의 n형 영역이 생성된 이후에, BPSG 또는 PSG로 이루어진 층간 절연막이 증착되고 실리콘 질화막이 플라즈마 화학 기상 증착법에 의해 메모리 셀 상에 형성된다는 것을 설명한다.
그러나, 실리콘 산화막을 형성하는데 있어 생성되거나 실리콘 질화막에 포함되는 다량의 수소는 소결 처리와 같은 예컨대, 후열 처리동안, PSG 및 BPSG 등의 규산염 유리에 쉽게 확산된다. 그 결과, 수소는 SiN의 트랩 밀도를 바꾸고, 이는 축적층(25), 및 터널링 절연막의 표면 상태 밀도를 바꾸게 되고, 셀 트랜지스터의 존속 특성들은 SiN의 증착 조건들, 또는 증착의 존재 또는 부재에 의해 동요되며, 이는 신뢰도의 감소를 야기한다.
또한, 상술한 특허 문헌은 BPSG 또는 PSG가 층간 절연막으로서 사용되고, 점성 유동에 대한 열처리가 30분동안 900℃의 조건 하에 수행되는 것을 설명한다.
그러나, 열처리에 있어, BPSG 또는 PSG에 포함된 습기 또는 히드로늄 이온은 확산되어 게이트 에지를 산화하고, 그 결과 게이트 에지의 형상이 바뀐다.
상술한 설명과 유사하게, 예컨대, 시클로펜타실린(cyclopentasilane) 또는 폴리실라젠(polysilazane)으로 이루어진 무기 유리는 층간 절연막으로 사용되고, 산화 처리는 무기 유리로의 변환을 위해 요구되며, 게이트 에지는 열처리에 의해 산화되어 게이트 에지의 형상이 바뀐다.
상술한 바와 같이, MONOS 메모리의 셀 트랜지스터의 구조에 있어, MISFET은 동일한 게이트 전극 재료를 사용하여 동일한 기판 상에 형성될 때, MISFET에서 게이트 절연막의 신뢰도는 감소하고, 또한, 층간막이 되는 무기 유리로의 변환을 위해 산화 처리가 도입될 때, 층간 절연막이 되는 규산염 유리에서의 습기는 게이트 에지를 산화하고, 게이트 에지부의 형상이 바뀌어 신뢰도가 저하된다.
또한, MONOS 메모리의 셀 트랜지스터에서 게이트 전극의 어떠한 측벽 형상이 셀 트랜지스터의 게이트 길이, 예컨대, 0.2㎛ 미만에서 단채널 효과에 의해 야기되는 특성 열화를 억제할 수 있는지 및/또는 소거 속도를 증가시킬 수 있는지는 불명확하다.
본 발명의 일 국면에 따르면, 제1 도전형을 갖는 반도체 영역; 상기 반도체 영역 내에 제공되고, 제2 도전형을 갖는, 전기적으로 프로그램 가능하고 소거 가능한 메모리 셀 트랜지스터의 소스 영역 및 드레인 영역; 상기 소스 영역과 드레인 영역과의 사이에 상기 반도체 영역 상에 제공된 게이트 절연막 구조물 -상기 게이트 절연막 구조물은 제1 절연막, 전하 축적층 및 제2 절연막으로 이루어지고, 상기 전하 축적층은 실리콘 질화막, 실리콘 산질화막(silicon oxynitride film), 알루미나막 및 이들 막의 적층막으로부터 선택된 하나의 재료로 이루어짐-; 상기 제2 절연막 상에 제공된 제어 게이트 전극; 상기 제어 게이트 전극의 측면 상에 제공된 게이트 측벽 -이 게이트 측벽의 두께는 상기 제어 게이트 전극의 중앙 영역에서의 상기 제2 절연막의 두께보다 얇음-; 상기 제어 게이트 전극 위에 제공된 제3 절연막; 및 상기 게이트 전극 측벽 및 상기 제3 절연막을 덮도록 제공된 제4 절연막을 포함하는 반도체 메모리 장치가 제공된다.
도 1은 제1 실시예에 따른 NAND형 EEPROM에서 이용되는 MONOS 메모리 셀 트랜지스터의 게이트 구조를 도시하는 단면도.
도 2는 도 1에 도시된 셀 트랜지스터와 동일한 반도체 기판 상에 형성되는, 주변 회로에 대한 MISFET의 게이트 구조를 도시하는 단면도로서, MISFET과 셀 트랜지스터의 게이트 전극들이 공통으로 프로세스됨.
도 3은 도 1의 셀 트랜지스터의 측벽 두께를 파라미터로 하여 소거 임계치와 게이트 전극 길이와의 관계를 도시하는 특성도.
도 4는 도 1의 셀 트랜지스터의 측벽 두께를 파라미터로 하여 게이트 전극 길이와 프로그래밍 임계치와의 관계를 도시하는 특성도.
도 5a는 도 1의 셀 트랜지스터의 게이트 길이를 단축시킴에 따라서 기록 가 감소하는 현상을 설명하기 위한 트랜지스터 모델을 도시하는 단면도.
도 5b는 VB-VB 라인을 따라 전위 분포를 개략적으로 도시하는 도면.
도 6은 제2 실시예에 따른 동일한 반도체 기판 상에 형성된 MONOS 메모리의 셀 영역의 셀 트랜지스터의 게이트 구조를 도시하는 단면도.
도 7은 도 6에 도시된 셀 트랜지스터와 동일한 반도체 기판 상에 형성되는, 주변 회로에 대한 MISFET의 게이트 구조를 도시하는 단면도로서, MISFET과 셀 트랜지스터의 게이트 전극들이 공통으로 프로세스됨.
도 8은 제3 실시예에 따른 MONOS 메모리의 셀 영역의 데이터 제어 라인에 의해 서로 인접하는 2개의 셀 트랜지스터의 각각의 게이트 전극이 접속되는 상태의 구조를 도시하는 단면도.
도 9는 도 8의 패턴과 직각으로 교차하는 방향으로 게이트 전극을 패턴이 관통하는 구조를 도시하는 단면도.
도 10a 및 10b는 종래의 MONOS 메모리의 제조 프로세스에서 메모리 셀 영역의 셀 트랜지스터 및 주변 회로 영역의 MISFET의 게이트 구조의 일례를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : p형 반도체 영역(기판)
4 : 제1 절연막(터널링 산화막)
5 : 전하 축적층
6 : 제2 절연막(탑 산화막, 차단 산화막)
8 : 게이트 전극(제어 게이트 전극)
9 : 게이트 전극
10 : 제3 절연막
11 : 금속 백킹층
12 : 제4 절연막
13, 13' : 게이트 측벽
14 : 제1 층간 절연막
15 : 상부 배선층
16 : 제2 층간 절연막
17 : 패시베이션막
도면을 참조하여, 본 발명의 바람직한 실시예는 이하 상세히 기술될 것이다.
(제1 실시예)
도 1은 MONOS 메모리의 메모리 셀 어레이에서 두 개의 인접하는 셀 트랜지스터의 구조를 도시한다.
셀 트랜지스터에서, 종래의 셀 트랜지스터와 비교하면, 게이트 측벽의 산화 또는 산질화에 이해 형성된 측벽(13)의 두께 "b"가 게이트 절연막(6)에서 중앙부의 두께 "a"보다 작은 것으로 특징지워진다.
도 1에 있어, 제1 절연막(터널링 산화막; 4)은 p형 반도체 영역(기판; 1) 상에 형성되고, 전하 축적층(5), 제2 절연층(탑 산화막, 차단 산화막; 6), 및 게이트 전극(제어 게이트 전극; 8)은 제1 절연막(4) 상에 차례로 형성된다. 금속 백킹층(11)은 게이트 전극(9)의 상부 표면에 형성되고, 제3 절연막(10)은 금속 백킹층(11) 상에 형성된다. 제2 절연막(6)의 두께는 게이트 전극(8)의 중앙부 아래 위치에서 "a"이다. 이후에, 제1 절연막(4), 전하 축적층(5), 및 제2 절연막(6)의 적층 구조를 갖는 게이트 절연막은 적층된 ONO막이라 불린다.
반도체 영역(1)에서, 소스 영역 또는 드레인 영역(이하, 소스/드레인 영역(9)이라 칭함)을 형성하는 n형 영역이 형성되고, 게이트 전극(8) 아래 위치한 채널 영역은 소스/드레인 영역(9) 사이에 제공된다.
정보의 량이 전하 축적층(5)에 축적된 전하의 량인 EEPROM 메모리의 MONOS형의 셀 트랜지스터는 소스/드레인 영역(9), 적층된 ONO막, 및 게이트 전극(8)에 의해 형성되고, 셀 트랜지스터의 게이트 길이는 0.01㎛ ~ 0.2㎛의 범위 내에 존재한다.
게이트 측벽(13; 이하, 측벽이라 칭함)은 게이트 전극(8)의 양측에 형성된다. 측벽(13)의 두께는 "b"이다. 게이트 전극(8)과 접촉하는 측벽(13)은 적어도 실리콘을 포함하는 게이트 전극(8)의 산화 또는 산질화에 의해 형성되는 실리콘 산화막 또는 실리콘 산질화막으로 이루어진다. 도 1은 측벽(13)의 일부가 게이트 전극(8)과 제2 절연막(6) 사이에 약간 끼어있는 상태를 도시한다.
상술한 바와 같이, 금속 백킹층(11)이 게이트의 프로세싱 이전에 게이트 전극(8) 상에 형성되는 경우에, 금속 백킹층(11)은 측벽(13)이 형성될 때 산화 또는 산질화되므로, 측벽(13')이 동시에 형성된다.
제4 절연막(12), 제1 층간 절연막(14), 상부 배선층(15), 제2 층간 절연막(16), 및 패시베이션막(17)은 측벽(13, 13') 상에 차례로 형성된다.
상술한 구조에 있어, 반도체 영역(1)은 예컨대, 붕소 또는 인듐의 불순물 농도를 1014㎝-3~ 1019㎝-3의 범위 내에서 갖는 p형 실리콘 영역이다. 제1 절연막(4)은 예컨대, 0.5㎚ ~ 10㎚ 범위의 두께를 갖는 실리콘 산화막 또는 산질화막으로 이루어진다. 전하 축적층(5)은 예컨대, 3㎚ ~ 30㎚의 두께를 갖는 실리콘 질화막으로 이루어진다.
제2 절연막(6)은 예컨대, 5㎚ ~ 30㎚ 범위의 두께를 갖는 실리콘 산화막 또는, 전하 축적층(5), Al2O3막, ZrSiO막, HfSiO막, HfSiON막, ZrSiON막, 또는 이들 막의 적층막보다 그 산소 조성이 더 큰 실리콘 산질화막으로 구성된다.
게이트 전극(8)에서, 예를 들면, 붕소, 인, 또는 비소는 예컨대, 농도 범위 1×1019cm-3~ 1×1021cm-3인 10㎚ ~ 500㎚ 두께를 갖는 폴리실리콘층에 불순물로서 추가된다. 제어 게이트 전극(8)이 공핍될 때, 적층된 ONO막에 인가된 전기장이 감소하고, 그 결과, 소거 시간 또는 기입 시간이 증가한다. 소거 시간 또는 프로그래밍 시간의 증가를 막기 위해, 붕소, 인, 또는 비소의 농도는 1×1019cm-3이상인 것이 바람직하다.
금속 백킹층(11)은 게이트 전극을 형성하는 폴리실리콘층 상에 형성되고 Wsi, NiSi, TiSi, CoSi, W, Al, AlCu 등으로 구성된다. 이러한 물질들은 예컨대, 10nm ~ 500nm의 두께를 갖고, 게이트 전극(8)의 저항을 감소시키도록 형성된다.
제3 절연막(10)은 포스트-처리에서 게이트 전극을 형성하는데 있어 마스크로서 역할을 하고, 예컨대, 5nm ~ 500nm의 두께를 갖는 실리콘 질화막 또는 실리콘 산화막으로 구성된다.
소스/드레인 영역(9)은 1017cm-3~ 1021cm-3표면 농도를 갖도록, 10nm와 500nm 사이의 깊이에서 인, 비소 또는 안티몬 등의 n형 불순물을 영역(1)에 확산 또는 주임함으로써 생성된다.
특히, MONOS 메모리의 셀 트랜지스터에서, 소스/드레인 영역(9)을 형성하는데 있어, 드레인 브레이크다운 전압의 결함 및 열화의 형성을 막기 위해, 저량의 이온 주입이 바람직하고, 그 결과, 주입된 이온에 의해 야기된 손상된 영역이 접속되지 않는다. 구체적으로, 소스/드레인 영역(9)에서 인, 비소, 또는 안티몬의 도핑량은 게이트 전극(8) 아래 5×1018cm-3미만으로 유지된다. 그러한 저량의 도핑에서는 활성율이 거의 1인 것으로 간주될 수 있으므로, 제2 도전형의 캐리어 농도는 5×1018cm-3미만으로 유지된다.
후술하는 이유로 인해, 셀 트랜지스터의 소거 임계치의 단채널 효과와 프로그래밍 임계치 간의 차이를 억제하기 위해, 소스/드레인 영역(9)은 후술되는 측벽(13)이 게이트 전극(8)과 제2 절연막(6) 사이에 개재되는 길이에 비해, 채널의 중앙 방향으로 더 확장되도록 형성된다.
제4 절연막(12)은 예컨대, CVD(Chemical Vapor Deposition)법 또는 스퍼터링 법에 의해 형성되는 증착된 절연막이다. 제4 절연막(12)은 예컨대, 실리콘 질화막, 실리콘 산질화막, 또는 알루미나막으로 구성되고, 예컨대, 5nm ~ 200nm 두께범위 내에서 형성된다. 후술되는 바와 같이, 제4 절연막(12) 위에 형성된 막으로부터의 가스, 래디컬 또는 이온이 메모리 셀에 악영향을 미치는 것을 막기위해, 제4 절연막(12)은 셀 트랜지스터의 게이트 전극 상에 제3 절연막(10)에 걸쳐 증착되고, 적어도 두 개의 인접하는 셀 트랜지스터 사이에 게이트 전극의 측면 및 소스/드레인 영역(9)을 덮도록 형성된다.
제1 층간 절연막(14)은 1×1020cm-3보다 큰 붕소 또는 인을 포함하는 예컨대, BPSG, PSG 또는 BSG 등의 규산염 유리로 구성되고, 예컨대, 10nm ~ 1000nm 두께 범위 내에서 형성된다. 규산염 유리는 게더링 알카리성 이온의 기능을 갖고, 알카리성 이온에 의해 야기된 오염을 막기 위해, 셀 트랜지스터에 걸쳐 형성된다.
상부 배선층(15)은 예컨대, W, Al, AlCu, 또는 Cu로 구성된다. 실시예에서, 그러나, 단지 하나의 층은 배선층으로서 도시되고, 다층 배선 구조가 축적될 수도 있다.
제2 층간 절연막(16)은 예컨대, 실리콘 산화막으로 구성되고, 이는 TEOS 또는 HDP(High Densith Plasma) 또는 HSQ에 의해 형성된다. 패시베이션막(17)에서, 예를 들어, 플라즈마 화학 기상 증착법에 의해 증착된 실리콘 질화막은 예컨대, 20nm ~1㎛ 두께 범위를 갖는 표면에 걸쳐 증착된다.
상술한 바와 같이, 제1 실시예의 셀 트랜지스터의 구조에 있어, 관련 기술의 증착된 절연막에 비해 고품질을 갖는 열적 산화막이 게이트 측벽(13)으로 사용되어, 게이트 측벽에서 전하 트랩 밀도가 감소되고, 임계치에 있어 변동을 막을 수있다.
또한, 측벽(13)의 전하 트랩 밀도를 전하 축적층(5)보다 낮게 줄이기 위해, 측벽(13)의 산소 조성은 전하 축적층(5) 이상으로 증가되는 것이 바람직하다.
주입된 전하는 반도체 영역(1)으로부터 이격되어 있기 때문에, 측벽(13)에 주입된 전하는 반도체 영역(1)으로부터 홀을 주입하는 것에 의해 감소되지 않고, 그 결과 전자가 점증적으로 축적된다. 따라서, 전하 축적층(5) 이상으로 측벽(13)의 산소 조성을 증가시킴으로써, 제어하기 어려운 임계치에 있어서의 변동 문제를 회피할 수 있다. 이러한 경우에, 임계치에 있어서의 변동은 전하 축적층(5)에서 축적될 전하의 누설 및 측벽(13)에서의 점증적인 축적에 의해 야기된다.
측벽(13)의 유전체 브레이크다운 전압이 증가되므로, 게이트 전극(8)과 측벽(13) 간의 계면 레벨 밀도는 감소될 수 있고, 그 결과, 관련 기술보다 높은 전압이 게이트 전극(8)과 소스/드레인 영역(9) 사이에 인가될 수 있다.
도 1에 있어, 상술한 바와 같이, 금속 백킹층(11)을 산화 또는 산질화함으로서 동시에 형성되는 측벽(13, 13') 간의 경계는 파선으로 도시된다. 그러나, 금속 백킹층(11)의 컴포넌트 금속 소자가 측벽(13')에 추가되므로, 유닛 두께에 대한 브레이크다운 전압과 같은 절연 특성들이 측벽(13)의 것에 비해 열화된다.
그러나, 전하는 도 1의 구조를 갖는 셀 트랜지스터에서 데이터 프로그래밍동안 전하 축적층(5)에 의도적으로 주입되므로, 주 게이트 전극(8)과 반도체 영역(1) 또는 드레인 영역(9) 간에 높은 전기장이 인가되고, 서로 인접하는 게이트 영역(8) 사이에 낮은 전기장이 인가된다. 데이터 소거 동안, 서로 인접한 게이트 영역98)사이에 낮은 전기장이 인가된다. 결과적으로, 상술한 바와 같이, 적어도 측벽(13)에서 게이트 전극(8)에 인접한 측면이 형성되어, 예컨대, 실리콘 산화막 또는 실리콘 산질화막으로 이루어진 고품질 절연막을 구성한다.
측벽(13)이 산화 또는 산질화 처리에 의해 형성되는지 또는 관련 기술과 같은 증착된 막에 의해 형성되는지 여부는 다음과 같이 구별될 수 있다.
상술한 바와 같이, 금속 백킹층(11)이 게이트 처리 이전에 게이트 전극(8) 상에 형성될 때, 실리콘 산화막 또는 실리콘 산질화막으로 이루어진 측벽(13)과 금속 백킹층(11)의 산화 또는 질화로 구성된 측벽(13')은 동시에 형성된다. 따라서, 측벽(13')이 형성되는 경우에, 측벽(13)이 산화 처리에 의해 형성되는지 또는 산질화 처리에 의해 형성되는지를 결정할 수 있다.
또한, 상술한 바와 같이, 게이트 전극의 프로세싱 마스크를 위한 제3 절연막(10)이 실리콘 질화막으로 구성될 때, 게이트 전극(8)에서 실리콘은 측벽(13)을 형성하는데 있어 실리콘 산화막 또는 실리콘 산질화막으로 변환되므로, 게이트 전극(8)은 제3 절연막(10)보다 작은 산화막의 형성량에 의해 게이트 길이 방향에서 감소되도록 형성된다. 따라서, 막 두께가 감소되는 경우에, 측벽(13)이 산화 또는 산질화 처리에 의해 형성되는 것으로 판정할 수 있다.
도 2는 주변 회로에 대한 MISFET의 단면 구조를 도시하고, 이는 도 1에 도시된 셀 트랜지스터와 동일한 반도체 기판 상에 형성되며, 여기서, 주변 회로에 대한 MISFET의 게이트 전극(8)은 셀 트랜지스터와 공통으로 처리된다.
도 2에 있어, 반도체 영역(1')은 도 1에 도시된 반도체 영역(p형 실리콘층)과 동일한 바디에 의해 형성된 영역일 수 있는데, 예를 들어, 상기 영역은 p형 실리콘 기판에서 n형 웰에 형성된 p형 웰일 수 있고, 혹은 상기 영역은 p형 실리콘 기판 상에 직접 형성된 p형 웰일 수도 있다. 반도체 영역(1') 상에 형성된 게이트 절연막(2)은 예컨대, 5nm ~ 50nm의 두께를 갖는 실리콘 산화막 또는 실리콘 산질화막으로 구성된다.
도 1에 도시된 게이트 전극(제어 게이트 전극; 8)과 유사하게, 게이트 절연막(2) 상에 형성된 게이트 전극(8)은 예를 들어, 붕소, 인, 또는 비소가 불순물로서 추가되고, 1×1019cm-3~ 1×1021cm-3농도 범위를 갖고 10nm ~ 500nm의 두께를 갖는 폴리실리콘층으로 구성된다. 도 1에서 게이트 전극(8)과 게이트 전극(8)은 공정수를 줄이기 위해 동일한 리소그래피 기술에 의해 처리된다.
반도체 영역(1')에서, n형 영역은 소스/드레인 영역(9')으로서 형성되고, 채널 영역은 게이트 전극(8) 아래 제공된다. 도 1에서 셀 트랜지스터의 소스/드레인 영역(9)과 유사하게, 소스/드레인 영역(9')은 예를 들어, 인, 비소, 또는 안티몬을 영역(1')에 확산하거나 이온 주입함으로써 10nm ~ 500nm 사이의 두께 영역에서 형성되고, 표면 농도는 1×1017cm-3~ 1×1021cm-3범위 내에 있다.
소스/드레인 영역(9'), 게이트 절연막(2) 및 게이트 전극(8)에 의해 n-형 MISFET가 제공된다. 실시예에서, MISFET의 게이트 길이는 0.01㎛ - 1.0㎛ 범위 내에 있다.
도 2에서, 제2 절연막(10), 금속 백킹(backing)층(11), 제2 절연막(12), 측벽(13, 13'), 제1 층간 절연막(14), 상부 배선층(15), 제2 층간 절연막(16), 및 패시베이션 막(17)은 도 1에 도시된 것과 동일하다.
도 1 및 2에 도시된 구조물의 제조 공정은, 도 2에서 MISFET의 게이트 절연막(2)이 형성되고 도 1에서 셀 트랜지스터의 절연막(4, 5, 6)이 형성된 후에 동일할 수도 있다. 예를 들면, 본 발명자에 의한 선행 출원인 일본 특허 출원 2001-264754에 개시된 방법이 사용될 수도 있으며 이에 따라 그 설명은 생략하기로 한다.
도 2에 도시된 MISFET에 따르면, 도 1에 도시된 셀 트랜지스터와 유사하게 실리콘을 함유하는 게이트 전극(8)의 산화 또는 산질화에 의해 측벽(13)이 형성되어, 막 두께가 게이트 측벽 부분에서 증가될 수 있게 되며, 이에 따라 게이트 에지에서의 전계 집중을 방지하게 된다. 이에 따라, 종래 기술에 비해 신뢰성이 증가될 수 있다.
또한, 측벽(13)을 형성하는 데에 있어서 반도체 영역(1')이 동시에 산화되거나 산질화된다. 따라서, 도 1에 도시된 셀 트랜지스터에 비해, 게이트 전극(8) 및 소스/드레인 영역(9') 간의 간격은 넓어질 수 있게 되며, 게이트 에지에서의 전계 집중이 감소될 수 있어서 게이트 전극(8)으로부터의 누설 전류가 감소된다.
게이트 전극(8) 및 소스/드레인 영역(9) 사이와, 게이트 전극(8) 및 컨택트 또는 상부 배선층 사이의 전기적 절연은 측벽(13) 및 게이트 절연막(2)에 의해 유지된다.
소스/드레인 영역(9')을 형성하기 위해 측벽(13)을 통해 n-형 이온 주입이행해지기 때문에, 게이트 전극(8)의 에지는 이온 주입에 의해 야기되는 결함 영역으로부터 측벽(13)의 두께가 이격되어서 게이트 전극(8) 및 반도체 영역(1') 간의 게이트 절연막(2)에 대한 이온 주입에 의해 야기되는 손상이 감소하게 된다.
질소 혼합이 측벽(13)보다 높은 실리콘 질화막 또는 실리콘 산질화막이 도 1 및 도 2에서 제4 절연막(12)으로서 사용되기 때문에, 제4 절연막(12) 위에 형성되는 히드로늄 이온 또는 산소의 불필요한 침투가 방지될 수 있으며, 히드로늄 이온 또는 산소로 메모리 셀 내의 게이트 에지의 산화에 의해 야기되는 형태의 변화가 방지될 수 있다.
제4 절연막(12)의 형성에서, 예를 들어 DCS(dichlorosilane), TCS(tetrachlorosilane), 또는 HCD(hexachlorodisilane)를 사용하여 600℃ 내지 1000℃ 범위의 온도에서 증착된 SiN 막이 생성된다. 전술한 방식으로 형성된 SiN 막은, 500℃ 미만의 온도에서 플라즈마 화학 기상 증착에 의해 증착된 실리콘 질화물 막보다 더 조밀하며, 이에 따라 히드로늄 이온, 산소, 또는 수소의 전송을 방지하게 된다.
도 1에 도시된 바와 같이, 게이트 전극(8)이 측벽(13')보다 높으면, 측벽(13)을 통해 제4 절연막(12)으로부터 게이트 에지의 차단 산화막(6) 까지의 간격은, 측벽(13')을 통해 제4 절연막(12)으로부터 게이트 에지의 차단 산화막(6)까지의 간격보다 짧다. 이로 인해, 제4 절연막(12)으로부터의 금속 이온에 의해 유발되는, 측벽(13)을 통한 게이트 에지의 차단 산화막(6)으로의 오염이, 측벽(13')으로부터의 금속 이온에 의해 유발되는 오염보다 보다 쉽게 발생하게 된다. 제4절연막(12)으로부터의 금속 이온에 의해 유발되는 오염을 억제하기 위해, 제4 절연막(12) 내의 금속 원자의 밀도가 측벽(13') 내의 금속 원자의 밀도보다 작게 되도록 형성된다.
제4 절연막(12)과 같은 실리콘 질화막, 실리콘 산질화막 또는 알루미늄 막을 사용함으로써 수소의 침투가 방지될 수 있다. 따라서, 제4 절연막(12) 위에 형성된 막으로부터의 수소가 전하 축적층(5)의 밀도 또는 터널링 절연막의 표면 상태 밀도를 변화시키기 때문에, 메모리 셀의 전하 보유 특성이 방지될 수 있다.
제4 절연막(12)과 전하 축적층(5) 간의 거리 "d"를 게이트 전극(8) 아래의 중앙부에서의 차단 산화막(6)의 두께 "a"보다 작게 감소시킴으로써, 히드로늄 이온, 산소 이온, 수소 이온, 또는 Na와 같은 알카리성 이온이, 제4 절연막(12) 및 전하 축적층(5) 간의 실리콘 산화막을 통해 제4 절연막(12)의 처리 에지로부터 들어간다. 본 기술 분야의 당업자라면, 실리콘 질화막의 밀도가 실리콘 산화막 및 차단 웰, 히드로늄 이온, 산소, 수소 또는 알카리성 이온보다 높음을 알 것이다.
공지된 바와 같이, 알카리성 이온이 셀 트랜지스터의 차단 산화막(6)을 오염시키면, 알카리성 이온은 고온 및 고전계에서 움직일 수 있는 충전된 트랩(charged trap)으로 되며 이로 인해 전하 주입 조건이 동일하더라도 셀 트랜지스터의 임계치가 변경된다. 이에 따라 신뢰성이 저하된다. 또한, 차단 산화막(6)의 누설 전류가 증가하기 때문에, 소거 동안 게이트 전극(8)으로부터 전하 축적층(5)으로 전자가 주입되며 이로 인해 셀 트랜지스터가 깊이 소거되지 않는다고 하는 문제가 발생된다. 그러나, 이 문제는 본 실시예의 구조에 따라 방지될 수 있다.
또한, 제4 절연막(12)이 다른 증착 절연막을 포함하지 않고 측벽(13) 상에 형성되기 때문에, 예를 들어 열처리 공정이 증착된 절연막에 행해지는 경우에 발생하는 습기 또는 탄소와 같은 이온 성분 또는 진공화에 의해 유발되는 특성의 변화가 억제될 수 있다.
또한, 제1 층간 절연막(14)이 제4 절연막(12) 상에 직접 형성되지만, 항상 제4 절연막(12)에 직접 접촉할 필요는 없다. 예를 들면, 제1 층간 절연막(14)이 배선층 및 배선층 상의 절연막 사이의 절연막으로서 형성되는 방식으로 게터링 효과도 또한 얻어진다.
전술한 규산염 유리가 제1 층간 절연막(14)으로서 사용되면, 증착후 바로 밴드갭-충진 특성을 갖는다. 따라서, 규산염 유리는 예를 들어 700℃ 내지 1000℃의 온도에서 120분 동안 증착된 후 어닐링되며, 이에 따라 점성 흐름(viscous flow)에 의해 평탄화된 표면을 얻게 된다. 어닐링에서, 규산염 유리에 포함된 습기 또는 히드로늄 이온이 유리(liberate)된다. 그러나, 제4 절연막(12)을 형성함으로써, 메모리 셀의 게이트 에지는 습기에 의해 산화되며 게이트 전극(8)의 에지에서의 차단 산화막이 두꺼워져서 형태가 변화된다.
예를 들어 사이클로펜사실란(cyclopenthasilane) 또는 폴리실라잔(polysilazane)으로 이루어진 무기질 유리가 제1 층간 절연막(14)으로서 사용될 수도 있다. 이 경우, 사이클로펜사실란 또는 폴리실라잔을 무기질 유리로 변형하기 위해서는 산화 공정이 필요하며, 메모리 셀의 게이트 에지부는 산화 공정에서 산화기에 의해 산화되어, 게이트 전극(8)의 에지부에서의 차단 산화막이 두껍게 되어 형태가 변화된다. 그러나, 이러한 문제는 제4 절연막(12)을 형성함으로써 방지될 수 있다.
예를 들어, TEOS 또는 HDP에 의해 형성된 실리콘 산화막, 및 HSQ와 같은 그 밖의 다른 층간막으로 구성된 스택형 구조물이 제1 층간 절연막(14)으로서 사용될 수도 있다.
반면에, 패시베이션 막(17)에 사용되는 실리콘 질화막은 칩의 외부(상부 표면)로부터 확산된 습기를 차단하지만, 실리콘 질화막의 형성에서 많은 양의 수소 또는 수소 래디컬(hydrogen radical)이 생성된다. 실리콘 산화막보다 높은 스토핑(stopping) 용량을 갖는 제4 절연막(12)에 의해 수소가 차단되기 때문에, 수소가 전하 축적층(5)의 SiN의 트랩 밀도 또는 터널링 절연막의 표면 상태 밀도를 변화시켜 메모리 셀의 전하 보유 특성이 변동하게 되는 것을 방지할 수 있다.
프로그래밍 또는 소거 전계의 변동에 의해 유발되는 임계치의 확산을 방지하기 위해, 반도체 영역(1) 내의 소스/드레인 영역(9) 사이의 채널 영역 상의 균일한 두께에 절연막(4, 5, 6)이 형성되는 것이 바람직하다.
전술한 특성에서, 측벽(13) 내의 게이트 전극(8)의 측벽에서 두께 "b"는, 게이트 전극(8)의 상부 산화막인 제2 절연막(차단 산화막)(6)의 두께 "a"보다 작다. 본 발명의 발명자는, 게이트 길이가 특히 0.2㎛ 이하인 셀 트랜지스터의 단채널 효과가 a＞b 의 조건을 만족시킴으로써 향상되는 것을 발견하였다.
도 3 및 4는, 도 1의 셀 트랜지스터의 차단 산화막(6)이 5nm로 주어진 경우 측벽(13)의 두께의 파라미터에 따른 소거 임계치 및 프로그래밍 임계치의 게이트길이를 나타낸 도면이다.
도 3 및 4에 도시된 특성을 갖는 각 소자에서, 스택형 ONO 막의 막 두께는 동일한 배치 처리에 의해 형성되어 막 두께가 거의 동일하게 되도록 제어된다. 소스/드레인 영역(도 1에서 9)은 또한 동일한 조건에 따라 형성되며 2.7nm의 두께를 갖는 실리콘 산화막은 제1 절연막(도 1에서 4)에 사용된다.
프로그래밍 조건에 대해, 10V 내지 20V의 전압과 10㎲ 내지 10ms의 소정의 펄스폭을 갖는 소정의 펄스 전압이 게이트 전극(도 1의 8)에 인가되며, 소스/드레인 영역(9)과 기판 영역(도 1의 1)은 0V로 설정된다.
소거 조건에 대해, 10V 내지 20V의 전압과 1ms 내지 1s의 소정의 펄스폭을 갖는 소정의 펄스 전압이 전기적 부유 상태로 설정되며 게이트 전극(8)은 0V로 설정된다. 프로그래밍 및 소거 조건에서, 터널링 전류는 채널로부터 전하 축적층으로 주입된다(도 1에서 5).
도 3에 도시된 특성으로부터 알 수 있는 바와 같이, 소거 임계치는 셀 트랜지스터의 게이트 길이가 짧아짐에 따라 감소하지만, 소거 임계치가 측벽(13)의 두께에 따라 변하는 특성은 ±0.1V 범위 내에서 나타난다.
도 4에 도시된 특성으로부터 알 수 있는 바와 같이, 프로그래밍 임계치는 셀 트랜지스터의 게이트 길이가 짧아짐에 따라 감소하며, 임계치의 감소량은 소거 임계치의 감소량보다 크다. 따라서, 프로그래밍 전압 펄스 및 소거 전압 펄스의 조건이 일정한 상태에서, 프로그래밍 임계치와 소거 임계치(임계치 윈도우) 간의 차이는 게이트 길이가 짧아짐에 따라 감소한다.
특히, 프로그래밍 임계치는, 게이트 길이가 0.2㎛ 이하일 때 6nm 내지 0.6nm 범위 내에서 측벽(13)의 두께가 얇아짐에 따라 증가한다. 즉, 프로그래밍 및 소거 임계치(임계치 윈도우)들간의 차이는 측벽(13)의 막 두께를 얇게 함으로써 증가될 수 있다.
도 5a 및 5b는 프로그래밍 임계치가 도 1의 셀 트랜지스터의 게이트 길이가 짧아짐에 다라 감소하는 현상(측벽(13)의 막 두께의 증가에 의해 단채널 효과가 악화되는 상태)을 설명하는 모델을 나타낸 도면이다.
도 5a는 도 1의 셀 트랜지스터를 나타낸 단면도이다.
도 5a에서, 측벽(13)은 게이트 전극(8)의 산화 또는 질화에 의해 형성되기 때문에, 측벽(13)은 소스/드레인 영역(9) 근처의 웨지의 형태로 게이트 전극(8)과 차단 산화막(6) 사이에 돌출된다. 편의를 위해, 측벽(13)이 웨지의 형태로 돌출되고 차단 산화막(6)이 두꺼워지는 영역을 게이트 에지부라 칭한다. 게이트 에지부에서, 게이트 전극(8)으로부터 반도체 영역(1) 까지의 길이는 증가되어 채널의 중앙 영역에 비해 프로그래밍의 프로그래밍 전계를 감소시킨다.
게이트 전극(8)의 코너가 측벽(13)을 형성하기 위한 산화 또는 산질화에 의해 게이트 에지부에 라운드(round)되면, 게이트 전극(8)의 코너부에서 전계가 감소되어 프로그래밍 전계가 감소된다. 이에 따라, 게이트 에지부에서, 채널의 중앙 영역에 비해 프로그래밍될 전하량이 감소된다.
도 5b는 프로그래밍 이후 판독 동안 제1 절연막(4)에 매우 근접한 반도체 영역(1)(예를 들면, 절연막(4)과 반도체 영역(1) 사이의 계면으로부터 안쪽의 0.2nm에 위치한 영역) 내의 VB-VB 라인을 따른 전위 분포를 개략적으로 나타낸 도면이다.
도 5b에서, 실선은 제2 도전형 캐리어(전자)에 대한 채널 전위를 나타내며 점선은 프로그래밍 전하가 채널의 중앙 영역 및 게이트 에지부로 균일하게 주입되는 경우를 나타낸다.
채널 전위는 프로그래밍될 네거티브 전하의 양이 증가됨에 따라 증가되어, 반전이 어렵게 된다. 그 결과, 게이트 에지부에서, 채널 전위는 프로그래밍 이후 판독 동안 감소된다. 따라서, 프로그래밍 임계치는 전하가 균일하게 주입되는 경우에 비해 감소되기 쉽다. 또한, 게이트 길이가 감소되면, 게이트 에지부의 전위는 채널의 중앙 영역으로 확장되며, 이에 따라 프로그래밍 임계치를 더 감소시키게 된다. 즉, 게이트 길이가 감소되어 채널 길이가 감소됨에 따라, 프로그래밍 임계치의 감소가 더 확대된다.
도 5a 및 5b에서, 설명에 대한 이해를 돕기 위해, 한 쌍의 소스/드레인(9) 사이에 인가된 전압은, 반도체 영역(1) 및 소스 영역 또는 드레인 영역(9) 사이의 내장 전압보다 충분히 작다. 그러나, 한 쌍의 소스/드레인 영역(9) 간의 전압이 높은 경우에도 질적인 결과는 동일하다.
소거 상태에서, 게이트 에지부에서의 전계의 절대값은 채널의 중앙 영역보다 더 낮으며, 채널의 중앙 영역에서의 전하는 게이트 에지부보다 더 포지티브로 충전된다. 따라서, 제2 도전형 캐리어에 대한 채널 영역은 게이트 에지부에서 증가되며, 소거 임계치의 감소량은 프로그래밍 임계치의 감소량보다 작게 된다.
즉, 게이트 길이가 감소될 때 임계치 윈도우를 증가시키기 위해, 소거 임계치의 감소량과 프로그래밍 임계치의 감소량 간의 차이가 감소되는 것이 중요하다. 이를 위해, 측벽(13)의 산화막 두께가 게이트 에지에서 감소되고 측벽(13)이 게이트 전극(8)과 차단 산화막(6) 사이에 웨지의 형태로 돌출되는 것을 방지한다.
전술한 바와 같이, 제4 절연막(12)을 형성함으로써, 층간막(14)의 점성 흐름에 의해 발생되는 산소 래디컬 또는 산화막으로의 변형이 메모리 셀 내의 차단 산화막(6)의 게이트 에지부를 산화하는 문제를 방지할 수 있다.
임계치 윈도우 내의 감소를 억제하기 위해, 소스/드레인 영역(9)이, 측벽(13)이 게이트 전극(8)과 차단 산화막(6) 사이의 공간에 침투하는 길이보다 더 채널의 중앙 방향으로 확장되도록 형성되는 것이 바람직하다.
더 큰 채널 길이는, 게이트 전극(8) 아래의 중첩 영역의 소스/드레인 영역(9) 사이의 길이가 측벽(13)의 막 두께를 얇게 함으로써 감소되는 방식으로 확보될 수 있다. 이로 인해 단채널 효과가 더욱 억제된다. 중첩 영역의 길이가 짧기 때문에 소스/드레인 영역(9)과 게이트 전극(8) 간의 부하 용량은 감소될 수 있으며, 셀 트랜지스터의 게이트 전극(8)에 대한 미러 용량이 감소될 수 있기 때문에 게이트 전극(8)은 빠른 속도로 충전 및 방전될 수 있다.
제1 실시예의 구조에서, 셀 트랜지스터의 게이트 전극(8) 및 MISFET의 게이트 전극(8)이 동시에 형성되어도, 5nm 내지 30nm의 범위의 두께를 갖는 실리콘 산화막이 MISFET의 게이트 절연막(2)으로서 동시에 형성될 때, 측벽(13)이 0.6nm 내지 6nm의 범위로 얇아져도 게이트 전극(8)으로부터의 누설 전류를 증가시키지 않으면서 양호한 MISFET 동작을 얻을 수 있다. 이는, 0.6nm 이상의 두게를 갖는 측벽(13)의 형성에 의해 MISFET의 게이트 절연막(2)과 게이트 전극(8) 사이에 웨지 형상의 부분이 형성되며 측벽(13)의 두께가 증가하며 전계가 감소하기 때문이다. 물론, 이 효과는 게이트 절연막(2)의 두께가 감소하는 경우에도 얻어진다.
또한, 도 1에 도시된 셀 트랜지스터에 대해, 0.6nm 내지 6nm 범위의 측벽(13) 내에 프로그래밍 임계치 및 소거 임계치의 박스 플롯 내의 외부에 107비트가 존재하지 않는다. MISFET의 신뢰성 및 MONOS 메모리의 셀 트랜지스터의 신뢰성의 향상이 동시에 달성될 수 있음이 나타나 있다.
전술한 바와 같이, 본 발명의 발명자는 프로그래밍 임계치의 단채널 효과는, 측벽 산화막의 막 두께 "b"가 MONOS 메모리의 셀 트랜지스터 내의 차단 산화막의 막 두께 "a"보다 작도록 형성되는 경우에 개선됨을 검증하였다. 또한, 본 발명의 발명자는 단채널 효과가, 게이트 길이가 0.2㎛ 이하인 경우에 특히 개선됨을 검증하였다.
(제2 실시예)
도 6 및 도 7은 제 2실시예에 따라서 셀 트랜지스터의 MISFET에 상응하는 단면 구조와, 동일한 반도체 기판 상에 형성된 MONOS 메모리의 셀 영역의 주변 회로를 도시하였다.
도 1 및 도 2에 도시된 구조와 비교하여, 도 6 및 도 7에 도시된 구조에서는, 게이트 측벽(13 및 13') 상에 형성된 막의 구성이 다르고 다른 영역은 동일하다. 따라서, 도 1 및 도 2의 것과 동일한 참조 번호 및 부호를 사용하고, 동일 부분에 대한 설명은 생략된다.
도 6 및 도 7에 도시된 구조에서, 제5 절연막(12')이 제4 절연막(12)을 통해서 게이트 측벽(13 및 13') 상에 형성된다.
제4 절연막(12)은 예를 들어, HDP법, CVD법, 스퍼터링법, 또는 코팅법에 의해 형성된 증착된 절연막이고, 제4 절연막(12)은 5nm에서 200nm까지의 두께 범위를 가지며 형성된다. 제4 절연막(12)은 제4 절연막(12) 후에 형성되는 제5 절연막(12')에 의해 발생된 스트레스를 해소시키고, 결정 결함을 억제하는 버퍼 산화막으로 기능한다.
제2 실시예에서는, 종래의 예와 비교하여, 측벽(13)에서의 두께 "b"는 게이트 전극(8)의 중앙부 아래에서 차단 산화막(6)의 두께 "a"보다 작게 된다. 따라서, 측벽(13)이 웨지 형태로 게이트 전극(8) 및 차단 산화막(6) 사이로 침입하는 것이 억제된다.
제2 실시예에서의 이점은 제1 실시예의 것과 기본적으로 유사하므로, 비슷한 이점에 대한 설명은 생략하였고, 제2 실시예는 다음과 같은 독특한 이점을 획득하였다.
제4 절연막(12)의 실리콘 산화막은, 제4 절연막(12) 후에 제공되는 제5 절연막(12')의 것보다 더 낮은 유전 상수를 갖는다. 따라서, 소스/드레인 영역(9) 및 게이트 전극(8) 사이의 오버랩된 캐패시턴스는 감소되어 제 1실시예와 비교하였을 때 게이트의 충방전 시간을 감소시킨다.
또한, 제1 실시예의 것보다 낮은 유전 상수를 갖는 제4 절연막(12)이 서로 인접한 두개의 게이트 전극(8) 사이의 절연을 위해 쓰일 수 있으므로, 게이트 전극들(8) 간의 캐패시턴스는 감소될 수 있다. 따라서, 프로그래밍 전계는 인접한 두개의 게이트 전극(8)에 의해 거의 영향받지 않으므로, 게이트의 충방전 시간을 추가로 감소시킨다.
제3 절연막(10) 상에 제5 절연막(12')을 형성하는 것은 항상 필요한 것은 아니다. 제5 절연막(12')은 게이트 측벽 방향으로 선택적으로 형성될 수 있다.
본 실시예에서, 소스/드레인 영역(9)을 형성하는 이온 주입은 제4 절연막(12)의 형성 후에 이뤄질 수 있다. 이는 게이트 전극(8) 및 소스/드레인 영역(9) 사이의 오버랩 길이가 절연막(12)의 두께 만큼 단축되도록 하여준다.
따라서, 실효 채널 길이가 제1 실시예보다 증가되어서 단채널 효과가 추가로 억제된다. 더나아가, 제1 실시예와 비교하였을 때, 소스/드레인 영역(9)을 형성하기 위한 이온 주입 영역이 게이트 전극(8)의 에지로부터 공간을 두고 떨어져 배치되기 때문에, 결정 결함의 발생이 감소되어 누설 전류가 감소된 소스/드레인 영역(9)을 제공하게 된다.
예로, 실리콘 질화막, 실리콘 산질화(Oxynitride)막, 또는 알루미나막으로 만들어진 제5 절연막(12')은 예로 5nm에서 200nm 까지의 두께 범위에서 제4 절연막(12) 상에 형성된다. 제5 절연막(12') 상에 형성된 막으로부터의 가스, 래디컬, 또는 이온이 메모리 셀을 열화시키는 것을 방지하기 위해서, 도 6에 도시된 대로, 제5절연막(12')이 셀 트랜지스터 위에 증착되고 인접한 두개의 메모리 셀 및소스/드레인 영역(9) 사이의 게이트 전극(8)의 적어도 측면 표면이 이런 것으로 커버되는 것이 바람직하다.
도 6에 도시된 대로, 제5 절연막(12')과 전하 축적층(5) 사이의 거리 "c"는 게이트 전극(8)의 중앙부 아래에 있는 차단 산화막(6)의 두께 "a"보다 더 크게 되도록 설정되어서, 제4 절연막(12)과 제5절연막(12') 사이의 계면의 전위를 증가시켜 게이트 전극(8)과 차단 산화막(6) 사이의 계면의 전위보다 높아지도록 한다. 이는 전하가 반도체 기판(1) 또는 전하 축적층(5)으로부터 절연막(12')과 절연막(12) 사이의 계면으로 거의 누설되지 않도록 하여 준다.
상기 설명한 구조를 사용함으로써, 제4 절연막(12)와 제5 절연막(12') 사이의 계면에 전하가 축적되는 것이 어려워진다. 결과적으로, 제어하기가 힘든, 전하 축적 효과에 의한 임계치의 변동이 회피될 수 있다.
제2 실시예에서 셀 트랜지스터의 게이트 전극 및 MISFET의 게이트 전극이 제4 절연막(12)으로서 5nm에서 30nm까지의 범위의 막 두께를 갖는 증착된 실리콘 산화막을 사용하여 동시에 처리된다 하더라도 5nm에서 30nm까지의 범위의 두께를 갖는 실리콘 산화막이 제4 절연막(12)으로서 동시에 형성되었을 때, 측벽(13)이 0.6nm에서 6nm까지의 범위로 얇아진다 하더라도 MISFET의 양호한 동작이 게이트 전극(3)으로부터의 누설 전류를 증가시키지 않고서도 획득될 수 있다. 이는, 0.6nm보다 작지 않은 두께를 갖는 측벽(13)의 형성에 의해 웨지 형태의 측벽(13)이 게이트 전극(8) 및 게이트 절연막(2)사이에 형성되고 측벽(13)의 막두께를 증가시킴으로써 전계가 해소되기 때문이다. 이런 이점은 게이트 절연막(2)의 막 두께가 감소되는 경우에도 또한 획득된다.
추가로, 도 6에 도시된 셀 트랜지스터에 대해, 도 1을 참조해 설명된 셀 트랜지스터와 마찬가지 방식으로, 107비트 중의 단 1 비트도 프로그래밍 임계치 및 소거 임계치의 박스 플롯(box plot)의 외곽(outlier)에 존재하지 않는다. 이는 MISFET의 신뢰도 및 MONOS 메모리의 셀 트랜지스터의 신뢰도 향상이 동시에 획득되었음을 의미하는 것이다.
제1 및 제2 실시예에서, 다수의 게이트 전극(8)에 접속된 (도 1 및 도 6의 지면의 양 측면 방향에 상응하는) 데이터 제어 라인의 형성 방향은 (도 1 및 도 6의 지면의 횡방향에 상응하는) 채널의 형성 방향과 직교하며 교차한다. 제1 및 제2 실시예는 다수의 메모리 셀이 하나의 소스/드레인 영역(9)를 공유하도록 그 형태를 갖는다. 이런 형태는, 예로 인접한 메모리 셀에서의 소스 및 드레인 영역이 직렬로 접속된 NAND 형 메모리 셀 어레이와 같은 구조에 적용가능하다. 추가로, 공유된 소스/드레인 영역(9)이 공통 소스 라인으로 형성되고 도 1 및 도 6의 지면의 양 측면 방향으로 확장될 때, 이 형태는 소스 및 드레인 영역이 병렬로 접속된 NOR 형 메모리 셀 어레이와 같은 구조에 적용가능하다. 이런 어레이 구성과 그 이점은 예로 일본 특허출원 번호 제2001-264754호인 문서에 개시되어 있는데, 이는 본 발명에 대한 종래 기술이며 그 설명은 생략한다.
(제3 실시예)
도 8은 서로 인접한 두개의 셀 트랜지스터의 각각의 게이트 전극(8)이 제3실시예에 따라서 셀 영역에서 데이터 제어 라인(11 또는 8'에 상응함)과 접속된 상태의 단면도를 도시하였다. 도 9는 도 8의 패턴과 직교하는 교차 방향의 단면 구조를 도시하였는데, 이 구조는 게이트 전극(8)을 통과한다.
도 8 및 도 9에 도시된 구조에서, 도 6에 도시된 구조와 비교할 때, 다음에 설명되는 부분만이 다르고, 다른 영역들은 동일한다. 따라서 도 6과 동일한 부분은 동일한 참조 부호를 써서 표시하며, 그에 대한 자세한 설명은 생략된다.
(1) 전하 축적층(5)의 일부분이 소스/드레인 영역(9) 상에서 제거되고, 예로 실리콘 산화막으로 만들어진 분리 절연막(18)은 인접 메모리 셀의 게이트 전극들(8) 사이에 형성된다.
(2) 예로 폴리실리콘 또는 SiGe 혼합 결정으로 만들어진 게이트 배선층(8')이 게이트 전극(8) 상에서 10nm에서 300nm까지의 범위로 증착되고, 금속 백킹(backing)층(11)과 마스크 절연막(10)이 게이트 배선층(8') 상에 차례로 형성된다. 이 경우에, 게이트전극(8)에 접속된 데이터 제어 라인(11 및 8' 에 상응함)의 형성 방향은 채널의 형성 방향과 일치한다.
(3) 제4 절연막(12)이 제공되어 제2 절연막(6), 게이트 전극(8), 게이트 배선층(8'), 금속 백킹층(11), 및 마스크 절연막(10)으로 이뤄진 다층 구조를 커버한다. 제2 실시예와 유사하게, 제4 절연막(12)이, 그 위에 형성된 막으로부터의 가스, 래디컬, 또는 이온이 메모리 셀에 나쁜 영향을 끼치는 것을 막기 위해 셀 트랜지스터 상에 증착되는 것이 바람직하다.
MISFET은 MONOS 메모리의 셀 영역의 셀 트랜지스터로서 동일한 반도체 기판상에 형성되고, 게이트 전극들의 각각은 동시에 처리된다. 따라서, 제1 및 제2 실시예에서 설명한 대로, 신뢰성 향상이 획득된다.
제1 및 제2 실시예에서 설명한 대로, 게이트 전극(8)이 처리된 후에, 측벽(13)이 산화 또는 산질화 처리(oxynitriding)에 의해 형성되고, MISFET의 소스/드레인 영역이 형성된다. 따라서, 예로, 인, 비소, 또는 안티몬이 확산 또는 이온 주입에 의해 10nm에서 500nm까지의 범위에서 형성될 수 있어서 표면 농도가 1017cm-3에서 1021cm-3까지의 범위를 갖게 된다.
예로, 도 8 및 도 9에 도시된 게이트 구조는 다음 공정에 의해 형성된다. 실리콘 기판 상에 제1 절연막(4), 전하 축적층(5), 제2 절연막(6), 및 게이트 전극(8)이 차례로 형성된 후에, 이들은 선택적으로 불필요한 부분이 제거되어 패턴화된다. 측벽(13)이 게이트 전극(8)의 산화 또는 산질화 처리에 의해 형성된 후에, n형 불순물이 기판(1) 내로 주입되어서 1017cm-3에서 1021cm-3까지의 표면 농도와 10nm에서 500nm까지의 깊이를 갖게 되어서, 소스/드레인 영역(9)에 대한 n형 층을 제공하게 된다.
분리용 실리콘 산화막, 실리콘 유리, 또는 비유기 유리가 10nm에서 1000nm까지의 두께로 기판 표면 상에 증착된 후에, 이는 예로 CMP(Chemical Mechanical Polishing)에 의해 평탄화되어 분리막(8)을 제공하게 된다. 또한, 게이트 전극(8)의 상부 표면은, 예로 암모늄 플루오라이드 용액에 의한 습식 에칭에 의해 노출된다.
이후에, 예로 폴리실리콘 또는 SiGe 혼합 결정으로 된 게이트 배선층(8')을 형성하기 위한 배선 재료가 10nm에서 300nm까지의 범위에서 증착되고, 이후 금속 백킹층(11) 및 마스크 절연막(10)이 기판 표면 위에 증착된다. 소거 시간 또는 프로그래밍 시간이 증가하는 것을 방지하기 위해, 게이트 배선 재료 내의 붕소, 인, 또는 비소의 농도는 1×1019cm-3이상으로 주어져서 적층된 ONO 막에 가해지는 전계를 게이트 배선 재료의 디플리션에 의해 감소시키게 된다.
셀 트랜지스터 영역의 패턴화는 도 8의 패턴과 직교로 교차하는 방향으로 실행되어서, 마스크 절연막(10), 금속 백킹층(11), 게이트 배선 재료, 게이트 전극 재료, 및 제2 절연막(6)을 에칭하게 된다.
이후에, 도 9에 도시한 대로, p형 스톱퍼 영역(19)이 두개의 인접한 셀 트랜지스터의 채널 사이의 누설 전류를 감소시키기 위해 반도체 영역(1)에 형성된다. p형 스톱퍼 영역(19)은 예로 붕소, BF2또는 인듐과 같은 이온 주입에 의해 형성되어 1016cm-3에서 1018cm-3까지의 표면 농도와 10nm에서 500nm까지의 깊이를 갖게 된다. 더나아가, 실리콘 질화막, 실리콘 산질화막, 또는 알루미나막으로 만들어진 제4 절연막(12)은 예로 5nm에서 200nm까지의 두께 범위에서 형성된다.
제3 실시예에는 다음의 이점이 있다.
(1) 제어 전극(게이트 전극8 및 게이트 배선층8')이 소스/드레인 영역(9)이형성된 방향(도 8의 지면의 양 측면 방향)과 직교각으로 교차하는 방향(도 8의 지면의 횡방향)으로 형성된다. 따라서, 인접한 셀 트랜지스터의 소스 영역 및 드레인 영역이 병렬로 접속되는 구조, 예로 AND 형 셀 어레이 또는 버츄얼 그라운드 어레이와 같은 구조를 실현하는 것이 양호하다. 또한, 분리막(12), 소스/드레인 영역(9), 및 전하 축적층(5)이 자가 정렬 방식으로 형성될 수 있어서, 이들 사이의 레지스트레이션 에러의 마진을 보장해 주는 것이 불필요해지고, 고밀도 셀 어레이가 실현될 수 있다. 이런 어레이가 갖는 구성 및 그 이점은 예로 일본 출원번호 제2001-264754호에 개시되었는데, 이 문서는 본 발명에 대한 종래기술로서 그 자세한 설명은 생략된다.
(2) 전하 축적층(5)의 일부가 소스/드레인 영역(9) 상에서 제거되기 때문에, 전하 축적은 제거된 영역에서 거의 발생하지 않는다. 따라서, 전하 축적층(5)이 형성될 때, 예로 공정에서 또는 소스/드레인 영역의 전압을 변화시킬 때에 발생하는 전하 축적량의 변화가 방지되고, 소스/드레인 영역의 저항값은 일정하게 유지될 수 있다.
상기 설명한 실시예의 각각에서, 프로그래밍 및 소거가 채널의 전표면에 대해서 절연막(4)을 통해 터널링 전류를 반도체 기판(1)으로부터 전하 축적층(5)으로 흘려서 실행된다 하더라도, 앞에서 설명한 이점은 핫 홀(hot hole)을 이용하는 소거 방법, 이른바 핫 홀(어시스트 터널링) 소거가 채택되는 경우에도, 획득된다. 핫 홀(어시스트 터널링) 소거를 실행하기 위해서, 2V에서 10V까지의 포지티브 전압이 드레인 영역과 반도체 기판(1) 사이에 가해지고, -1V에서 -10V까지의 네거티브 전압은 게이트 전극(8) 및 반도체 기판(1) 사이에 가해진다. 그러면, 게이트 유도된 드레인 누설(GIDL)이 되는 전자/홀 쌍이 드레인과 기판 사이에서 생성되고,소거는 홀을 전하 축적층(5)으로 주입함으로써 이뤄진다. 이 경우에, 측벽(13)이 웨지 형태로 게이트 전극(8)과 차단 산화막(6) 사이에 침입하는 것을 방지하기 위해 측벽(13)의 두께 "b"가 게이트 전극의 중앙부 아래의 차단 산화막(6)의 두께 "a"보다 얇게 형성되므로, 본 구조는 소거 속도를 높이는 이점을 갖는다. 이는, GIDL이 게이트 전극(8)과 드레인 영역(9) 사이의 오버랩된 영역에서 생성되고, 게이트 에지부에서 절연막(4)에 가해지는 전계는 측벽(13)이 웨지 형태로 게이트 전극(8)과 차단 산화막(6)사이에 침입하는 두께를 감소시킴으로써 증가되고, 밴드 벤딩(band bending)이 드레인 영역(9)이 절연막(4)과 접촉하는 영역에서 증가되고, 및 큰 홀 전류가 획득되기 때문이다.
사이언스 포럼에 의해 출간(1993년 8월15일)된 비특허 문서인 "플래시 메모리 기술 핸드북" 의 206 내지 215 페이지에 개시된 것처럼, 드레인 상의 게이트 산화막의 막 두께가 감소될 때, 게이트 전극(8)과 드레인 영역(9) 사이의 전압이 동일하게 유지된다 하더라도, 전류는 증가한다.
앞에서 설명한 것으로부터, 드레인 영역(9)와 반도체 기판(1) 사이의 홀 전류가 증가될 때, 전하 축적층(5)에 주입되는 홀 전류도 또한 증가되어서 소거 시간을 감소시킬 수 있게 된다. 분명한 것은, 이런 소거 방법이 사용되는 경우에, MONOS 메모리 및 MISFET 의 게이트 전극들이 제1 및 제2 실시예에서 동시에 처리될 때, 그리고, 5nm에서 30nm까지의 막 두께를 갖는 실리콘 산화막이 게이트 절연막(2)과 동시에 형성될 때, 측벽의 두께가 0.6nm 에서 6nm 까지의 범위로 감소한다 하더라도, 게이트 전극(8)으로부터의 누설 전류를 증가시키지 않으면서 트랜지스터의 양호한 동작이 획득된다는 것이다. 이는, 0.6nm 이상의 두께를 갖는 측벽의 형성에 의해 웨지 형태의 측벽(13)이 게이트 전극(8) 및 게이트 절연막(2) 사이에 형성되고, 게이트 절연막(12)의 막 두께를 증가시킴으로써 전계가 제거되기 때문이다. 이런 이점은 게이트 절연막(2)의 막 두께가 감소되는 경우에도 마찬가지로 획득된다.
GIDL에 의해 홀 전류를 효과적으로 발생시키기 위해, 상기 비특허 문서에 개시된 것처럼, 제2 도전형 캐리어의 농도는 게이트 전극 아래에 형성된 드레인 영역에서 1×1018cm-3에서 1×1020cm-3까지의 범위에 설정되는 것이 양호하다.
상기 설명된 각각의 실시예에서, 실리콘을 실리콘 산화막 또는 실리콘 질화막으로 변경하는 것을 제외하고, 분리막 또는 층간 절연막과 같은 절연막을 생성하기 위해 예로 산소 이온이 증착된 실리콘에 주입되는 방법 또는 증착된 실리콘이 산화되는 방법들이 사용될 수 있다.
타타늄 산화물(TiO2),알루미나(Al2O3), 탄탈륨 산화막, 스트론튬 티타네이트, 바륨 티타네이트, 지르코늄 리드 티타네이트, 또는 이런 재료들이 적층된 막이 전하 축적층(5)으로서 사용될 수 있다.
상기 설명한 각각의 실시예에서, p형 실리콘 기판이 반도체 영역 또는 기판(1 또는 1')으로 사용되었지만, n형 실리콘 기판의 SOI 실리콘 층 또는 SOI 기판과 같은 실리콘을 포함하는 단일 결정 반도체 기판, SiGe 혼합 결정, 또는 SiGeC 혼합 결정이 사용될 수 있다.
p형 반도체 층(1) 상의 n형 MONOS-FET를 생성하는 예가 설명되었지만, 이는 대체되어 p형 MONOS-FET 가 n형 반도체 기판(1) 상에 형성될 수 있다.
Si 반도체, SiGe 혼합 결정, SiGeC 혼합 결정이 게이트 전극(8) 및 게이트 리드(8')로서 사용될 수 있는 데, 다결정질도 사용될 수 있고, 이런 재료들의 다층 구조도 사용될 수 있다. 비정질 Si, 비정질 SiGe 혼합 결정, 또는 비정질 SiGeC 혼합 결정이 사용될 수 있고 이런 재료들의 다층 구조도 사용될 수 있다. 그러나, 게이트 전극(8) 및 게이트 리드(8')는 반도체 재료 특히 Si를 포함하는 반도체 재료로 구성되는 것이 바람직한데, 이는 양호한 특성을 갖는 측벽(13)이 게이트 전극(8)의 산화 또는 산질화에 의해 형성될 수 있기 때문이다.
또한, 전하 축적층(5)이 소스 및 드레인 사이에서 분리될 수도 있고, 또는 전하 축적층(5)은 도트(dot)의 형태로 형성될 수도 있다.
상기 설명한 각각의 실시예에서, 예로 증착 방법에 의해 게이트 전극(8) 및 게이트 리드(8') 상에 형성된 금속 백킹층(11)의 부분이 도시되었지만, 금속 백킹층(11)은 실리사이드를 형성하도록 Ti, Co, Ni, Mo, Pd, 또는 Pt가 게이트 전극(8) 또는 게이트 리드(8')와 반응하는 식으로 형성될 수도 있다. 또한, 본 발명의 범위를 벗어나지 않고서 여러가지의 변형이 이뤄질 수 있다.
본 발명에 따르면, MISFET의 신뢰성 및 MONOS 메모리의 셀 트랜지스터의 신뢰성의 향상이 동시에 달성될 수 있다.
본 분야의 당업자에 의해, 추가의 이점 및 변형예가 쉽게 이뤄질 수 있다.따라서, 큰 범위의 본 발명은 여기 제시되고 설명된 상세한 사항 및 대표 실시예에만 제한되는 것이 아니다. 따라서, 본원 청구범위 및 이것의 균등물에 의해 정의된 일반 발명 사상의 정신 및 범위를 벗어나지 않고서 여러 변형이 이뤄질 수 있다.

Claims (27)

  1. 제1 도전형을 갖는 반도체 영역;
    상기 반도체 영역 내에 제공되고, 제2 도전형을 갖는, 전기적으로 프로그램 가능하고 소거 가능한 메모리 셀 트랜지스터의 소스 영역 및 드레인 영역;
    상기 소스 영역과 드레인 영역과의 사이에 상기 반도체 영역 상에 제공된 게이트 절연막 구조물 -상기 게이트 절연막 구조물은 제1 절연막, 전하 축적층 및 제2 절연막으로 이루어지고, 상기 전하 축적층은 실리콘 질화막, 실리콘 산질화막(silicon oxynitride film), 알루미나막 및 이들 막의 적층막으로부터 선택된 하나의 재료로 이루어짐-;
    상기 제2 절연막 상에 제공된 제어 게이트 전극;
    상기 제어 게이트 전극의 측면 상에 제공된 게이트 측벽 -이 게이트 측벽의 두께는 상기 제어 게이트 전극의 중앙 영역에서의 상기 제2 절연막의 두께보다 얇음-;
    상기 제어 게이트 전극 위에 제공된 제3 절연막; 및
    상기 게이트 전극 측벽 및 상기 제3 절연막을 덮도록 제공된 제4 절연막
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제4 절연막과 상기 전하 축적층 사이의 거리는 상기 게이트 측벽 부분에서 상기 게이트 전극의 중앙 아래의 상기 제2 절연막의 두께보다 작은 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 절연막은, 실리콘 산화막 및 상기 전하 축적층의 산소 조성비보다 산소 조성비가 큰 실리콘 산질화막으로부터 선택된 하나의 재료로 이루어지는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제2 절연막은, 실리콘 산화막, 상기 전하 축적층의 산소 조성비보다 산소 조성비가 큰 실리콘 산질화막, 알루미나막, ZrSiO 막, HfSiO 막, HfSiON 막, ZrSiON 막 및 이들 막의 적층막으로부터 선택된 하나의 재료로 이루어지는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 게이트 측벽은, 실리콘 산화막 및 실리콘 산질화막으로부터 선택된 하나의 재료로 이루어지고, 상기 게이트 측벽의 산소 조성비는 상기 전하 축적층의 산소 조성비보다 큰 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 게이트 측벽은, 실리콘 산화막 및 상기 전하 축적층의 산소 조성비보다 산소 조성비가 큰 실리콘 산질화막으로부터 선택된 하나의 재료로 이루어지고, 상기 제4 절연막은, 상기 게이트 측벽의 질소 조성비보다 질소 조성비가 큰 실리콘 산질화막, 실리콘 질화막, 및 알루미나막으로부터 선택된 하나의 재료로 이루어지는 반도체 메모리 장치.
  7. 제1항에 있어서, 플라즈마 CVD에 의해 성막된 실리콘 질화막, 1×1020㎝-3이상의 인과 붕소 중 하나를 함유하는 규산염 글라스, 및 시클로펜타실란(cyclopentasilane)과 폴리실라잔(polysilazane) 중 하나로 이루어지는 무기 글라스로부터 선택된 하나의 재료가 상기 제4 절연막 위에 제공되는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 게이트 측벽의 두께는 0.6 ㎚ 내지 6 ㎚의 범위 안에 있는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 제어 게이트 전극의 길이는 0.2 ㎛ 이하인 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 제4 절연막은 인접한 메모리 셀들의 게이트 전극 사이에 연속적으로 형성되는 반도체 메모리 장치.
  11. 제4항에 있어서, 상기 제3 절연막은, 실리콘 산화막 및 상기 전하 축적층의 산소 조성비보다 산소 조성비가 큰 실리콘 산질화막으로부터 선택된 하나의 재료로 이루어지고, 상기 제4 절연막은, 상기 게이트 측벽의 질소 조성비보다 질소 조성비가 큰 실리콘 산질화막, 실리콘 질화막 및 알루미나막으로부터 선택된 하나의 재료로 이루어지는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제4 절연막과 상기 전하 축적층 사이의 거리는 상기 게이트 측벽 부분에서 상기 게이트 전극의 중앙 아래의 상기 제2 절연막의 두께보다 작은 반도체 메모리 장치.
  13. 제11항에 있어서, 플라즈마 CVD에 의해 성막된 실리콘 질화막, 1×1020㎝-3이상의 인과 붕소 중 하나를 함유하는 규산염 글라스, 및 시클로펜타실란(cyclopentasilane)과 폴리실라잔(polysilazane) 중 하나로 이루어지는 무기 글라스로부터 선택된 하나의 재료가 상기 제4 절연막 위에 제공되는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 게이트 측벽의 두께는 0.6 ㎚ 내지 6 ㎚의 범위 안에 있는 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 제4 절연막은 인접한 메모리 셀들의 게이트 전극 사이에 연속적으로 형성되는 반도체 메모리 장치.
  16. 제1 도전형을 갖는 반도체 영역;
    상기 반도체 영역 내에 제공되고, 제2 도전형을 갖는, 전기적으로 프로그램 가능하고 소거 가능한 메모리 셀 트랜지스터의 소스 영역 및 드레인 영역;
    상기 반도체 영역 내의 상기 소스 영역과 드레인 영역과의 사이에 적어도 채널 영역 위에 제공된 게이트 절연막 구조물 -상기 게이트 절연막 구조물은 제1 절연막, 전하 축적층 및 제2 절연막으로 이루어지고, 상기 전하 축적층은 실리콘 질화막, 실리콘 산질화막, 알루미나막 및 이들 막의 적층막으로부터 선택된 하나의 재료로 이루어짐-;
    상기 제2 절연막 상에 제공된 제어 게이트 전극;
    상기 제어 게이트 전극의 측면 상에 제공된 게이트 측벽 -이 게이트 측벽의 두께는 상기 제어 게이트 전극의 중앙 영역에서의 상기 제2 절연막의 두께보다 얇음-;
    상기 제어 게이트 전극 위에 제공된 제3 절연막; 및
    인접한 셀 트랜지스터들의 각각의 제어 게이트 전극 사이의 영역을 연속적으로 덮도록 제공된 제4 절연막;
    상기 제4 절연막을 덮는 제5 절연막
    을 포함하고,
    상기 제5 절연막과 상기 전하 축적층 사이의 거리는 상기 제어 게이트 전극의 중앙에서의 상기 제2 절연막의 두께보다 큰 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제1 절연막은, 실리콘 산화막 및 상기 전하 축적층의 산소 조성비보다 산소 조성비가 큰 실리콘 산질화막으로부터 선택된 하나의 재료로 이루어지는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 제2 절연막은, 실리콘 산화막, 상기 전하 축적층의 산소 조성비보다 산소 조성비가 큰 실리콘 산질화막, 알루미나막, ZrSiO 막, HfSiO 막, HfSiON 막, ZrSiON 막 및 이들 막의 적층막으로부터 선택된 하나의 재료로 이루어지는 반도체 메모리 장치.
  19. 제16항에 있어서, 상기 게이트 측벽은, 실리콘 산화막 및 실리콘 산질화막으로부터 선택된 하나의 재료로 이루어지고, 상기 게이트 측벽의 산소 조성비는 상기 전하 축적층의 산소 조성비보다 큰 반도체 메모리 장치.
  20. 제16항에 있어서, 상기 제4 절연막은 실리콘 산화막으로 이루어지고 상기 제5 절연막은 상기 게이트 측벽의 질소 조성비보다 질소 조성비가 큰 실리콘 산질화막, 실리콘 질화막, 및 알루미나막으로부터 선택된 하나의 재료로 이루어지는 반도체 메모리 장치.
  21. 제20항에 있어서, 플라즈마 CVD에 의해 성막된 실리콘 질화막, 1×1020㎝-3이상의 인과 붕소 중 하나를 함유하는 규산염 글라스, 및 시클로펜타실란(cyclopentasilane)과 폴리실라잔(polysilazane) 중 하나로 이루어지는 무기 글라스로부터 선택된 하나의 재료가 상기 제5 절연막 위에 제공되는 반도체 메모리 장치.
  22. 제16항에 있어서, 상기 게이트 측벽의 두께는 0.6 ㎚ 내지 6 ㎚의 범위 안에 있는 반도체 메모리 장치.
  23. 제16항에 있어서, 상기 제어 게이트 전극의 길이는 0.2 ㎛ 이하인 반도체 메모리 장치.
  24. 제16항에 있어서, 인접한 메모리 셀들의 게이트 전극 사이에 위치하는, 상기 제2 절연막, 상기 제1 절연막 및 상기 전하 축적층이, 분리 절연막이 매립되도록 제거되는 반도체 메모리 장치.
  25. 제19항에 있어서, 상기 제4 절연막은, 실리콘 산화막 및 상기 전하 축적층의 산소 조성비보다 산소 조성비가 큰 실리콘 산질화막으로부터 선택된 하나의 재료로 이루어지고, 상기 제5 절연막은, 상기 게이트 측벽의 질소 조성비보다 질소 조성비가 큰 실리콘 산질화막, 실리콘 질화막 및 알루미나막으로부터 선택된 하나의 재료로 이루어지는 반도체 메모리 장치.
  26. 제25항에 있어서, 플라즈마 CVD에 의해 성막된 실리콘 질화막, 1×1020㎝-3이상의 인과 붕소 중 하나를 함유하는 규산염 글라스, 및 시클로펜타실란(cyclopentasilane)과 폴리실라잔(polysilazane) 중 하나로 이루어지는 무기 글라스로부터 선택된 하나의 재료가 상기 제4 절연막 위에 제공되는 반도체 메모리 장치.
  27. 제25항에 있어서, 상기 게이트 측벽의 두께는 0.6 ㎚ 내지 6 ㎚의 범위 안에 있는 반도체 메모리 장치.
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