KR100623177B1 - 높은 유전율을 갖는 유전체 구조물, 이의 제조 방법, 이를포함하는 불휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents

높은 유전율을 갖는 유전체 구조물, 이의 제조 방법, 이를포함하는 불휘발성 반도체 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

높은 유전율을 갖는 유전체 구조물 및 이를 포함하는 불휘발성 반도체 메모리 장치가 개시된다. 기판 상에 터널 산화막 패턴을 형성한 후, 터널 산화막 패턴 상에 플로팅 게이트를 형성한다. 플로팅 게이트 상에 금속 실리콘 산화물로 이루어진 제1 유전층 패턴 및 금속 실리콘 산질화물로 이루어진 제2 유전층 패턴을 포함하는 유전체 구조물을 형성한 다음, 유전체 구조물 상에 컨트롤 게이트를 형성한다. 유전체 구조물이 적어도 하나의 금속 실리콘 산화물층 및 금속 실리콘 산질화물층을 구비하기 때문에, 상기 유전체 구조물은 높은 유전율을 가지면서도 열처리 공정 동안 거의 손상을 입지 않는 우수한 내열성을 가지며, 이러한 유전체 구조물을 구비하는 불휘발성 반도체 메모리 장치는 높은 캐패시턴스 및 낮은 누설 전류 등의 우수한 전기적 특성을 가진다.

Description

높은 유전율을 갖는 유전체 구조물, 이의 제조 방법, 이를 포함하는 불휘발성 반도체 메모리 장치 및 그 제조 방법{Dielectric structure having a high dielectric constant, method of forming the dielectric structure, non-volatile semiconductor memory device including the dielectric structure, and method of manufacturing the non-volatile semiconductor memory device}
도 1은 종래의 불휘발성 반도체 메모리 장치를 나타내는 단면도이다.
도 2a 내지 도 2h는 본 발명에 따른 불휘발성 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 열처리 공정 후 하프늄 실리콘 산화물의 단일층 및 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층의 게이트 전압에 따른 캐패시턴스를 측정한 그래프이다.
도 4는 열처리 공정 후 하프늄 실리콘 산화물의 단일층 및 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층의 게이트 전압에 따른 누설 전류 밀도를 측정한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
50：반도체 기판 55：터널 산화막
60：제1 도전층 65：제1 하드 마스크층
70：제1 포토레지스트 패턴 75：제1 하드 마스크
80：트렌치 85：제1 도전층 패턴
90：터널 산화막 패턴 95：소자 분리막
100：제2 도전층 105：제2 하드 마스크층
110：제2 포토레지스트 패턴 115：제2 하드 마스크
120：제2 도전층 패턴 125：플로팅 게이트
130：제1 유전층 135：제2 유전층
140：예비 유전체 구조물 145：제3 도전층
150：컨트롤 게이트 155：제2 유전층 패턴
160：제1 유전층 패턴 165：유전체 구조물
본 발명은 유전체 구조물을 구비하는 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 높은 유전율을 갖는 유전체 구조물, 이의 제조 방법, 이를 포함하는 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성 (volatile) 메모리 장치와 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다. 상기 불휘발성 메모리 장치는 데이터가 입력되면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는 바, 최근에는 전기적으로 데이터의 입력 및 출력이 가능한 플래시 메모리 장치에 대한 수요가 늘고 있다.
이러한 플래시 메모리 장치에 있어서, 데이터를 저장하는 메모리 셀은 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트, 상기 플로팅 게이트의 상부에 유전층을 개재하여 형성된 컨트롤 게이트를 구비하는 스택형 게이트 구조를 갖는다. 이와 같은 구조를 갖는 플래시 메모리 장치의 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이 경우, 상기 유전층은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 불휘발성 반도체 메모리 장치는, 소자 분리막(도시되지 않음)이 형성된 반도체 기판(5) 상에 형성된 터널 산화막(10), 터널 산화막(10) 상에 형성된 플로팅 게이트(15), 플로팅 게이트(15) 상에 형성된 ONO(Oxide/Nitride/Oxide) 구조의 유전층(35), 그리고 유전층(35) 상에 형성된 컨트롤 게이트(40)를 구비한다. 유전층(35)은 플로팅 게이트(15) 상에 제1 산화막(25), 질화막(25) 및 제2 산화막(30)이 순차적으로 적층된 구조를 갖는다. 여기서, 플로팅 게이트(15)와 컨트롤 게이트(40)는 대체로 불순물이 도핑된 폴리실리콘으로 이루어진다.
이러한 종래의 불휘발성 반도체 메모리 장치에 있어서, 데이터의 저장은 컨트롤 게이트(40)와 반도체 기판(5)에 소정의 전압을 인가함에 따라 플로팅 게이트(15)에 전자가 주입되거나 플로팅 게이트(15)로부터 전자를 추출함으로써 이루어진다. 이 경우, 유전층(35)은 플로팅 게이트(15)에 충전된 전하 특성을 유지시키고 컨트롤 게이트(40)의 전압을 플로팅 게이트(15)에 전달하는 역할을 한다. 그러나, 상술한 ONO 구조의 유전층(35)을 갖는 불휘발성 반도체 메모리 장치에 있어서, 기본적으로 산화막과 질화막으로 이루어진 다수의 막들을 유전층으로 적용하기 때문에, 유전층이 불휘발성 반도체 메모리 장치에 요구되는 충분한 유전 상수를 가지지 못할 뿐만 아니라 유전층을 형성하는 공정이 상대적으로 복잡할지는 문제점이 있다. 또한, 다수의 막들을 적층하여 유전층을 형성하기 때문에 유전층의 두께가 두꺼워지는 문제도 발생하게 된다.
이러한 문제점을 고려하여, 대한민국 공개 특허 제1998-32692호에는 산화알루미늄(Al2O3), 산화이트륨(Y2O3), 오산화탄탈륨(Ta2O 5) 또는 오산화바나듐(V2O5)에 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 내지 하프늄(Hf) 등과 같은 IV족 원소를 도핑하여 이루어진 유전층을 구비하는 반도체 장치가 개시되어 있다. 또한, 대한민국 공개 특허 제1999-77767호에는 산화알루미늄 또는 산화이트륨으로 이루어지거나, 지르코늄 또는 실리콘과 같은 IV족 원소가 도핑된 산화알루미늄, 산화이트륨, 오산화탄탈륨으로 이루어진 유전층을 포함하는 플로팅 게이트 메모리 장치가 개시되어 있다. 그러나, 전술한 IV족 원소가 도핑된 금속 산화물로 이루어진 유전층을 불휘발성 반도체 메모리 장치에 적용할 경우, 비록 유전층의 두께를 감소시킬 수는 있으나, 유전층으로부터 누설 전류가 발생하는 것을 감소시키는 것이 용이하지 않을 뿐만 아니라 유전층이 여전히 충분한 유전 상수를 확보하기 어려운 문제점이 있다.
따라서, 본 발명의 제1 목적은 높은 유전율을 갖는 유전체 구조물을 제공하는 것이다.
본 발명의 제2 목적은 높은 유전율을 갖는 유전체 구조물의 제조 방법을 제공하는 것이다.
본 발명의 제3 목적은 높은 유전율을 갖는 유전체 구조물을 구비하는 불휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 제4 목적은 높은 유전율을 갖는 유전체 구조물을 구비하는 불휘발성 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따르면, 적어도 하나의 금속 실리콘 산화물로 이루어진 제1 유전층 패턴 및 적어도 하나의 금속 실리콘 산질화물로 이루어진 제2 유전층 패턴을 포함하는 유전체 구조물이 제공된다. 여기서, 상기 금속 실리콘 산화물은 하기 화학식 1의 조성을 가진다.
MXSiYO2
여기서, M은 금속 원소를 나타내고, 0≤x≤1이며, O≤y≤1이고, x+y=1이다.
또한, 상기 금속 실리콘 산질화물은 하기 화학식 2의 조성을 가진다.
MXSiYO2-ZNZ
여기서, M은 금속 원소를 나타내고, 0≤X≤1이며, O≤Y≤1이고, X+Y=1이며, 0≤Z≤1이다.
이때, 상기 유전체 구조물은 각각 MXSiYO2 및 MXSiYO2-ZNZ의 조성을 갖는 상기 제1 유전층 패턴 및 상기 제2 유전층 패턴이 교대로 반복적으로 적층되어 각각 N개로 형성될 수 있다(여기서, N은 양의 정수이다).
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전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따르면, 도전층 패턴이 형성된 기판 상에 금속 실리콘 산화물로 이루어진 제1 유전층을 형성하는 단계, 상기 제1 유전층을 플라즈마로 처리하여 상기 제1 유전층 상에 금속 실리콘 산질화물로 이루어진 제2 유전층을 형성하는 단계, 그리고 상기 제1 및 제2 유전층을 부분적으로 식각하여 상기 도전층 패턴 상에 제1 및 제2 유전층 패턴을 형성하는 단계를 포함하는 유전체 구조물의 제조 방법이 제공된다. 이 경우, 상기 제1 유전층은 암모니아(NH3) 플라즈마 또는 질소(N2) 플라즈마를 사용하여 약 300 내지 900℃의 온도 및 약 250 내지 800W의 전력으로 약 60 내지 180초 동안 처리된다. 또한, 상기 제1 유전층을 형성하는 단계 및 상기 제2 유전층을 형성하는 단계는 N(여기서, N은 양의 정수이다)회 반복하여 수행될 수 있다.
상술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따르면, 반도체 기판 상에 형성된 터널 산화막 패턴, 상기 터널 산화막 패턴 상에 형성된 플로팅 게이트, 상기 플로팅 게이트 상에 형성되며, 금속 실리콘 산화물로 구성된 제1 유전층 패턴 및 금속 실리콘 산질화물로 구성된 제2 유전층 패턴을 구비하는 유전체 구조물, 그리고 상기 유전체 구조물 상에 형성된 컨트롤 게이트를 포함하는 불휘발성 반도체 메모리 장치가 제공된다.
전술한 본 발명의 제4 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따르면, 기판 상에 터널 산화막 패턴을 형성하는 단계, 상기 터널 산화막 패턴 상에 플로팅 게이트를 형성하는 단계, 상기 플로팅 게이트 상에 금속 실리콘 산화물로 이루어진 제1 유전층 패턴 및 금속 실리콘 산질화물로 이루어진 제2 유전층 패턴을 포함하는 유전체 구조물을 형성하는 단계, 그리고 상기 유전체 구조물 상에 컨트롤 게이트를 형성하는 단계를 포함하는 불휘발성 반도체 메모리 장치의 제조 방법이 제공된다.
본 발명에 따르면, 유전체 구조물이 적어도 하나의 금속 실리콘 산화물층 및 금속 실리콘 산질화물층을 구비하기 때문에, 상기 유전체 구조물은 높은 유전율을 가지면서도 열처리 공정 동안 거의 손상을 입지 않는 우수한 내열성을 갖는다. 또한, 본 발명에 따른 불휘발성 반도체 메모리 장치가 전술한 유전체 구조물을 구비하기 때문에, 이러한 불휘발성 반도체 메모리 장치는 높은 캐패시턴스 및 낮은 누 설 전류 등과 같이 우수한 전기적 특성을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 2h는 본 발명에 따른 유전체 구조물을 구비하는 불휘발성 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 2a 내지 도 2h에 있어서, 도 2a 내지 도 2g는 상기 불휘발성 반도체 메모리 장치를 필드 절연막 패턴에 직교하는 제1 방향으로 자른 단면도들이며, 도 2h는 상기 불휘발성 반도체 메모리 장치를 필드 절연막 패턴에 평행한 제2 방향으로 자른 단면도이다.
도 2a를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(50) 상에 터널 산화막(55)을 형성한다.
터널 산화막(55)은 반도체 기판(50) 상에 약 30 내지 약 90Å 정도의 두께, 바람직하게는 약 60Å 정도의 두께를 갖도록 형성한다. 터널 산화막(55)은 열 산화(thermal oxidation) 공정이나 화학 기상 증착(CVD) 공정을 이용하여 형성된다. 일반적으로, 불휘발성 반도체 메모리 장치의 저장된 데이터를 보존하는 능력은 터널 산화막(55)의 신뢰성에 주로 의존하기 때문에 터널 산화막(55)은 프로그래밍 동작과 소거 동작을 반복하는 횟수에 제한적인 요소로 작용한다. 통상적인 불휘발성 반도체 메모리 장치는 적어도 약 100만회 이상의 프로그래밍 동작과 소거 동작을 반복할 수 있을 것이 요구된다. 따라서, 본 발명에 따른 터널 산화막(55)은 약 1Torr 이하의 낮은 압력, 약 800℃ 이상의 온도, 그리고 산소(O2), 수소(H2) 및 질소(N2 ) 가스 분위기 하에서 라디칼 산화(radical oxidation) 공정을 이용하여 형성하는 것이 바람직하다. 이와 같은 라디칼 산화 공정에 의하여 터널 산화막(55)을 형성할 경우, 터널 산화막(55)의 두께를 적절하게 조절할 수 있는 한편 터널 산화막(55)의 치밀성을 증가시킬 수 있다.
터널 산화막(55) 상에 화학 기상 증착 공정을 이용하여 제1 도전층(60)을 형성한다. 구체적으로는, 터널 산화막(55) 상에 약 300 내지 약 700Å 정도의 두께, 바람직하게는 약 500Å 정도의 두께를 갖는 폴리 실리콘막 또는 아몰퍼스 실리콘막을 형성한 후, POCl3 확산 공정, 이온 주입 공정, 또는 인-시튜(in-situ) 도핑 공정을 통하여 상기 폴리 실리콘막 또는 아몰퍼스 실리콘막에 불순물을 도핑하여, 터널 산화막(55) 상에 제1 도전층(60)을 형성한다.
화학 기상 증착 공정을 통하여 제1 도전층(60) 상에 제1 하드 마스크층(65)을 형성한다. 이 경우, 제1 하드 마스크층(65)은 제1 도전층(60), 터널 산화막(105) 및 반도체 기판(50)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 하드 마스크층(55)은 실리콘 질화물 또는 실리콘 산질화물로 이루어진다.
제1 하드 마스크층(65) 상에 제1 포토레지스트막(도시되지 않음)을 도포한 후, 상기 제1 포토레지스트막을 노광 및 현상하여 제1 하드 마스크층(65) 상에 제1 포토레지스트 패턴(70)을 형성한다.
도 2b를 참조하면, 제1 포토레지스트 패턴(70)을 식각 마스크로 이용하여 제 1 하드 마스크층(65)을 식각함으로써, 제1 도전층(60) 상에 트렌치(80) 및 제1 도전층 패턴(85)을 정의하는 제1 하드 마스크(75)를 형성한다.
애싱 및/또는 스트립 공정을 통하여 제1 포토레지스트 패턴(70)을 제거한 후, 제1 하드 마스크(75)를 식각 마스크로 이용하여 제1 도전층(60), 터널 산화막(55)을 식각하여 반도체 기판(50) 상에 제1 도전층 패턴(85) 및 터널 산화막 패턴(90)을 형성한다. 제1 도전층 패턴(85) 및 터널 산화막 패턴(90)의 형성에 따라 노출되는 반도체 기판(50)의 일부를 식각하여 반도체 기판(50)에 트렌치(80)를 형성한다. 구체적으로는, 제1 하드 마스크(75)가 형성됨에 따라 노출되는 제1 도전층(60)과 터널 산화막(55) 및 반도체 기판(50)을 식각하기 위하여 먼저 반도체 기판(50)을 챔버 내로 이송한다. 이어서, 제1 도전층(60) 및 터널 산화막(55)을 식각하기 위한 식각 가스를 상기 챔버 내로 도입하여 제1 하드 마스크(75)에 의하여 노출되는 제1 도전층(60) 및 터널 산화막(55)을 순차적으로 식각한다. 따라서, 반도체 기판(50) 상에는 터널 산화막 패턴(90) 및 제1 도전층 패턴(85)이 형성된다. 계속하여, 상기 식각 챔버 내에서 반도체 기판(50)의 일부를 약 1,200 내지 약 2500Å 정도의 깊이, 바람직하게는 약 1700Å 정도의 깊이로 식각하여 반도체 기판(50)에 트렌치(80)를 형성한다.
본 발명의 다른 실시예에 따르면, 제1 하드 마스크(75)를 식각 마스크로 이용하여, 제1 도전층(60), 터널 산화막(55) 및 반도체 기판(50)의 일부를 연속적으로 식각함으로써, 반도체 기판(50)에 트렌치(80)를 형성하는 동시에 트렌치(80)가 형성되지 않은 부분의 반도체 기판(50) 상에 터널 산화막 패턴(90) 및 제1 도전층 패턴(85)을 순차적으로 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 제1 포토레지스트 패턴(70)을 제거하기 위한 추가적인 공정을 수행하지 않고 제1 도전층 패턴(85), 터널 산화막 패턴(90) 및 트렌치(80)가 형성되는 동안 제1 포토레지스트 패턴(70)이 소모되어 사라지게 할 수 있다.
도 2c를 참조하면, 트렌치(80)를 채우면서 반도체 기판(50) 상에 절연막(도시되지 않음)을 형성한 후, 화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통하여 상기 절연막을 부분적으로 제거함으로써, 트렌치(80)를 매립하는 소자 분리막(95)을 형성한다. 보다 구체적으로는, 트렌치(80)를 충분히 매립할 수 있도록 우수한 갭 필링(gap filling) 특성을 갖는 산화물을 화학 기상 증착 방법으로 증착하여 반도체 기판(50) 및 제1 하드 마스크(75) 상에 절연막을 형성한다. 상기 절연막은 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 형성된 산화물로 이루어지는 것이 바람직하다. 이어서, 제1 도전층 패턴(85)이 노출될 때까지 상기 절연막의 일부를 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 제거하여, 트렌치(80)를 매립하는 소자 분리막(95)을 형성한다. 다음에, 건식 식각 공정 또는 습식 식각 공정으로 제1 하드 마스크(75)를 제거한다. 제1 도전층 패턴(85)으로부터 제1 하드 마스크(75)가 제거되면, 트렌치(80)를 채우는 소자 분리막(95)과 제1 도전층 패턴(85)은 실질적으로 동일한 높이를 가진다.
도 2d를 참조하면, 제1 도전층 패턴(85) 및 소자 분리막(95) 상에 제2 도전 층(100) 및 제2 하드 마스크층(105)을 순차적으로 형성한다.
제2 도전층(100)은 약 1,000 내지 약 1,400Å 정도의 두께, 바람직하게는 약 1200Å 정도의 두께로 형성된다. 전술한 바와 같이, 제2 도전층(100)은 제1 도전층 패턴(85) 및 소자 분리막(95) 상에 화학 기상 증착 공정이나 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 폴리 실리콘막이나 아몰퍼스 실리콘막을 형성한 후, 상기 폴리 실리콘막 또는 아몰퍼스 실리콘막에 불순물을 도핑하여 함으로써 형성된다. 여기서, 상기 불순물은 POCl3 확산 공정, 이온 주입 공정 또는 인-시튜 도핑 공정 등을 통하여 상기 폴리 실리콘막 또는 아몰퍼스 실리콘막에 도핑된다.
제2 하드 마스크층(105)은 소자 분리막(95) 및 제2 도전층(100)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제2 하드 마스크층(105)은 실리콘 질화물이나 실리콘 산질화물을 사용하여 형성된다. 본 발명에 있어서, 제1 및 제2 하드 마스크층들(65, 105)은 동일한 물질로 이루어질 수 있지만, 제1 및 제2 하드 마스크층들(65, 105)을 서로 상이한 물질을 사용허여 형성할 수 있다.
제2 하드 마스크층(105) 상에 제2 포토레지스트막(도시되지 않음)을 코팅한 후, 노광 및 현상 공정을 통하여 상기 제2 포토레지스트막을 패터닝하여 제2 하드 마스크층(105) 상에 제2 포토레지스트 패턴(110)을 형성한다.
도 2e를 참조하면, 제2 포토레지스트 패턴(110)을 식각 마스크로 이용하여 제2 하드 마스크층(105)을 식각함으로써, 제2 도전층(100) 상에 제2 하드 마스크(115)를 형성한다.
제2 포토레지스트 패턴(110)을 애싱 및/또는 스트립 공정을 이용하여 제거한 다음, 제2 하드 마스크(115)를 식각 마스크로 이용하여 제2 도전층(100)을 부분적으로 식각함으로써, 제1 도전층 패턴(85) 상에 제2 도전층 패턴(120)을 형성한다. 본 발명의 다른 실시예에 따르면, 전술한 바와 같이 제2 포토레지스트 패턴(110)을 제거하기 위한 별도의 공정을 수행하지 않고 제2 도전층 패턴(120)을 형성하는 동안 제2 포토레지스트 패턴(110)이 소모되게 할 수 있다. 여기서, 제2 도전층 패턴(120)은 제1 도전층 패턴(85)에 비하여 상기 제1 방향을 따라 약간 넓은 면적을 가진다.
제2 하드 마스크(115)를 제2 도전층 패턴(120)으로부터 제거하여 반도체 기판(50) 상에 터널 산화막 패턴(90)을 개재하여 제1 및 제2 도전층 패턴들(85, 120)을 구비하는 플로팅 게이트(125)를 형성한다.
도 2f를 참조하면, 플로팅 게이트(125)의 제2 도전층 패턴(120) 및 소자 분리막(95) 상에 제1 유전층(130) 및 제2 유전층(135)을 순차적으로 형성한다.
본 발명의 일 실시예에 따르면, 먼저 제2 도전층 패턴(120)을 덮으면서 소자 분리막(95) 상에 금속 실리콘 산화물(MXSiYO2)을 화학 기상 증착 공정이나 물리 기상 증착 공정으로 증착하여 제1 유전층(130)을 형성한다. 여기서, 0≤X≤1이고, 0≤Y≤1이며, X+Y=1이다. 바람직하게는, X는 약 0.75정도이고, Y는 약 0.25 정도이다. 예를 들면, 제1 유전층(130)은 플라즈마 증대 화학 기상 증착 공정, 원자층 증착(ALD) 공정, 스퍼터링(sputtering) 공정 또는 펄스 레이저 증착(PLD) 공정을 이 용하여 형성된다.
제1 유전층(130)은 제2 도전층 패턴(120)의 상면으로부터 약 30 내지 약 100Å 정도의 두께로 형성된다. 이 경우, 상기 금속 실리콘 산화물은 티타늄(Ti), 지르코늄(Zr) 내지 하프늄(Hf)과 같은 IV족 전이 금속, 바나듐(V), 니오븀(Nb) 내지 탄탈륨(Ta)과 같은 V족 전이 금속, 또는 스칸듐(Sc), 이트륨(Y) 또는 란탄(La)과 같은 희토류 금속(rare-earth metal)을 포함한다. 예를 들면, 제1 유전층(130)은 하프늄 실리콘 산화물(HfXSiYO2)로 이루어진다.
제1 유전층(130)을 암모니아(NH3) 또는 질소(N2) 플라즈마로 처리하여 제1 유전층(130)의 상부를 금속 실리콘 산질화물(MXSiYO2-ZNZ)(여기서,0≤X≤1이고, 0≤Y≤1이며, X+Y=1이고, 0≤Z≤1이다)로 변화시킴으로써, 제1 유전층(130) 상에 제2 유전층(135)을 형성한다. 즉, 제2 유전층(135)은 금속 실리콘 산화물로부터 변화된 금속 실리콘 산질화물로 이루어진다. 이 경우, 제1 유전층(130)은 약 300 내지 약 900℃ 정도의 온도 및 약 250 내지 약 800W 정도의 전력으로 약 60 내지 약 180초 동안 상기 암모니아 또는 질소 플라즈마로 처리된다. 제1 유전층(130)이 IV족 전이 금속의 실리콘 산화물, V족 전이 금속의 실리콘 산화물 또는 희토류 금속의 실리콘 산화물로 구성되기 때문에, 제2 유전층(135)도 티타늄 실리콘 산화물, 지르코늄 실리콘 산질화물 내지 하프늄 실리콘 산질화물과 같은 IV족 전이 금속의 실리콘 산질화물, 바나듐 실리콘 산질화물, 니오븀 실리콘 산질화물 내지 탄탈륨 실리콘 산질화물과 같은 V족 전이 금속의 실리콘 산질화물, 또는 스칸듐 실리콘 산질화물, 이트륨 실리콘 산질화물 또는 란탄 실리콘 산질화물과 같은 희토류 금속의 실리콘 산질화물을 포함한다.
제1 유전층(130) 상에 제2 유전층(135)이 형성됨에 따라, 플로팅 게이트(125) 상에는 제1 유전층(130) 상에 제2 유전층(135)을 포함하는 예비 유전체 구조물(140)이 형성된다. 여기서, 예비 유전체 구조물(140)의 전체적인 조성은 [MXSiYO2/MXSiYO2-ZNZ]이 된다. 다시 말하면, 예비 유전체 구조물(140)은 금속 실리콘 산화물층 및 금속 실리콘 산질화물층으로 구성된다.
본 발명의 다른 실시예에 따르면, 전술한 공정에 따라 플로팅 게이트(125) 및 소자 분리막(95) 상에 제1 및 제2 유전층들(130, 135)을 반복적으로 형성하여, 각기 N개의 제1 유전층(130) 및 제2 유전층(135)을 포함하는 예비 유전체 구조물(140)을 형성할 수 있다. 이 때, 복수 개의 제1 및 제2 유전층들(130, 135)이 각기 의 MXSiYO2 및 MXSiYO2-ZNZ의 조성을 갖기 때문에 예비 유전체 구조물(140)의 전체적인 조성은 [MXSiYO2/MXSiYO2-ZNZ]N로 표현될 수도 있을 것이다(여기서 N은 양의 정수이다).
본 발명의 또 다른 실시예에 따르면, 플로팅 게이트(125) 및 소자 분리막(95)을 포함하는 반도체 기판(50) 상에 예비 유전체 구조물(140)을 형성하기 전에, 반도체 기판(50) 상에 존재하는 자연 산화막을 제거하기 위한 습식 식각 공정을 수행할 수 있다.
도 3은 열처리 공정 후 하프늄 실리콘 산화물의 단일층 및 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층의 게이트 전압에 따른 캐패시턴스를 측정한 그래프이다. 도 4는 열처리 공정 후 하프늄 실리콘 산화물의 단일층 및 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층의 게이트 전압에 따른 누설 전류 밀도를 측정한 그래프이다. 도 3 및 도 4에 있어서, "■"는 상기 하프늄 실리콘 산화물의 단일층의 캐패시턴스를 나타내며, "□"는 상기 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층의 캐패시턴스를 나타낸다. 또한, 도 3 및 도 4에 있어서, 상기 하프늄 실리콘 산화물의 단일층 및 상기 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층은 각기 약 750℃의 온도 및 산소 분위기 하에서 1차적으로 열처리한 다음, 약 950℃의 온도에서 2차적으로 열처리하였다. 이와 같이, 상기 하프늄 실리콘 산화물의 단일층 및 상기 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층을 열처리한 후 캐패시턴스를 측정한 이유는, 일반적으로 불휘발성 반도체 메모리 장치의 제조 공정에 있어서, 플로팅 게이트 상에 유전층을 형성한 다음 약 850℃ 정도의 온도에서 약 20분 이상 수행되는 후속 열처리 공정을 수반하기 때문이다.
도 3 및 도 4에 도시한 바와 같이, 상기 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층이 상기 하프늄 실리콘 산화물의 단일층에 비하여 높은 캐패시턴스 및 낮은 누설 전류 밀도를 나타낸다. 특히, 게이트 전압(Vg)이 약 1.5V 정도이고 인가 전류가 약 1.7A 정도일 때, 상기 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층의 등가 캐패시턴스(Capacitance Equivalent Thickness; CET)는 약 24.1Å정도이고, 상기 하프늄 실리콘 산화물의 단일층의 등가 캐패시턴스(CET)는 약 25.8Å 정도이다. 따라서, 상기 하프늄 실리콘 산화물/하프늄 실리콘 산질화 물의 이중층의 등가 캐패시턴스(CET)가 상기 하프늄 실리콘 산화물의 단일층의 등가 캐패시턴스(CET)에 비하여 약 0.848 x 10-5정도 감소함으로써, 상기 하프늄 실리콘 산화물의 단일층에 비하여 상기 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층의 전기적 특성이 상당히 개선됨을 확인할 수 있다. 즉, 상기 하프늄 실리콘 산질화물이 하프늄 실리콘 산화물에 비하여 우수한 내열성을 갖기 때문에, 후속하는 고온 열처리 공정 동안 상기 하프늄 실리콘 산화물/하프늄 실리콘 산질화물의 이중층이 상기 하프늄 실리콘 산화물의 단일층에 비하여 우수한 내열 특성을 나타낸다.
도 2g를 참조하면, 예비 유전체 구조물(140) 상에 제3 도전층(145)을 형성한다. 제3 도전층(145)은 N+ 형으로 도핑된 폴리 실리콘으로 구성되거나 또는 폴리실리콘막 및 금속 실리사이드막으로 이루어진다. 예를 들면, 상기 금속 실리사이드막은 텅스텐 실리사이드(WSiX), 티타늄 실리사이드(TiSiX), 코발트 실리사이드(CoSiX), 또는 탄탈륨 실리사이드(TaSiX) 등을 포함한다.
도 2h를 참조하면, 제3 도전층(145) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각마스크로 이용하여 제3 도전층(145) 및 예비 유전체 구조물(165)을 식각함으로써, 플로팅 게이트(125) 상에 순차적으로 유전체 구조물(165) 및 컨트롤 게이트(150)를 형성한다. 즉, 제3 도전층(145), 제2 유전층(135) 및 제1 유전층(130)을 차례로 식각하여. 플로팅 게이트 (125) 상에 제1 유전층 패턴(160), 제2 유전층 패턴(155) 및 제3 도전층 패턴(컨트롤 게이트(150))을 순차적으로 형성한다. 예를 들면, 제1 및 제2 유전층들(130, 135)과 제3 도전층(145)은 건식 식각 공정으로 식각된다.
상술한 바와 같이 본 발명에 따르면, 유전체 구조물이 적어도 하나의 금속 실리콘 산화물층 및 금속 실리콘 산질화물층을 구비하기 때문에, 상기 유전체 구조물은 높은 유전율을 가지면서도 열처리 공정 동안 거의 손상을 입지 않는 우수한 내열성을 갖는다. 또한, 본 발명에 따른 불휘발성 반도체 메모리 장치가 전술한 유전체 구조물을 구비하기 때문에, 이러한 불휘발성 반도체 메모리 장치는 높은 캐패시턴스 및 낮은 누설 전류 등과 같이 우수한 전기적 특성을 가진다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 적어도 하나의 금속 실리콘 산화물로 이루어진 제1 유전층 패턴; 및
    적어도 하나의 금속 실리콘 산질화물로 이루어진 제2 유전층 패턴을 포함하는 유전체 구조물.
  2. 제 1 항에 있어서, 상기 금속 실리콘 산화물은 하기 화학식 (1)의 조성을 갖는 것을 특징으로 하는 유전체 구조물.
    MXSiYO2 ㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍ(1)
    (여기서, M은 금속 원소를 나타내고, 0≤X≤1이며, 0≤Y≤1이고, X+Y=1이다.)
  3. 제 2 항에 있어서, 상기 금속 실리콘 산질화물은 하기 화학식 (2)의 조성을 갖는 것을 특징으로 하는 유전체 구조물.
    MXSiYO2-ZNZㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍ(2)
    (여기서, 0≤Z≤1이다.)
  4. 제 3 항에 있어서, 상기 유전체 구조물은 상기 금속 실리콘 산화물 및 상기 금속 실리콘 산질화물이 교대로 반복적으로 적층되어 각각 N개로 형성된 것을 특징으로 하는 유전체 구조물.
    (여기서, N은 양의 정수이다.)
  5. 제 1 항에 있어서, 상기 제2 유전층 패턴은 상기 제1 유전층 패턴으로부터 생성되는 것을 특징으로 하는 유전체 구조물.
  6. 제 1 항에 있어서, 상기 금속 실리콘 산화물은 IV족 전이 금속의 실리콘 산화물, V족 전이 금속의 실리콘 산화물 및 희토류 금속의 실리콘 산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 유전체 구조물.
  7. 제 6 항에 있어서, 상기 금속 실리콘 산질화물은 IV족 전이 금속의 실리콘 산질화물, V족 전이 금속의 실리콘 산질화물 및 희토류 금속의 실리콘 산질화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 유전체 구조물.
  8. 제 7 항에 있어서, 상기 금속 실리콘 산화물 및 상기 금속 실리콘 산질화물은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 스칸듐(Sc), 이트륨(Y) 및 란탄(La)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 유전체 구조물.
  9. 도전층 패턴이 형성된 기판 상에 금속 실리콘 산화물로 이루어진 제1 유전층을 형성하는 단계;
    상기 제1 유전층을 플라즈마로 처리하여 상기 제1 유전층 상에 금속 실리콘 산질화물로 이루어진 제2 유전층을 형성하는 단계; 및
    상기 제1 및 제2 유전층을 부분적으로 식각하여 상기 도전층 패턴 상에 제1 및 제2 유전층 패턴을 형성하는 단계를 포함하는 유전체 구조물의 제조 방법.
  10. 제 9 항에 있어서, 상기 제1 유전층은 화학 기상 증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 또는 펄스 레이저 증착 공정을 사용하여 형성되는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  11. 제 9 항에 있어서, 상기 제1 유전층은 암모니아(NH3) 플라즈마 또는 질소(N2) 플라즈마로 처리되는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  12. 제 11 항에 있어서, 상기 제1 유전층은 300 내지 900℃의 온도 및 250 내지 800W의 전력으로 60 내지 180초 동안 처리되는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  13. 제 9 항에 있어서, 상기 제1 유전층을 형성하는 단계 및 상기 제2 유전층을 형성하는 단계는 N(여기서, N은 양의 정수이다)회 반복하는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  14. 반도체 기판 상에 형성된 터널 산화막 패턴;
    상기 터널 산화막 패턴 상에 형성된 플로팅 게이트;
    상기 플로팅 게이트 상에 형성되며, 금속 실리콘 산화물로 구성된 제1 유전층 패턴 및 금속 실리콘 산질화물로 구성된 제2 유전층 패턴을 구비하는 유전체 구조물; 및
    상기 유전체 구조물 상에 형성된 컨트롤 게이트를 포함하는 불휘발성 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 플로팅 게이트는 상기 터널 산화막 패턴 상에 형성된 제1 도전층 패턴 및 상기 제1 도전층 패턴 상에 형성된 제2 도전층 패턴을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 제1 도전층 패턴 및 상기 제2 도전층 패턴은 각기 불순물이 도핑된 폴리실리콘 또는 아몰퍼스 실리콘을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  17. 제 14 항에 있어서, 상기 제1 유전층 패턴은 IV족 전이 금속의 실리콘 산화물, V족 전이 금속의 실리콘 산화물 및 희토류 금속의 실리콘 산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 제2 유전층 패턴은 IV족 전이 금속의 실리콘 산질화물, V족 전이 금속의 실리콘 산질화물 및 희토류 금속의 실리콘 산질화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  19. 제 14 항에 있어서, 상기 유전체 구조물은 복수 개의 제1 유전층 패턴들 및 제2 유전층 패턴들을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  20. 제 14 항에 있어서, 상기 컨트롤 게이트는 도핑된 폴리 실리콘 또는 폴리실리콘 및 금속 실리사이드를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  21. 기판 상에 터널 산화막 패턴을 형성하는 단계;
    상기 터널 산화막 패턴 상에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상에 금속 실리콘 산화물로 이루어진 제1 유전층 패턴 및 금속 실리콘 산질화물로 이루어진 제2 유전층 패턴을 포함하는 유전체 구조물을 형성하는 단계; 및
    상기 유전체 구조물 상에 컨트롤 게이트를 형성하는 단계를 포함하는 불휘발성 반도체 메모리 장치의 제조 방법.
  22. 제 21 항에 있어서, 상기 유전체 구조물을 형성하는 단계는,
    상기 플로팅 게이트 상에 제1 유전층을 형성하는 단계;
    상기 제1 유전층을 플라즈마로 처리하여 상기 제1 유전층 상에 제2 유전층을 형성하는 단계; 및
    상기 제1 및 제2 유전층을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  23. 제 22 항에 있어서, 상기 제1 유전층은 화학 기상 증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 또는 펄스 레이저 증착 공정을 사용하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  24. 제 22 항에 있어서, 상기 제1 유전층은 암모니아 플라즈마 또는 질소 플라즈마로 처리되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  25. 제 21 항에 있어서, 상기 제1 유전층을 형성하는 단계 및 상기 제2 유전층을 형성하는 단계를 N(여기서, N은 양의 정수이다)회 반복하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
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