KR20000047981A - 불휘발성 반도체 기억 장치 - Google Patents

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Abstract

전계 완화 효과와 리크 방지 기능을 확보하면서, 제어 게이트와 부유 게이트간의 큰 결합 용량도 확보할 수 있도록 한 층간 절연막을 갖는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
실리콘 기판(11)과, 기판(11)상에 터널 절연막(13)을 개재하여 형성된 부유 게이트(14)와, 이 부유 게이트(14)상에 층간 절연막(15)을 개재하여 형성된 제어 게이트(16)를 구비한 메모리 셀을 이용한 불휘발성 반도체 기억 장치에서, 층간 절연막(15)은 부유 게이트(14)에 접하는 실리콘 산화막(15a)과, 이 실리콘 산화막(15a)상에 LPCVD법에 의해 형성된 제1 실리콘 질화막(15b)과, 이 제1 실리콘 질화막(15b)상에 JVD법에 의해 형성된 제1 실리콘 질화막(15b)보다 트랩 밀도가 낮은 제2 실리콘 질화막(15c)으로 구성했다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 적층 게이트 구조의 메모리 셀을 갖는 불휘발성 반도체 기억 장치에 관한 것이다.
종래부터, 불휘발성 반도체 기억 장치로서 반도체 기판상에 터널 절연막을 개재하여 부유 게이트를 형성하고, 그 위에 층간 절연막을 개재하여 제어 게이트를 적층한 메모리 셀 구조를 이용한 것이 알려져 있다. 이 메모리 셀의 층간 절연막으로서는 통상 실리콘 산화막/실리콘 질화막/실리콘 산화막의 소위 ONO(Oxide-Nitride-Oxide) 구조가 이용된다.
도 4의 (a), (b)는 이와 같은 메모리 셀 구조의 직교 2방향의 단면을 도시하고 있다. 통상 플래시 메모리에서는, 복수의 메모리 셀의 제어 게이트가 연속적으로 배치되어 워드선이 되고, 도 4의 (a)는 그 워드선 방향에 평행한 방향의 단면이다.
p형 실리콘 기판(1)에는 소자 분리 절연막(2)이 형성되고, 소자 분리 절연막(2)으로 둘러싸인 소자 영역에 터널 절연막(3)을 개재하여 부유 게이트(4)가 형성된다. 부유 게이트(4)상에 층간 절연막으로서, 실리콘 산화막(5a), 실리콘 질화막(5b), 실리콘 산화막(5c)이 적층된 ONO막(5)이 형성되고, 또한 그 위에 제어 게이트(6)가 형성되어 있다. 제어 게이트(6)에 자기 정합적으로 소스, 드레인 확산층(7, 8)이 형성된다.
ONO막(5)은 메모리 셀의 기록 동작중에 리크(leak)에 의해 부유 게이트(4)의 축적 전하가 없어지는 것을 방지하고, 장기간에 걸쳐 부유 게이트(4)에 전하를 폐입시켜 둘 필요가 있으므로, 높은 절연성이 요구된다. 통상 플래시 메모리에서는 부유 게이트에 전자를 보유하고 있지만, 전자 보유 상태에서는 그 전자에 의해 발생하는 비교적 약한 전계(자기 전계)가 ONO막(5)에 인가된 상태가 된다.
ONO막(5)의 부유 게이트(4)측의 실리콘 산화막(5a)은, 막 두께가 5∼6nm이면 Fowler-Nordheim형 터널 전류 전도 구조를 나타내고, 저전계에서 흐르는 전류는 매우 작다. 또한, 실리콘 산화막(5a)의 실리콘에 대한 베리어 하이트(barrier height)도 3.2eV로 높다. 따라서, 실리콘 산화막(5a)에 결함이 없고, 또한 부유 게이트(4)의 이차원 형상에 따른 전계 집중 효과가 없다면, 이 실리콘 산화막(5a)만으로 부유 게이트(4)의 전자를 충분히 장기간 보유할 수 있는 것은 당연하다. 그러나, 실제로는 결함이나 이차원 전계 집중 효과가 있으므로, ONO막이 이용되고 있다.
이차원 전계 집중 효과란, 예를 들면 도 4의 (a)에 파선 A로 도시한 바와 같은, 부유 게이트(4)를 패턴 형성하여 얻어지는 에지 부분에서의 전계 집중이 대표적인 것이다. 또한 실리콘 산화막(5a)을 열산화에 의해 형성한 경우의 부유 게이트(4)의 표면에 생기는 요철에 의한 전계 집중도 있다. ONO막(5)의 실리콘 질화막(5b)은 많은 트랩 준위를 포함하고, 전계 집중에 의해 전류가 흐르더라도 트랩핑이 발생하여 전계를 완화하는 기능을 하여, 부유 게이트를 둘러싸는 산화막(5a)로부터의 전하 리크를 제어한다. 산화막(5a)에 결함이 있는 경우도 동일한 기구가 기능한다. 이것이 실리콘 질화막(5b)을 이용하고 있는 이유이다.
그런데, 메모리 셀의 동작시나 부유 게이트가 전자를 보유하고 있는 상태에서는, 제어 게이트(6)측에 정(正)의 배리어가 걸린 상태가 된다. 실리콘 질화막은 그 트랩 준위를 통해 홀 전도에 의해 큰 리크 전류가 흐르는 것이 알려져 있다. 따라서, 실리콘 질화막(5b)상에 직접 제어 게이트(6)를 형성하고자 하면, 제어 게이트(6)로부터 홀이 주입되므로, 절연 내성이 충분히 확보되지 않는다. 이 제어 게이트(6)로부터의 홀 주입을 제어하기 위해, 상측의 실리콘 산화막(5c)이 설치되어 있는 것이다.
상술한 전계 완화나 리크 방지의 기능을 발휘하기 위해, ONO막(5)에서는 상하의 실리콘 산화막(5a, 5c)에 5∼6nm의 막두께가 필요하게 된다. 실리콘 질화막(5b)은 10nm(산화막 환산으로 5nm) 정도이다. 따라서, ONO막(5)은 실효 산화막 두께로 15∼16nm가 된다.
상술한 ONO 구조의 층간 절연막에는 다음과 같은 문제가 있었다.
제1 문제점은 메모리 셀의 저전압에서의 동작을 가능하게 하기 위해서는 제어 게이트와 부유 게이트의 결합 용량이 큰 것이 바람직하고, 그러기 위해서는 ONO막은 가능한 한 얇은 것이 바람직하다. 각 막 두께를 한계까지 얇게 하면, 전체적으로 산화막 환산 14nm 정도까지는 얇게 할 수 있지만, 그러나 이것 이상의 박막화는 곤란했었다.
제2 문제점은 ONO막에서는 게이트 가공후에 후산화 공정에서, 도 4의 (b)에 도시한 바와 같이 부유 게이트(4)와 제어 게이트(6)의 사이에 측면으로부터 버드빅(bird beak) B가 침입한다. 이러한 버드 빅은 제어 게이트(6)와 부유 게이트(4)의 결합 용량을 저하시킨다. 특히, 부유 게이트 바로 위의 실리콘 산화막(5a)을 CVD에 의해 형성한 경우에는, 열산화막에 비해 치밀성(緻密性)이 열화되므로, 막중의 산소의 확산이 빨라, 큰 버즈빅이 발생하게 된다. 낮은 프로세스 온도에서 양질의 실리콘 산화막을 얻고자 하는 경우, 열산화보다 CVD에 의한 실리콘 산화막이 이용되는 경우가 있으므로, 특히 이와 같은 경우에 버즈빅의 침입이 문제가 된다.
본 발명은 상기 사정을 고려한 것으로서, 전계 완화 효과와 리크 방지 기능을 확보하면서, 제어 게이트와 부유 게이트 간의 큰 결합 용량을 확보할 수 있도록 한 층간 절연막을 갖는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.
본 발명에 따른 제1 불휘발성 반도체 기억 장치는 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에서, 상기 층간 절연막은, 상기 부유 게이트에 접하는 실리콘 산화막과, 상기 실리콘 산화막 상에 감압 CVD법에 의해 형성된 제1 실리콘 질화막과, 상기 제1 실리콘 질화막 상에 형성된 제1 실리콘 질화막보다 트랩(trap) 밀도가 낮은 제2 실리콘 질화막을 포함하는 것을 특징으로 한다.
제1 불휘발성 반도체 기억 장치에서, 바람직하게는 상기 제2 실리콘 질화막은, 적어도 실란계 가스와 질소를 함유하는 가스를 플라즈마 분해하여 얻어지는 활성의 Si와 N을 기판면에 반송함으로써 퇴적된 막인 것으로 한다.
또한, 제1 불휘발성 반도체 기억 장치에서, 바람직하게는 상기 제1 실리콘 질화막은 수소 함유량이 1021/㎤ 이상이고, 상기 제2 실리콘 질화막은 수소 함유량이 1019/㎤ 이하인 것으로 한다.
본 발명에 따른 제2 불휘발성 반도체 기억 장치는 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에서, 상기 층간 절연막은, 상기 부유 게이트에 접하는 실리콘 산화막과, 상기 실리콘 산화막 상에 퇴적된, 감압 CVD법에 의한 실리콘 질화막보다 트랩 밀도가 낮은 실리콘 질화막을 포함하는 것을 특징으로 한다.
본 발명에 따른 제3 불휘발성 반도체 기억 장치는 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에서, 상기 층간 절연막은, 상기 부유 게이트에 접하는 실리콘 산화막과, 상기 실리콘 산화막 상에 퇴적된, 수소 함유량이 1019/㎤ 이하인 실리콘 질화막을 포함하는 것을 특징으로 한다.
제2 또는 제3의 불휘발성 반도체 기억 장치에서, 바람직하게는 상기 실리콘 질화막은 적어도 실란계 가스와 질소를 함유하는 가스를 플라즈마 분해하여 얻어지는 활성의 Si와 N을 기판면에 반송함으로써 퇴적된 막으로 한다.
본 발명에 따른 제4 불휘발성 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에서, 상기 층간 절연막은, 상기 부유 게이트 및 제어 게이트의 적어도 한쪽에 접하는 층으로서, 감압 CVD법에 의한 실리콘 질화막보다 트랩 밀도가 낮은 실리콘 질화막을 갖는 것을 특징으로 한다.
본 발명에 따른 제5 불휘발성 반도체 기억 장치는 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에서, 상기 층간 절연막은, 상기 부유 게이트 및 제어 제이트의 적어도 한쪽에 접하는 층으로서, 수소 함유량이 1019/㎤ 이하인 실리콘 질화막을 갖는 것을 특징으로 한다.
제4 또는 제5의 불휘발성 반도체 기억 장치에서, 바람직하게는 상기 실리콘 질화막은, 적어도 실란계 가스와 질소를 함유하는 가스를 플라즈마 분해하여 얻어지는 활성의 Si와 N을 기판면에 반송함으로써 퇴적된 것으로 한다.
또한, 제4 또는 제5의 불휘발성 반도체 기억 장치에서, 구체적으로는 (1) 상기 실리콘 질화막은 상기 부유 게이트 및 제어 게이트의 양쪽에 접하여 2층 형성되고, 이들 2층 사이에 실리콘 산화막을 개재시킨 것으로 하고, 또는 (2) 상기 실리콘 질화막은 상기 부유 게이트 및 제어 게이트의 양쪽에 접하여 2층 형성되고, 이들 2층 사이에 실리콘 산화막과 감압 CVD법에 의한 실리콘 질화막의 적층막을 개재시킨 것으로 하며, 또는 (3) 상기 실리콘 질화막은 상기 부유 게이트에 접하는 측에만 형성되고, 이 위에 실리콘 산화막, 감압 CVD법에 의한 실리콘 질화막 및 실리콘 산화막의 적층막이 형성되어 있는 것으로 한다.
본 발명에 따르면, 층간 절연막 내에 통상의 LPCVD법에 의한 실리콘 질화막보다 트랩 준위 밀도가 충분히 낮은 실리콘 질화막을 이용함으로써, 전계 완화 효과 및 리크 저감의 효과를 발휘하면서, 실효 산화막 두께를 종래보다 작게하여 제어 게이트와 부유 게이트간의 큰 결합 용량을 확보하는 것이 가능하게 된다. 또한, 제어 게이트 또는 부유 게이트에 접하는 층을 이와 같은 실리콘 질화막으로 하면, 후산화 공정에서의 버즈빅 침입이 억제되므로, 제어 게이트와 부유 게이트간의 큰 결합 용량을 확보하는 것이 가능하게 된다.
도 1은 본 발명의 실시 형태 1에 따른 메모리 셀 구조를 도시한 도면.
도 2는 본 발명의 실시 형태 2에 따른 메모리 셀 구조를 도시한 도면.
도 3은 본 발명의 실시 형태 3에 따른 메모리 셀의 층간 절연막 구조를 도시한 도면.
도 4는 종래의 불휘발성 메모리 셀 구조를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판
12 : 소자 분리 절연막
13 : 터널 절연막
14 : 부유 게이트
15 : 층간 절연막
15a : 실리콘 산화막
15b : 제1 실리콘 질화막
15c : 제2 실리콘 질화막
16 : 제어 게이트
17, 18 : 소스, 드레인 확산층
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
(실시 형태 1)
도 1의 (a), (b)는 본 발명의 실시 형태 1에 따른 불휘발성 반도체 기억 장치의 메모리 셀 구조를 도시하는 직교 2방향의 단면도이다. p형 실리콘 기판(11)에 소자 분리 절연막(12)이 형성되고, 소자 분리 절연막(12)으로 둘러싸인 소자 영역에 터널 절연막(13)을 개재하여 다결정 실리콘막에 의한 부유 게이트(14)가 형성되어 있다. 터널 절연막(13)은 실리콘 산화막이다. 부유 게이트(14)상에는 층간 절연막(15)을 개재하여 다결정 실리콘 막에 의한 제어 게이트(16)가 적층 형성되어 있다. 제어 게이트(16)에 자기 정합되어 기판에는 소스, 드레인 확산층(17, 18)이 형성된다.
층간 절연막(15)은 부유 게이트(14)에 접하는 실리콘 산화막(15a)과, 이 위에 형성된 2층의 실리콘 질화막(15b, 15c)으로 이루어진다. 제1 실리콘 질화막(15b)은 통상의 감압(LP) CVD법에 의해 형성된 막이고, 제2 실리콘 질화막(15)은 JVD(Jet Vapor Deposition)법에 의해 형성된, 제1 실리콘 질화막(15b)에 비해 트랩 준위 밀도가 충분히 낮고, 저전계 영역에서의 리크 전류가 적은 막이다.
구체적으로 실리콘 산화막(15a)은 부유 게이트(14)를 열산화하여 얻어지는 열산화막, 또는 LPCVD법에 의한 실리콘 산화막이다. 제1 실리콘 질화막(15b)은 디클로루실란(SiH2Cl2)과 암모니아(NH4)를 원료 가스로 한 LPCVD법에 의해 형성된다. 제2 실리콘 질화막(15c)은, 예를 들면 He 등의 캐리어 가스와 함께 공급되는 실란계 가스(예를 들면 SiH4)와 질소를 포함하는 가스(예를 들면 N2)를 마이크로파 전력에 의해 플라즈마 분해하여 활성된 Si와 N을 생성하고, 이것을 챔버내에 배치된 기판 표면에 공급하는 JVD에 의해 퇴적된다. 이 JVD법에 의해, 트랩 준위 밀도가 낮은 실리콘 질화막이 얻어지는 것은, 이미 보고되어 있다(예를 들면, Applied Surface Science 117/118(1997)259-267 참조).
여기에서, LPCVD법에 의해 퇴적되는 제1 실리콘 질화막(15b)의 수소 함유량은 1021/cm3이상인 것에 대해, JVD법에 의해 퇴적되는 제2 실리콘 질화막(15c)의 수소 함유량은 1019/cm3이하이다. 이 수소 함유량의 상위(相違)는, 양자의 트랩 준위 밀도의 대소와 상관되고, 환원(還元)하면, 수소 함유량이 적은, JVD법에 의해 퇴적된 실리콘 질화막은 트랩 준위 밀도가 낮으며 저전계 영역에서의 리크 전류가 적다.
또한, JVD법에 의해 퇴적되는 실리콘 질화막과 동일한 정도로 수소 함유량이 적고, 트랩 준위 밀도가 낮은 것이 얻어질 수 있다면, 다른 퇴적법에 의한 실리콘 질화막을 이용해도 좋다.
다음으로, 이와 같은 층간 절연막(15)의 구조를 이용하는 이유와, 각부의 바람직한 막 두께 등에 관해서 이하에 구체적으로 설명한다.
JVD법으로 퇴적된 실리콘 질화막의 단층막(15c)에서는, LPCVD법으로 퇴적된 실리콘 질화막 정도는 아니지만, 저전계 영역에서 Frenkel-Poole형의 전류가 흐르므로, 이것 단독으로는 층간 절연막으로서 이용하는 것이 곤란하다. 또한, 실리콘 질화막은 실리콘에 대한 배리어 하이트가 실리콘 산화막에 비해 낮아, 부유 게이트로부터의 전자 방출에 대한 장벽으로서 불충분하다. 따라서, 층간 절연막으로서 예를 들면 부유 게이트(14)의 바로 위에 실리콘 산화막(15a)이 필요하다. 충분한 절연 내성을 유지하기 위해서는, 실리콘 산화막(15a)으로서 5∼6nm 정도의 막 두께를 필요로 한다.
LPCVD법에 의한 제1 실리콘 질화막(15b)은, 전계 완화 효과와 리크 방지를 위해 필요하다. 즉, 이 실리콘 질화막(15b)은 트랩 밀도가 높고, 또한 Frenkel-Poole형의 전기 전도 특성을 나타낸다. 이 Frenkel-Poole형의 전기 전도는 고전계 영역에서의 전류는 적고, 또한 트랩을 포함하는 막은 초기에 전류가 흘러도 캐리어가 트랩되는 것에 의해 전류가 흐르기 어렵게 된다. 그러므로, 이 실리콘 질화막(15b)에 의해 부유 게이트(14)의 이차원 형상의 에치부에서의 전계 집중에 의한 리크 전류 증대가 억제되게 된다. 충분한 전계 완화 효과를 발휘하기 위해서는 이 실리콘 질화막(15b)의 막 두께는 6nm 이상이 바람직하고, 또한 큰 결합 용량을 확보하기 위해서는 10nm 이상이 바람직하다. 구체적으로는 8nm 정도로 한다.
JVD법에 의한 제2 실리콘 질화막(15c)은 제어 게이트(16)로부터의 홀 주입을 제어하는 기능을 한다. 즉, LPCVD법에 의한 실리콘 질화막(15b)은 Frenkel-Poole형의 홀 전류를 흐르기 쉽고, 이것이 제어 게이트(6)에 직접 접하여 있으면, 전술한 바와 같이 제어 게이트(16)가 정 바이어스가 되는 동작 모드에서 제어 게이트(16)로부터의 홀 주입에 의해 큰 리크 전류가 흘러 버린다. JVD법에 의한 제2 실리콘 질화막(15c)은, 트랩 밀도가 특히 낮고, 제어 게이트(16)로부터의 홀 주입이 효과적으로 제어되게 된다. 이 작용을 발휘하기 위해서는 제2 실리콘 질화막(15c)은 6nm 이상의 막 두께가 바람직하고, 또한 큰 결합 용량을 확보하기 위해서는 10nm 이하로 하는 것이 바람직하다.
구체적으로 예를 들면, 실리콘 산화막(15a)을 6nm, 실리콘 질화막(15b, 15c)을 각각 6nm(산화막 환산 3nm)로 하여, 층간 절연막(15)의 실효 산화막 두께는 12nm가 된다. 따라서, 종래의 ONO 구조를 이용한 경우에 비해 박막화가 가능하고, 더구나 충분한 전계 완화 효과를 얻을 수 있다. 또한, 층간 절연막(15)의 최상층이 실리콘 질화막(15c)이므로, 후산화를 행한 경우의 버즈 빅의 침입을 억제할 수 있다.
(실시 형태 2)
도 2는 본 발명의 실시 형태 2에 따른 메모리 셀 구조를, 도 1의 (b)에 대응시켜 도시한다. 본 실시 형태에서는 층간 절연막(15)을 부유 게이트(14)측으로부터 실리콘 산화막(15a)과, JVD에 의한, 트랩 밀도가 낮고 또한 수소 함유량 1019/cm3이하인 실리콘 질화막(15c)의 2층 구조로 할 수 있다.
통상의 LPCVD에 의한 트랩이 많은 실리콘 질화막의 경우, 실리콘 산화막/실리콘 질화막의 2층 구조만으로는, 제어 게이트로부터 다량으로 주입되는 홀에 의해 실리콘 질화막을 이용한 효과를 기대할 수 없지만, 예를 들면 JVD법에 의한 실리콘 질화막을 이용하면 그 홀 전도가 거의 없으므로, 2층 구조라도 충분히 효과가 얻어진다.
(실시 형태 3)
후산화에 의한 층간 절연막으로의 버즈 빅 침입을 방지하기 위해, 부유 게이트의 바로 위(즉 층간 절연막의 최하층), 또는 제어 게이트의 바로 아래(즉 층간 절연막의 최상층)에, JVD법에 의한 수소 함유량 1019/cm3이하의 실리콘 질화막을, 3nm 정도의 매우 얇은 막 두께를 가져 개재시킨다. 이 실리콘 질화막에 통상의 LPCVD 법에 의한 트랩 밀도가 높은 막을 이용하면, 막 내의 전하의 트랩이나 방출에 의해 메모리 셀의 임계값의 불안정성이 생기지만, JVD법에 의해 퇴적한 트랩의 밀도가 낮은 실리콘 질화막을 이용하면, 불안정성이 생기지 않는다.
도 3의 (a)∼(d)는 본 실시 형태 3에 의한 층간 절연막 구조만을 추출하여 도시하고 있다. 도 3의 (a)는 도 2의 층간 절연막(15)의 구조에 대해, 부유 게이트(14)에 접하는 층으로서 JVD법에 의한 실리콘 질화막(15d)을 개재시킨 예이다. 제어 게이트(16)에 접하는 층으로서도 동일한 실리콘 질화막(15c)이 설치되고, 이들 질화막(15c, 15d)의 사이에 실리콘 산화막(15a)를 개재시켜 층간 절연막(15)이 구성된다.
도 3의 (b)는 도 1의 층간 절연막(15)의 구조에 대해 동일하게 부유 게이트(14)에 접하는 층으로서 JVD법에 의한 실리콘 질화막(15d)을 개재시킨 예이다. 이 경우도 제어 게이트(16)에 접하는 층으로서 동일한 실리콘 질화막(15c)이 설치되고, 이들 질화막(15c, 15d)의 사이에는 실리콘 산화막(15a)로 하고 PCVD법에 의한 실리콘 질화막(15b)의 적층막을 개재시키고 있다.
도 3의 (c)는 통상의 ONO 구조의 층간 절연막(15o)에 대해 동일하게 부유 게이트(14)에 접하는 층으로서 JVD법에 의한 실리콘 질화막(15d)을 개재시킨 예이다. 즉, 실리콘 질화막(15d)의 위에 또한 실리콘 산화막, LPCVD법에 의한 실리콘 질화막, 실리콘 산화막의 적층막(15o)이 중첩되어 있다.
도 3의 (d)는 통상의 ONO 구조의 층간 절연막(15o)에 대해서 또한 부유 게이트(14) 및 제어 게이트(16)에 접하는 층으로서 JVD법에 의한 실리콘 질화막(15d, 15e)를 형성한 예이다. 즉, 도 3의 (c)의 ONO 구조의 층간 절연막(15o) 상에 또한 실리콘 질화막(15e)이 중첩되어 있다.
이 실시 형태에 의해서도 동일한 효과가 얻어진다.
이상 기술한 바와 같이 본 발명에 따르면, 적층 게이트 구조를 갖는 불휘발성 메모리 셀의 층간 절연막내에, 통상 LPCVD법에 의한 실리콘 질화막보다 트랩 준위 밀도가 충분히 낮은 실리콘 질화막을 이용함으로써, 전계 완화 효과 및 리크 저감의 효과를 발휘하면서, 실효 산화막 두께를 종래보다 작게 하여 제어 게이트와 부유 게이트간의 큰 결합 용량을 확보하는 것이 가능하게 된다.

Claims (12)

  1. 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에 있어서,
    상기 층간 절연막은,
    상기 부유 게이트에 접하는 실리콘 산화막과,
    상기 실리콘 산화막 상에 감압 CVD법에 의해 형성된 제1 실리콘 질화막과,
    상기 제1 실리콘 질화막 상에 형성된 제1 실리콘 질화막보다 트랩(trap) 밀도가 낮은 제2 실리콘 질화막
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제2 실리콘 질화막은, 적어도 실란계 가스와 질소를 함유하는 가스를 플라즈마 분해하여 얻어지는 활성의 Si와 N을 기판면에 반송함으로써 퇴적된 막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 실리콘 질화막은 수소 함유량이 1021/㎤ 이상이고, 상기 제2 실리콘 질화막은 수소 함유량이 1019/㎤ 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에 있어서,
    상기 층간 절연막은,
    상기 부유 게이트에 접하는 실리콘 산화막과,
    상기 실리콘 산화막 상에 퇴적된, 감압 CVD법에 의한 실리콘 질화막보다 트랩 밀도가 낮은 실리콘 질화막
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에 있어서,
    상기 층간 절연막은,
    상기 부유 게이트에 접하는 실리콘 산화막과,
    상기 실리콘 산화막 상에 퇴적된, 수소 함유량이 1019/㎤ 이하인 실리콘 질화막을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 실리콘 질화막은, 적어도 실란계 가스와 질소를 함유하는 가스를 플라즈마 분해하여 얻어지는 활성의 Si와 N을 기판면에 반송함으로써 퇴적된 막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에 있어서,
    상기 층간 절연막은,
    상기 부유 게이트 및 제어 게이트의 적어도 한쪽에 접하는 층으로서, 감압 CVD법에 의한 실리콘 질화막보다 트랩 밀도가 낮은 실리콘 질화막을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 반도체 기판과, 상기 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트 상에 층간 절연막을 개재하여 형성된 제어 게이트를 갖는 메모리 셀을 이용한 불휘발성 반도체 기억 장치에 있어서,
    상기 층간 절연막은,
    상기 부유 게이트 및 제어 제이트의 적어도 한쪽에 접하는 층으로서, 수소 함유량이 1019/㎤ 이하인 실리콘 질화막을 갖는 것을 특징으로 하는 불휘발성 기억 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 실리콘 질화막은, 적어도 실란계 가스와 질소를 함유하는 가스를 플라즈마 분해하여 얻어지는 활성의 Si와 N을 기판면에 반송함으로써 퇴적된 막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제7항 또는 제8항에 있어서,
    상기 실리콘 질화막은 상기 부유 게이트 및 제어 게이트의 양쪽에 접하여 2층 형성되고, 이들 2층 사이에 실리콘 산화막을 개재시킨 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제7항 또는 제8항에 있어서,
    상기 실리콘 질화막은 상기 부유 게이트 및 제어 게이트의 양쪽에 접하여 2층 형성되고, 이들 2층 사이에 실리콘 산화막과 감압 CVD법에 의한 실리콘 질화막의 적층막을 개재시킨 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제7항 또는 제8항에 있어서,
    상기 실리콘 질화막은 상기 부유 게이트에 접하는 측에만 형성되고, 이 위에 실리콘 산화막, 감압 CVD법에 의한 실리콘 질화막 및 실리콘 산화막의 적층막이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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