JP2000174149A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Abstract
(57)【要約】
【課題】 電界緩和効果とリーク防止機能を確保しなが
ら、制御ゲートと浮遊ゲートの間の大きな結合容量をも
確保できるようにした層間絶縁膜を持つ不揮発性半導体
記憶装置を提供する。 【解決手段】 シリコン基板１１と、基板１１上にトン
ネル絶縁膜１３を介して形成された浮遊ゲート１４と、
この浮遊ゲート１４上に層間絶縁膜１５を介して形成さ
れた制御ゲート１６を有するメモリセルを用いた不揮発
性半導体記憶装置において、層間絶縁膜１５は、浮遊ゲ
ート１４に接するシリコン酸化膜１５ａと、このシリコ
ン酸化膜１５ａ上にＬＰＣＶＤ法により形成された第１
のシリコン窒化膜１５ｂと、この第１のシリコン窒化膜
１５ｂ上にＪＶＤ法により形成された第１のシリコン窒
化膜１５ｂよりトラップ密度の低い第２のシリコン窒化
膜１５ｃとから構成した。
ら、制御ゲートと浮遊ゲートの間の大きな結合容量をも
確保できるようにした層間絶縁膜を持つ不揮発性半導体
記憶装置を提供する。 【解決手段】 シリコン基板１１と、基板１１上にトン
ネル絶縁膜１３を介して形成された浮遊ゲート１４と、
この浮遊ゲート１４上に層間絶縁膜１５を介して形成さ
れた制御ゲート１６を有するメモリセルを用いた不揮発
性半導体記憶装置において、層間絶縁膜１５は、浮遊ゲ
ート１４に接するシリコン酸化膜１５ａと、このシリコ
ン酸化膜１５ａ上にＬＰＣＶＤ法により形成された第１
のシリコン窒化膜１５ｂと、この第１のシリコン窒化膜
１５ｂ上にＪＶＤ法により形成された第１のシリコン窒
化膜１５ｂよりトラップ密度の低い第２のシリコン窒化
膜１５ｃとから構成した。
Description
【０００１】
【発明の属する技術分野】この発明は、積層ゲート構造
のメモリセルを有する不揮発性半導体記憶装置に関す
る。
のメモリセルを有する不揮発性半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来より、不揮発性半導体記憶装置とし
て、半導体基板上にトンネル絶縁膜を介して浮遊ゲート
を形成し、この上に層間絶縁膜を介して制御ゲートを積
層したメモリセル構造を用いたものが知られている。こ
のメモリセルの層間絶縁膜としては通常、シリコン酸化
膜／シリコン窒化膜／シリコン酸化膜のいわゆるＯＮＯ
（Oxide-Nitride-Oxide）構造が用いられる。図４
（ａ），（ｂ）は、このようなメモリセル構造の直交２
方向の断面を示している。通常フラッシュメモリでは、
複数のメモリセルの制御ゲートが連続的に配設されてワ
ード線となり、図４（ａ）はそのワード線方向に平行な
方向の断面である。
て、半導体基板上にトンネル絶縁膜を介して浮遊ゲート
を形成し、この上に層間絶縁膜を介して制御ゲートを積
層したメモリセル構造を用いたものが知られている。こ
のメモリセルの層間絶縁膜としては通常、シリコン酸化
膜／シリコン窒化膜／シリコン酸化膜のいわゆるＯＮＯ
（Oxide-Nitride-Oxide）構造が用いられる。図４
（ａ），（ｂ）は、このようなメモリセル構造の直交２
方向の断面を示している。通常フラッシュメモリでは、
複数のメモリセルの制御ゲートが連続的に配設されてワ
ード線となり、図４（ａ）はそのワード線方向に平行な
方向の断面である。
【０００３】ｐ型シリコン基板１には素子分離絶縁膜２
が形成され、この素子分離絶縁膜２で囲まれた素子領域
にトンネル絶縁膜３を介して浮遊ゲート４が形成され
る。この浮遊ゲート４上に層間絶縁膜として、シリコン
酸化膜５ａ、シリコン窒化膜５ｂ及びシリコン酸化膜５
ｃが積層されたＯＮＯ膜５が形成され、更にこの上に制
御ゲート６が形成されている。制御ゲート６に自己整合
的にソース、ドレイン拡散層７，８が形成される。
が形成され、この素子分離絶縁膜２で囲まれた素子領域
にトンネル絶縁膜３を介して浮遊ゲート４が形成され
る。この浮遊ゲート４上に層間絶縁膜として、シリコン
酸化膜５ａ、シリコン窒化膜５ｂ及びシリコン酸化膜５
ｃが積層されたＯＮＯ膜５が形成され、更にこの上に制
御ゲート６が形成されている。制御ゲート６に自己整合
的にソース、ドレイン拡散層７，８が形成される。
【０００４】ＯＮＯ膜５は、メモリセルの書き込み動作
中にリークにより浮遊ゲート４の蓄積電荷が抜けるのを
防止する働きをすると共に、長期間にわたって浮遊ゲー
ト４に電荷を閉じ込めておく必要があるため、高い絶縁
性が要求される。通常のフラッシュメモリでは浮遊ゲー
トに電子を保持しているが、電子保持状態では、その電
子により発生する比較的弱い電界（自己電界）がＯＮＯ
膜５に印加された状態となる。
中にリークにより浮遊ゲート４の蓄積電荷が抜けるのを
防止する働きをすると共に、長期間にわたって浮遊ゲー
ト４に電荷を閉じ込めておく必要があるため、高い絶縁
性が要求される。通常のフラッシュメモリでは浮遊ゲー
トに電子を保持しているが、電子保持状態では、その電
子により発生する比較的弱い電界（自己電界）がＯＮＯ
膜５に印加された状態となる。
【０００５】ＯＮＯ膜５の浮遊ゲート４側のシリコン酸
化膜５ａは、膜厚が５〜６ｎｍあれば、Fowler-Nordhei
m型のトンネル電流電導機構を示し、低電界で流れる電
流は極めて小さい。またシリコン酸化膜５ａのシリコン
に対するバリアハイトも３．２ｅＶと高い。従って、シ
リコン酸化膜５ａに欠陥がなく、また浮遊ゲート４の二
次元形状による電界集中効果がなければ、このシリコン
酸化膜５ａだけで浮遊ゲート４の電子を十分長期間保持
することができるはずである。しかし実際には、欠陥や
二次元電界集中効果があるために、ＯＮＯ膜が用いられ
ている。
化膜５ａは、膜厚が５〜６ｎｍあれば、Fowler-Nordhei
m型のトンネル電流電導機構を示し、低電界で流れる電
流は極めて小さい。またシリコン酸化膜５ａのシリコン
に対するバリアハイトも３．２ｅＶと高い。従って、シ
リコン酸化膜５ａに欠陥がなく、また浮遊ゲート４の二
次元形状による電界集中効果がなければ、このシリコン
酸化膜５ａだけで浮遊ゲート４の電子を十分長期間保持
することができるはずである。しかし実際には、欠陥や
二次元電界集中効果があるために、ＯＮＯ膜が用いられ
ている。
【０００６】二次元電界集中効果とは、例えば図４
（ａ）に破線Ａで示すような、浮遊ゲート４をパターン
形成して得られるエッジ部分での電界集中が代表的なも
のである。またシリコン酸化膜５ａを熱酸化により形成
した場合の浮遊ゲート４の表面にできる凹凸による電界
集中もある。ＯＮＯ膜５のシリコン窒化膜５ｂは、多く
のトラップ準位を含み、電界集中により電流が流れても
トラッピングが生じて電界を緩和する働きをして、浮遊
ゲートを取り囲む酸化膜５ａからの電荷のリークを抑制
する。酸化膜５ａに欠陥がある場合も同様の機構が働
く。これがシリコン窒化膜５ｂを用いている理由であ
る。
（ａ）に破線Ａで示すような、浮遊ゲート４をパターン
形成して得られるエッジ部分での電界集中が代表的なも
のである。またシリコン酸化膜５ａを熱酸化により形成
した場合の浮遊ゲート４の表面にできる凹凸による電界
集中もある。ＯＮＯ膜５のシリコン窒化膜５ｂは、多く
のトラップ準位を含み、電界集中により電流が流れても
トラッピングが生じて電界を緩和する働きをして、浮遊
ゲートを取り囲む酸化膜５ａからの電荷のリークを抑制
する。酸化膜５ａに欠陥がある場合も同様の機構が働
く。これがシリコン窒化膜５ｂを用いている理由であ
る。
【０００７】ところで、メモリセルの動作時や浮遊ゲー
トが電子を保持している状態では、制御ゲート６側に正
のバイアスがかかった状態となる。シリコン窒化膜はそ
のトラップ準位を介してホール伝導によって大きなリー
ク電流が流れることが知られている。従って、シリコン
窒化膜５ｂ上に直接制御ゲート６を形成したとすると、
制御ゲート６からホールが注入されるため、絶縁耐性が
十分に保てない。この制御ゲート６からのホール注入を
抑制するために、上側のシリコン酸化膜５ｃが設けられ
ているのである。
トが電子を保持している状態では、制御ゲート６側に正
のバイアスがかかった状態となる。シリコン窒化膜はそ
のトラップ準位を介してホール伝導によって大きなリー
ク電流が流れることが知られている。従って、シリコン
窒化膜５ｂ上に直接制御ゲート６を形成したとすると、
制御ゲート６からホールが注入されるため、絶縁耐性が
十分に保てない。この制御ゲート６からのホール注入を
抑制するために、上側のシリコン酸化膜５ｃが設けられ
ているのである。
【０００８】上述した電界緩和やリーク防止の機能を発
揮するために、ＯＮＯ膜５では、上下のシリコン酸化膜
５ａ，５ｃに５〜６ｎｍの膜厚が必要となる。シリコン
窒化膜５ｂは、１０ｎｍ（酸化膜換算で５ｎｍ）程度で
ある。従って、ＯＮＯ膜５は実効酸化膜厚で１５〜１６
ｎｍとなる。
揮するために、ＯＮＯ膜５では、上下のシリコン酸化膜
５ａ，５ｃに５〜６ｎｍの膜厚が必要となる。シリコン
窒化膜５ｂは、１０ｎｍ（酸化膜換算で５ｎｍ）程度で
ある。従って、ＯＮＯ膜５は実効酸化膜厚で１５〜１６
ｎｍとなる。
【０００９】
【発明が解決しようとする課題】上述したＯＮＯ構造の
層間絶縁膜には、次のような問題があった。第１に、メ
モリセルの低電圧での動作を可能とするためには、制御
ゲートと浮遊ゲートの結合容量が大きいことが望まし
く、そのためにはＯＮＯ膜はできるだけ薄いことが望ま
しい。各膜厚を限界まで薄くすれば、トータルで酸化膜
換算１４ｎｍ程度までは薄くできるが、しかしこれ以上
の薄膜化は困難になってきている。第２に、ＯＮＯ膜で
は、ゲート加工後に後酸化工程で、図４（ｂ）に示すよ
うに、浮遊ゲート４と制御ゲート６の間に側面からバー
ズビークＢが侵入する。このバーズビークは、制御ゲー
ト６と浮遊ゲート４の結合容量を低下させる。特に、浮
遊ゲート直上のシリコン酸化膜５ａをＣＶＤにより形成
した場合には、熱酸化膜に比べて緻密性が劣るために、
膜中の酸素の拡散が速く、大きなバーズビークが入って
しまう。低いプロセス温度で良質のシリコン酸化膜を得
ようとする場合、熱酸化よりもＣＶＤによるシリコン酸
化膜が用いられる場合があるので、特にこの様な場合に
バーズビークの侵入が問題となる。
層間絶縁膜には、次のような問題があった。第１に、メ
モリセルの低電圧での動作を可能とするためには、制御
ゲートと浮遊ゲートの結合容量が大きいことが望まし
く、そのためにはＯＮＯ膜はできるだけ薄いことが望ま
しい。各膜厚を限界まで薄くすれば、トータルで酸化膜
換算１４ｎｍ程度までは薄くできるが、しかしこれ以上
の薄膜化は困難になってきている。第２に、ＯＮＯ膜で
は、ゲート加工後に後酸化工程で、図４（ｂ）に示すよ
うに、浮遊ゲート４と制御ゲート６の間に側面からバー
ズビークＢが侵入する。このバーズビークは、制御ゲー
ト６と浮遊ゲート４の結合容量を低下させる。特に、浮
遊ゲート直上のシリコン酸化膜５ａをＣＶＤにより形成
した場合には、熱酸化膜に比べて緻密性が劣るために、
膜中の酸素の拡散が速く、大きなバーズビークが入って
しまう。低いプロセス温度で良質のシリコン酸化膜を得
ようとする場合、熱酸化よりもＣＶＤによるシリコン酸
化膜が用いられる場合があるので、特にこの様な場合に
バーズビークの侵入が問題となる。
【００１０】この発明は、上記事情を考慮してなされた
もので、電界緩和効果とリーク防止機能を確保しなが
ら、制御ゲートと浮遊ゲートの間の大きな結合容量をも
確保できるようにした層間絶縁膜を持つ不揮発性半導体
記憶装置を提供することを目的としている。
もので、電界緩和効果とリーク防止機能を確保しなが
ら、制御ゲートと浮遊ゲートの間の大きな結合容量をも
確保できるようにした層間絶縁膜を持つ不揮発性半導体
記憶装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】この発明に係る第１の不
揮発性半導体記憶装置は、半導体基板と、この半導体基
板上にトンネル絶縁膜を介して形成された浮遊ゲート
と、この浮遊ゲート上に層間絶縁膜を介して形成された
制御ゲートとを有するメモリセルを用いた不揮発性半導
体記憶装置において、前記層間絶縁膜は、前記浮遊ゲー
トに接するシリコン酸化膜と、このシリコン酸化膜上に
減圧ＣＶＤ法により形成された第１のシリコン窒化膜
と、この第１のシリコン窒化膜上に形成された第１のシ
リコン窒化膜よりトラップ密度の低い第２のシリコン窒
化膜とを有することを特徴とする。
揮発性半導体記憶装置は、半導体基板と、この半導体基
板上にトンネル絶縁膜を介して形成された浮遊ゲート
と、この浮遊ゲート上に層間絶縁膜を介して形成された
制御ゲートとを有するメモリセルを用いた不揮発性半導
体記憶装置において、前記層間絶縁膜は、前記浮遊ゲー
トに接するシリコン酸化膜と、このシリコン酸化膜上に
減圧ＣＶＤ法により形成された第１のシリコン窒化膜
と、この第１のシリコン窒化膜上に形成された第１のシ
リコン窒化膜よりトラップ密度の低い第２のシリコン窒
化膜とを有することを特徴とする。
【００１２】第１の不揮発性半導体記憶装置において、
好ましくは、前記第２のシリコン窒化膜は、少なくとも
シラン系ガスと窒素を含むガスをプラズマ分解して得ら
れる活性なＳｉとＮとを基板面に搬送することにより堆
積されたものとする。また、第１の不揮発性半導体記憶
装置において、好ましくは、前記第１のシリコン窒化膜
は水素含有量が１０21／ｃｍ3以上であり、前記第２の
シリコン窒化膜は水素含有量が１０19／ｃｍ3以下であ
るものとする。
好ましくは、前記第２のシリコン窒化膜は、少なくとも
シラン系ガスと窒素を含むガスをプラズマ分解して得ら
れる活性なＳｉとＮとを基板面に搬送することにより堆
積されたものとする。また、第１の不揮発性半導体記憶
装置において、好ましくは、前記第１のシリコン窒化膜
は水素含有量が１０21／ｃｍ3以上であり、前記第２の
シリコン窒化膜は水素含有量が１０19／ｃｍ3以下であ
るものとする。
【００１３】この発明に係る第２の不揮発性半導体記憶
装置は、半導体基板と、この半導体基板上にトンネル絶
縁膜を介して形成された浮遊ゲートと、この浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートとを有す
るメモリセルを用いた不揮発性半導体記憶装置におい
て、前記層間絶縁膜は、前記浮遊ゲートに接するシリコ
ン酸化膜と、このシリコン酸化膜上に堆積された、減圧
ＣＶＤ法によるシリコン窒化膜よりトラップ密度の低い
シリコン窒化膜とを有することを特徴とする。
装置は、半導体基板と、この半導体基板上にトンネル絶
縁膜を介して形成された浮遊ゲートと、この浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートとを有す
るメモリセルを用いた不揮発性半導体記憶装置におい
て、前記層間絶縁膜は、前記浮遊ゲートに接するシリコ
ン酸化膜と、このシリコン酸化膜上に堆積された、減圧
ＣＶＤ法によるシリコン窒化膜よりトラップ密度の低い
シリコン窒化膜とを有することを特徴とする。
【００１４】この発明に係る第３の不揮発性半導体記憶
装置は、半導体基板と、この半導体基板上にトンネル絶
縁膜を介して形成された浮遊ゲートと、この浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートとを有す
るメモリセルを用いた不揮発性半導体記憶装置におい
て、前記層間絶縁膜は、前記浮遊ゲートに接するシリコ
ン酸化膜と、このシリコン酸化膜上に堆積された、水素
含有量が１０19／ｃｍ3以下であるシリコン窒化膜とを
有することを特徴とする。
装置は、半導体基板と、この半導体基板上にトンネル絶
縁膜を介して形成された浮遊ゲートと、この浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートとを有す
るメモリセルを用いた不揮発性半導体記憶装置におい
て、前記層間絶縁膜は、前記浮遊ゲートに接するシリコ
ン酸化膜と、このシリコン酸化膜上に堆積された、水素
含有量が１０19／ｃｍ3以下であるシリコン窒化膜とを
有することを特徴とする。
【００１５】第２又は第３の不揮発性半導体記憶装置に
おいて、好ましくは、前記シリコン窒化膜は、少なくと
もシラン系ガスと窒素を含むガスをプラズマ分解して得
られる活性なＳｉとＮとを基板面に搬送することにより
堆積されたものであるとする。
おいて、好ましくは、前記シリコン窒化膜は、少なくと
もシラン系ガスと窒素を含むガスをプラズマ分解して得
られる活性なＳｉとＮとを基板面に搬送することにより
堆積されたものであるとする。
【００１６】この発明に係る第４の不揮発性半導体記憶
装置は、半導体基板と、この半導体基板上にトンネル絶
縁膜を介して形成された浮遊ゲートと、この浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートとを有す
るメモリセルを用いた不揮発性半導体記憶装置におい
て、前記層間絶縁膜は、前記浮遊ゲート及び制御ゲート
の少なくとも一方に接する層として、減圧ＣＶＤ法によ
るシリコン窒化膜よりトラップ密度の低いシリコン窒化
膜を有することを特徴とする。
装置は、半導体基板と、この半導体基板上にトンネル絶
縁膜を介して形成された浮遊ゲートと、この浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートとを有す
るメモリセルを用いた不揮発性半導体記憶装置におい
て、前記層間絶縁膜は、前記浮遊ゲート及び制御ゲート
の少なくとも一方に接する層として、減圧ＣＶＤ法によ
るシリコン窒化膜よりトラップ密度の低いシリコン窒化
膜を有することを特徴とする。
【００１７】この発明に係る第５の不揮発性半導体記憶
装置は、半導体基板と、この半導体基板上にトンネル絶
縁膜を介して形成された浮遊ゲートと、この浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートとを有す
るメモリセルを用いた不揮発性半導体記憶装置におい
て、前記層間絶縁膜は、前記浮遊ゲート及び制御ゲート
の少なくとも一方に接する層として、水素含有量が１０
19／ｃｍ3以下であるシリコン窒化膜を有することを特
徴とする。
装置は、半導体基板と、この半導体基板上にトンネル絶
縁膜を介して形成された浮遊ゲートと、この浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートとを有す
るメモリセルを用いた不揮発性半導体記憶装置におい
て、前記層間絶縁膜は、前記浮遊ゲート及び制御ゲート
の少なくとも一方に接する層として、水素含有量が１０
19／ｃｍ3以下であるシリコン窒化膜を有することを特
徴とする。
【００１８】第４又は第５の不揮発性半導体記憶装置に
おいて、好ましくは、前記シリコン窒化膜は、少なくと
もシラン系ガスと窒素を含むガスをプラズマ分解して得
られる活性なＳｉとＮとを基板面に搬送することにより
堆積されたものとする。また、第４又は第５の不揮発性
半導体記憶装置において、具体的には、（１）前記シリ
コン窒化膜は、前記浮遊ゲート及び制御ゲートの双方に
接して二層設けられ、これら二層の間にシリコン酸化膜
を介在させるものとし、或いは（２）前記シリコン窒化
膜は、前記浮遊ゲート及び制御ゲートの双方に接して二
層設けられ、これら二層の間にシリコン酸化膜と減圧Ｃ
ＶＤ法によるシリコン窒化膜の積層膜を介在させるもの
とし、或いは（３）前記シリコン窒化膜は、前記浮遊ゲ
ートに接する側にのみ設けられ、この上にシリコン酸化
膜、減圧ＣＶＤ法によるシリコン窒化膜及びシリコン酸
化膜の積層膜が形成されているものとする。
おいて、好ましくは、前記シリコン窒化膜は、少なくと
もシラン系ガスと窒素を含むガスをプラズマ分解して得
られる活性なＳｉとＮとを基板面に搬送することにより
堆積されたものとする。また、第４又は第５の不揮発性
半導体記憶装置において、具体的には、（１）前記シリ
コン窒化膜は、前記浮遊ゲート及び制御ゲートの双方に
接して二層設けられ、これら二層の間にシリコン酸化膜
を介在させるものとし、或いは（２）前記シリコン窒化
膜は、前記浮遊ゲート及び制御ゲートの双方に接して二
層設けられ、これら二層の間にシリコン酸化膜と減圧Ｃ
ＶＤ法によるシリコン窒化膜の積層膜を介在させるもの
とし、或いは（３）前記シリコン窒化膜は、前記浮遊ゲ
ートに接する側にのみ設けられ、この上にシリコン酸化
膜、減圧ＣＶＤ法によるシリコン窒化膜及びシリコン酸
化膜の積層膜が形成されているものとする。
【００１９】この発明によると、層間絶縁膜の中に通常
のＬＰＣＶＤ法によるシリコン窒化膜よりトラップ準位
密度が十分に低いシリコン窒化膜を用いることにより、
電界緩和効果及びリーク低減の効果を発揮しながら、実
効酸化膜厚を従来より小さくして、制御ゲートと浮遊ゲ
ート間の大きな結合容量を確保することが可能になる。
また、制御ゲート或いは浮遊ゲートに接する層をこの様
なシリコン窒化膜とすると、後酸化工程でのバーズビー
ク侵入が抑制されるので、制御ゲートと浮遊ゲート間の
大きな結合容量を確保することが可能になる。
のＬＰＣＶＤ法によるシリコン窒化膜よりトラップ準位
密度が十分に低いシリコン窒化膜を用いることにより、
電界緩和効果及びリーク低減の効果を発揮しながら、実
効酸化膜厚を従来より小さくして、制御ゲートと浮遊ゲ
ート間の大きな結合容量を確保することが可能になる。
また、制御ゲート或いは浮遊ゲートに接する層をこの様
なシリコン窒化膜とすると、後酸化工程でのバーズビー
ク侵入が抑制されるので、制御ゲートと浮遊ゲート間の
大きな結合容量を確保することが可能になる。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 実施の形態１ 図１（ａ）（ｂ）はこの発明の実施の形態１による不揮
発性半導体記憶装置のメモリセル構造を示す直交２方向
の断面図である。ｐ型シリコン基板１１に素子分離絶縁
膜１２が形成され、素子分離絶縁膜１２で囲まれた素子
領域にトンネル絶縁膜１３を介して多結晶シリコン膜に
よる浮遊ゲート１４が形成されている。トンネル絶縁膜
１３はシリコン酸化膜である。浮遊ゲート１４上には層
間絶縁膜１５を介して多結晶シリコン膜による制御ゲー
ト１６が積層形成されている。制御ゲート１６に自己整
合されて、基板にはソース、ドレイン拡散層１７、１８
が形成されている。
の実施の形態を説明する。 実施の形態１ 図１（ａ）（ｂ）はこの発明の実施の形態１による不揮
発性半導体記憶装置のメモリセル構造を示す直交２方向
の断面図である。ｐ型シリコン基板１１に素子分離絶縁
膜１２が形成され、素子分離絶縁膜１２で囲まれた素子
領域にトンネル絶縁膜１３を介して多結晶シリコン膜に
よる浮遊ゲート１４が形成されている。トンネル絶縁膜
１３はシリコン酸化膜である。浮遊ゲート１４上には層
間絶縁膜１５を介して多結晶シリコン膜による制御ゲー
ト１６が積層形成されている。制御ゲート１６に自己整
合されて、基板にはソース、ドレイン拡散層１７、１８
が形成されている。
【００２１】層間絶縁膜１５は、浮遊ゲート１４に接す
るシリコン酸化膜１５ａと、この上に形成された二層の
シリコン窒化膜１５ｂ，１５ｃとからなる。第１のシリ
コン窒化膜１５ｂは、通常の減圧（ＬＰ）ＣＶＤ法によ
り形成された膜であり、第２のシリコン窒化膜１５ｃ
は、ＪＶＤ（Jet Vapor Deposition）法により形成され
た、第１のシリコン窒化膜１５ｂに比べてトラップ準位
密度が十分に低く、低電界領域でのリーク電流が少ない
膜である。
るシリコン酸化膜１５ａと、この上に形成された二層の
シリコン窒化膜１５ｂ，１５ｃとからなる。第１のシリ
コン窒化膜１５ｂは、通常の減圧（ＬＰ）ＣＶＤ法によ
り形成された膜であり、第２のシリコン窒化膜１５ｃ
は、ＪＶＤ（Jet Vapor Deposition）法により形成され
た、第１のシリコン窒化膜１５ｂに比べてトラップ準位
密度が十分に低く、低電界領域でのリーク電流が少ない
膜である。
【００２２】具体的にシリコン酸化膜１５ａは、浮遊ゲ
ート１４を熱酸化して得られる熱酸化膜、或いはＬＰＣ
ＶＤ法によるシリコン酸化膜である。第１のシリコン窒
化膜１５ｂは、ジクロルシラン（ＳｉＨ2Ｃｌ2）とアン
モニア（ＮＨ4）を原料ガスとしたＬＰＣＶＤ法により
形成される。第２のシリコン窒化膜１５ｃは、例えばＨ
ｅ等のキャリアガスと共に供給されるシラン系ガス（例
えばＳｉＨ4）と、窒素を含むガス（例えばＮ2）とをマ
イクロ波電力によりプラズマ分解して活性なＳｉとＮを
生成し、これをチャンバ内に配置された基板表面に供給
するＪＶＤにより堆積される。このＪＶＤ法により、ト
ラップ準位密度の低いシリコン窒化膜が得られること
は、既に報告されている（例えば、Applied Surfaces S
cience 117/118(1997)259-267参照）。
ート１４を熱酸化して得られる熱酸化膜、或いはＬＰＣ
ＶＤ法によるシリコン酸化膜である。第１のシリコン窒
化膜１５ｂは、ジクロルシラン（ＳｉＨ2Ｃｌ2）とアン
モニア（ＮＨ4）を原料ガスとしたＬＰＣＶＤ法により
形成される。第２のシリコン窒化膜１５ｃは、例えばＨ
ｅ等のキャリアガスと共に供給されるシラン系ガス（例
えばＳｉＨ4）と、窒素を含むガス（例えばＮ2）とをマ
イクロ波電力によりプラズマ分解して活性なＳｉとＮを
生成し、これをチャンバ内に配置された基板表面に供給
するＪＶＤにより堆積される。このＪＶＤ法により、ト
ラップ準位密度の低いシリコン窒化膜が得られること
は、既に報告されている（例えば、Applied Surfaces S
cience 117/118(1997)259-267参照）。
【００２３】ここで、ＬＰＣＶＤ法により堆積される第
１のシリコン窒化膜１５ｂの水素含有量は１０21／ｃｍ
3以上であるのに対し、ＪＶＤ法により堆積される第２
のシリコン窒化膜１５ｃの水素含有量は１０19／ｃｍ3
以下である。この水素含有量の相違が、両者のトラップ
準位密度の大小と相関しており、還元すれば、水素含有
量の少ない、ＪＶＤ法により堆積されたシリコン窒化膜
は、トラップ準位密度が低く、低電界領域でのリーク電
流が少ない。なお、ＪＶＤ法により堆積されたシリコン
窒化膜と同程度に水素含有量が少なく、トラップ準位密
度が低いものが得られるのであれば、他の堆積法による
シリコン窒化膜を用いてもよい。
１のシリコン窒化膜１５ｂの水素含有量は１０21／ｃｍ
3以上であるのに対し、ＪＶＤ法により堆積される第２
のシリコン窒化膜１５ｃの水素含有量は１０19／ｃｍ3
以下である。この水素含有量の相違が、両者のトラップ
準位密度の大小と相関しており、還元すれば、水素含有
量の少ない、ＪＶＤ法により堆積されたシリコン窒化膜
は、トラップ準位密度が低く、低電界領域でのリーク電
流が少ない。なお、ＪＶＤ法により堆積されたシリコン
窒化膜と同程度に水素含有量が少なく、トラップ準位密
度が低いものが得られるのであれば、他の堆積法による
シリコン窒化膜を用いてもよい。
【００２４】次に、この様な層間絶縁膜１５の構造を用
いる理由と、各部の好ましい膜厚等について以下に具体
的に説明する。ＪＶＤ法で堆積されたシリコン窒化膜の
単層膜１５ｃでは、ＬＰＣＶＤ法で堆積されたシリコン
窒化膜ほどではないが、低電界領域でFrenkel-Poole型
の電流が流れるため、これ単独では層間絶縁膜として用
いることが難しい。また、シリコン窒化膜はシリコンに
対するバリアハイトがシリコン酸化膜に比べて低く、浮
遊ゲートからの電子放出に対する障壁として不十分であ
る。従って、層間絶縁膜として例えば浮遊ゲート１４の
直上にシリコン酸化膜１５ａが必要である。十分な絶縁
耐性を維持するには、シリコン酸化膜１５ａとして、５
〜６ｎｍ程度の膜厚を必要とする。
いる理由と、各部の好ましい膜厚等について以下に具体
的に説明する。ＪＶＤ法で堆積されたシリコン窒化膜の
単層膜１５ｃでは、ＬＰＣＶＤ法で堆積されたシリコン
窒化膜ほどではないが、低電界領域でFrenkel-Poole型
の電流が流れるため、これ単独では層間絶縁膜として用
いることが難しい。また、シリコン窒化膜はシリコンに
対するバリアハイトがシリコン酸化膜に比べて低く、浮
遊ゲートからの電子放出に対する障壁として不十分であ
る。従って、層間絶縁膜として例えば浮遊ゲート１４の
直上にシリコン酸化膜１５ａが必要である。十分な絶縁
耐性を維持するには、シリコン酸化膜１５ａとして、５
〜６ｎｍ程度の膜厚を必要とする。
【００２５】ＬＰＣＶＤ法による第１のシリコン窒化膜
１５ｂは、電界緩和効果とリーク防止のために必要であ
る。即ち、このシリコン窒化膜１５ｂは、トラップ密度
が高く、且つFrenkel-Poole型の電気伝導特性を示す。
このFrenkel-Poole型の電気伝導は高電界領域での電流
は少なく、またトラップを含む膜は初期に電流が流れて
もキャリアがトラップされることにより電流が流れにく
くなる。このため、このシリコン窒化膜１５ｂにより、
浮遊ゲート１４の二次元形状のエッジ部での電界集中に
よるリーク電流増大が抑制されることになる。十分な電
界緩和効果を発揮するためには、このシリコン窒化膜１
５ｂの膜厚は、６ｎｍ以上であることが好ましく、また
大きな結合容量を確保するためには１０ｎｍ以下である
ことが好ましい。具体的には、８ｎｍ程度とする。
１５ｂは、電界緩和効果とリーク防止のために必要であ
る。即ち、このシリコン窒化膜１５ｂは、トラップ密度
が高く、且つFrenkel-Poole型の電気伝導特性を示す。
このFrenkel-Poole型の電気伝導は高電界領域での電流
は少なく、またトラップを含む膜は初期に電流が流れて
もキャリアがトラップされることにより電流が流れにく
くなる。このため、このシリコン窒化膜１５ｂにより、
浮遊ゲート１４の二次元形状のエッジ部での電界集中に
よるリーク電流増大が抑制されることになる。十分な電
界緩和効果を発揮するためには、このシリコン窒化膜１
５ｂの膜厚は、６ｎｍ以上であることが好ましく、また
大きな結合容量を確保するためには１０ｎｍ以下である
ことが好ましい。具体的には、８ｎｍ程度とする。
【００２６】ＪＶＤ法による第２のシリコン窒化膜１５
ｃは、制御ゲート１６からのホール注入を抑制する働き
をする。即ち、ＬＰＣＶＤ法によるシリコン窒化膜１５
ｂは、Frenkel-Poole型のホール電流を流し易く、これ
が制御ゲート６に直接接していると、前述のように制御
ゲート１６が正バイアスになる動作モードで制御ゲート
１６からのホール注入により大きなリーク電流が流れて
しまう。ＪＶＤ法による第２のシリコン窒化膜１５ｃ
は、トラップ密度が非常に低く、制御ゲート１６からの
ホール注入が効果的に抑制されることになる。この作用
を発揮するためには、第２のシリコン窒化膜１５ｃは、
６ｎｍ以上の膜厚が好ましく、また大きな結合容量を確
保するためには１０ｎｍ以下にすることが好ましい。
ｃは、制御ゲート１６からのホール注入を抑制する働き
をする。即ち、ＬＰＣＶＤ法によるシリコン窒化膜１５
ｂは、Frenkel-Poole型のホール電流を流し易く、これ
が制御ゲート６に直接接していると、前述のように制御
ゲート１６が正バイアスになる動作モードで制御ゲート
１６からのホール注入により大きなリーク電流が流れて
しまう。ＪＶＤ法による第２のシリコン窒化膜１５ｃ
は、トラップ密度が非常に低く、制御ゲート１６からの
ホール注入が効果的に抑制されることになる。この作用
を発揮するためには、第２のシリコン窒化膜１５ｃは、
６ｎｍ以上の膜厚が好ましく、また大きな結合容量を確
保するためには１０ｎｍ以下にすることが好ましい。
【００２７】具体的に例えば、シリコン酸化膜１５ａを
６ｎｍ、シリコン窒化膜１５ａ，１５ｂをそれぞれ６ｎ
ｍ（酸化膜換算３ｎｍ）として、層間絶縁膜１５の実効
酸化膜厚は１２ｎｍとなる。従って、従来のＯＮＯ構造
を用いた場合に比べて薄膜化が可能であり、しかも十分
な電界緩和効果を得ることができる。また、層間絶縁膜
１５の最上層がシリコン窒化膜１５ｃであるから、後酸
化を行った場合のバーズビークの侵入を抑制することが
できる。
６ｎｍ、シリコン窒化膜１５ａ，１５ｂをそれぞれ６ｎ
ｍ（酸化膜換算３ｎｍ）として、層間絶縁膜１５の実効
酸化膜厚は１２ｎｍとなる。従って、従来のＯＮＯ構造
を用いた場合に比べて薄膜化が可能であり、しかも十分
な電界緩和効果を得ることができる。また、層間絶縁膜
１５の最上層がシリコン窒化膜１５ｃであるから、後酸
化を行った場合のバーズビークの侵入を抑制することが
できる。
【００２８】実施の形態２ 図２は、この発明の実施の形態２によるメモリセル構造
を、図１（ｂ）に対応させて示す。この実施の形態で
は、層間絶縁膜１５が、浮遊ゲート１４側から、シリコ
ン酸化膜１５ａと、ＪＶＤ法による、トラップ密度が低
く且つ水素含有量１０19／ｃｍ3以下のシリコン窒化膜
１５ｃとの二層により形成されている。
を、図１（ｂ）に対応させて示す。この実施の形態で
は、層間絶縁膜１５が、浮遊ゲート１４側から、シリコ
ン酸化膜１５ａと、ＪＶＤ法による、トラップ密度が低
く且つ水素含有量１０19／ｃｍ3以下のシリコン窒化膜
１５ｃとの二層により形成されている。
【００２９】実施の形態１では、高電界での使用に耐え
得るようにするため、層間絶縁膜１５の中央に、Frenke
l-Poole型伝導を示すＬＰＣＶＤ法によるシリコン窒化
膜１５ｂを介在させている。しかし、高い電界で動作さ
せない場合には、このシリコン窒化膜１５ｂは必ずしも
必要ではない。即ち、図２に示すように、最下層のシリ
コン酸化膜１５ａの欠陥をブロックする目的で、シリコ
ン酸化膜１５ａと、ＪＶＤ法によるトラップ密度の低い
シリコン窒化膜１５ｃとの二層構造とすることができ
る。
得るようにするため、層間絶縁膜１５の中央に、Frenke
l-Poole型伝導を示すＬＰＣＶＤ法によるシリコン窒化
膜１５ｂを介在させている。しかし、高い電界で動作さ
せない場合には、このシリコン窒化膜１５ｂは必ずしも
必要ではない。即ち、図２に示すように、最下層のシリ
コン酸化膜１５ａの欠陥をブロックする目的で、シリコ
ン酸化膜１５ａと、ＪＶＤ法によるトラップ密度の低い
シリコン窒化膜１５ｃとの二層構造とすることができ
る。
【００３０】通常のＬＰＣＶＤによるトラップの多いシ
リコン窒化膜の場合、シリコン酸化膜／シリコン窒化膜
の二層構造のみでは、制御ゲートから多量に注入される
ホールによりシリコン窒化膜を用いた効果が期待できな
いが、例えばＪＶＤ法によるシリコン窒化膜を用いれば
そのホール伝導が殆どないため、二層構造でも十分に効
果が得られる。
リコン窒化膜の場合、シリコン酸化膜／シリコン窒化膜
の二層構造のみでは、制御ゲートから多量に注入される
ホールによりシリコン窒化膜を用いた効果が期待できな
いが、例えばＪＶＤ法によるシリコン窒化膜を用いれば
そのホール伝導が殆どないため、二層構造でも十分に効
果が得られる。
【００３１】実施の形態３ 後酸化による層間絶縁膜へのバーズビーク侵入を防止す
るために、浮遊ゲートの直上（即ち層間絶縁膜の最下
層）、或いは制御ゲートの直下（即ち層間絶縁膜の最上
層）に、ＪＶＤ法による水素含有量１０19／ｃｍ3以下
のシリコン窒化膜を、３ｎｍ程度のごく薄い膜厚をもっ
て介在させる。このシリコン窒化膜に通常のＬＰＣＶＤ
法によるトラップ密度の高い膜を用いると、膜中の電荷
のトラップや放出により、メモリセルのしきい値の不安
定性が生じるが、ＪＶＤ法により堆積したトラップ密度
の低いシリコン窒化膜を用いれば、不安定性が生じるこ
とはない。
るために、浮遊ゲートの直上（即ち層間絶縁膜の最下
層）、或いは制御ゲートの直下（即ち層間絶縁膜の最上
層）に、ＪＶＤ法による水素含有量１０19／ｃｍ3以下
のシリコン窒化膜を、３ｎｍ程度のごく薄い膜厚をもっ
て介在させる。このシリコン窒化膜に通常のＬＰＣＶＤ
法によるトラップ密度の高い膜を用いると、膜中の電荷
のトラップや放出により、メモリセルのしきい値の不安
定性が生じるが、ＪＶＤ法により堆積したトラップ密度
の低いシリコン窒化膜を用いれば、不安定性が生じるこ
とはない。
【００３２】図３（ａ）〜（ｄ）は、この実施の形態３
による層間絶縁膜構造のみを抽出して示している。図３
（ａ）は、図２の層間絶縁膜１５の構造に対して、浮遊
ゲート１４に接する層として、ＪＶＤ法によるシリコン
窒化膜１５ｄを介在させた例である。制御ゲート１６に
接する層としても同様のシリコン窒化膜１５ｃが設けら
れ、これら窒化膜１５ｃ，１５ｄの間にシリコン酸化膜
１５ａを挟んで層間絶縁膜１５が構成される。
による層間絶縁膜構造のみを抽出して示している。図３
（ａ）は、図２の層間絶縁膜１５の構造に対して、浮遊
ゲート１４に接する層として、ＪＶＤ法によるシリコン
窒化膜１５ｄを介在させた例である。制御ゲート１６に
接する層としても同様のシリコン窒化膜１５ｃが設けら
れ、これら窒化膜１５ｃ，１５ｄの間にシリコン酸化膜
１５ａを挟んで層間絶縁膜１５が構成される。
【００３３】図３（ｂ）は、図１の層間絶縁膜１５の構
造に対して同様に、浮遊ゲート１４に接する層として、
ＪＶＤ法によるシリコン窒化膜１５ｄを介在させた例で
ある。この場合も、制御ゲート１６に接する層として同
様のシリコン窒化膜１５ｃが設けられ、これらの窒化膜
１５ｃ，１５ｄの間には、シリコン酸化膜１５ａとＬＰ
ＣＶＤ法によるシリコン窒化膜１５ｂの積層膜を介在さ
せている。
造に対して同様に、浮遊ゲート１４に接する層として、
ＪＶＤ法によるシリコン窒化膜１５ｄを介在させた例で
ある。この場合も、制御ゲート１６に接する層として同
様のシリコン窒化膜１５ｃが設けられ、これらの窒化膜
１５ｃ，１５ｄの間には、シリコン酸化膜１５ａとＬＰ
ＣＶＤ法によるシリコン窒化膜１５ｂの積層膜を介在さ
せている。
【００３４】図３（ｃ）は、通常のＯＮＯ構造の層間絶
縁膜１５０に対して同様に、浮遊ゲート１４に接する層
として、ＪＶＤ法によるシリコン窒化膜１５ｄを介在さ
せた例である。即ち、シリコン窒化膜１５ｄの上に更
に、シリコン酸化膜、ＬＰＣＶＤ法によるシリコン窒化
膜、シリコン酸化膜の積層膜１５0が重ねられている。
縁膜１５０に対して同様に、浮遊ゲート１４に接する層
として、ＪＶＤ法によるシリコン窒化膜１５ｄを介在さ
せた例である。即ち、シリコン窒化膜１５ｄの上に更
に、シリコン酸化膜、ＬＰＣＶＤ法によるシリコン窒化
膜、シリコン酸化膜の積層膜１５0が重ねられている。
【００３５】図３（ｄ）は、通常のＯＮＯ構造の層間絶
縁膜１５0に対して更に、浮遊ゲート１４及び制御ゲー
ト１６に接する層として、ＪＶＤ法によるシリコン窒化
膜１５ｄ，１５ｅを形成した例である。即ち、図３
（ｃ）のＯＮＯ構造の層間絶縁膜１５0の上に更にシリ
コン窒化膜１５ｅが重ねられている。この実施の形態に
よっても同様の効果が得られる。
縁膜１５0に対して更に、浮遊ゲート１４及び制御ゲー
ト１６に接する層として、ＪＶＤ法によるシリコン窒化
膜１５ｄ，１５ｅを形成した例である。即ち、図３
（ｃ）のＯＮＯ構造の層間絶縁膜１５0の上に更にシリ
コン窒化膜１５ｅが重ねられている。この実施の形態に
よっても同様の効果が得られる。
【００３６】
【発明の効果】以上述べたようにこの発明によれば、積
層ゲート構造を持つ不揮発性メモリセルの層間絶縁膜の
中に、通常のＬＰＣＶＤ法によるシリコン窒化膜よりト
ラップ準位密度が十分に低いシリコン窒化膜を用いるこ
とにより、電界緩和効果及びリーク低減の効果を発揮し
ながら、実効酸化膜厚を従来より小さくして、制御ゲー
トと浮遊ゲート間の大きな結合容量を確保することが可
能になる。
層ゲート構造を持つ不揮発性メモリセルの層間絶縁膜の
中に、通常のＬＰＣＶＤ法によるシリコン窒化膜よりト
ラップ準位密度が十分に低いシリコン窒化膜を用いるこ
とにより、電界緩和効果及びリーク低減の効果を発揮し
ながら、実効酸化膜厚を従来より小さくして、制御ゲー
トと浮遊ゲート間の大きな結合容量を確保することが可
能になる。
【図１】この発明の実施の形態１によるメモリセル構造
を示す。
を示す。
【図２】この発明の実施の形態２によるメモリセル構造
を示す。
を示す。
【図３】この発明の実施の形態３によるメモリセルの層
間絶縁膜構造を示す。
間絶縁膜構造を示す。
【図４】従来の不揮発性メモリのメモリセル構造を示
す。
す。
１１…シリコン基板、１２…素子分離絶縁膜、１３…ト
ンネル絶縁膜、１４…浮遊ゲート、１５…層間絶縁膜、
１５ａ…シリコン酸化膜、１５ｂ…第１のシリコン窒化
膜、１５ｃ…第２のシリコン窒化膜、１６…制御ゲー
ト、１７，１８…ソース，ドレイン拡散層。
ンネル絶縁膜、１４…浮遊ゲート、１５…層間絶縁膜、
１５ａ…シリコン酸化膜、１５ｂ…第１のシリコン窒化
膜、１５ｃ…第２のシリコン窒化膜、１６…制御ゲー
ト、１７，１８…ソース，ドレイン拡散層。
Claims (12)
- 【請求項１】 半導体基板と、この半導体基板上にトン
ネル絶縁膜を介して形成された浮遊ゲートと、この浮遊
ゲート上に層間絶縁膜を介して形成された制御ゲートと
を有するメモリセルを用いた不揮発性半導体記憶装置に
おいて、 前記層間絶縁膜は、 前記浮遊ゲートに接するシリコン酸化膜と、 このシリコン酸化膜上に減圧ＣＶＤ法により形成された
第１のシリコン窒化膜と、 この第１のシリコン窒化膜上に形成された第１のシリコ
ン窒化膜よりトラップ密度の低い第２のシリコン窒化膜
とを有することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記第２のシリコン窒化膜は、少なくと
もシラン系ガスと窒素を含むガスをプラズマ分解して得
られる活性なＳｉとＮとを基板面に搬送することにより
堆積されたものであることを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項３】 前記第１のシリコン窒化膜は水素含有量
が１０21／ｃｍ3以上であり、前記第２のシリコン窒化
膜は水素含有量が１０19／ｃｍ3以下であることを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 半導体基板と、この半導体基板上にトン
ネル絶縁膜を介して形成された浮遊ゲートと、この浮遊
ゲート上に層間絶縁膜を介して形成された制御ゲートと
を有するメモリセルを用いた不揮発性半導体記憶装置に
おいて、 前記層間絶縁膜は、 前記浮遊ゲートに接するシリコン酸化膜と、 このシリコン酸化膜上に堆積された、減圧ＣＶＤ法によ
るシリコン窒化膜よりトラップ密度の低いシリコン窒化
膜とを有することを特徴とする不揮発性半導体記憶装
置。 - 【請求項５】 半導体基板と、この半導体基板上にトン
ネル絶縁膜を介して形成された浮遊ゲートと、この浮遊
ゲート上に層間絶縁膜を介して形成された制御ゲートと
を有するメモリセルを用いた不揮発性半導体記憶装置に
おいて、 前記層間絶縁膜は、 前記浮遊ゲートに接するシリコン酸化膜と、 このシリコン酸化膜上に堆積された、水素含有量が１０
19／ｃｍ3以下であるシリコン窒化膜とを有することを
特徴とする不揮発性半導体記憶装置。 - 【請求項６】 前記シリコン窒化膜は、少なくともシラ
ン系ガスと窒素を含むガスをプラズマ分解して得られる
活性なＳｉとＮとを基板面に搬送することにより堆積さ
れたものであることを特徴とする請求項４又は５に記載
の不揮発性半導体記憶装置。 - 【請求項７】 半導体基板と、この半導体基板上にトン
ネル絶縁膜を介して形成された浮遊ゲートと、この浮遊
ゲート上に層間絶縁膜を介して形成された制御ゲートと
を有するメモリセルを用いた不揮発性半導体記憶装置に
おいて、 前記層間絶縁膜は、 前記浮遊ゲート及び制御ゲートの少なくとも一方に接す
る層として、減圧ＣＶＤ法によるシリコン窒化膜よりト
ラップ密度の低いシリコン窒化膜を有することを特徴と
する不揮発性半導体記憶装置。 - 【請求項８】 半導体基板と、この半導体基板上にトン
ネル絶縁膜を介して形成された浮遊ゲートと、この浮遊
ゲート上に層間絶縁膜を介して形成された制御ゲートと
を有するメモリセルを用いた不揮発性半導体記憶装置に
おいて、 前記層間絶縁膜は、 前記浮遊ゲート及び制御ゲートの少なくとも一方に接す
る層として、水素含有量が１０19／ｃｍ3以下であるシ
リコン窒化膜を有することを特徴とする不揮発性半導体
記憶装置。 - 【請求項９】 前記シリコン窒化膜は、少なくともシラ
ン系ガスと窒素を含むガスをプラズマ分解して得られる
活性なＳｉとＮとを基板面に搬送することにより堆積さ
れたものであることを特徴とする請求項７又は８に記載
の不揮発性半導体記憶装置。 - 【請求項１０】 前記シリコン窒化膜は、前記浮遊ゲー
ト及び制御ゲートの双方に接して二層設けられ、これら
二層の間にシリコン酸化膜を介在させたことを特徴とす
る請求項７又は８に記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記シリコン窒化膜は、前記浮遊ゲー
ト及び制御ゲートの双方に接して二層設けられ、これら
二層の間にシリコン酸化膜と減圧ＣＶＤ法によるシリコ
ン窒化膜の積層膜を介在させたことを特徴とする請求項
７又は８に記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記シリコン窒化膜は、前記浮遊ゲー
トに接する側にのみ設けられ、この上にシリコン酸化
膜、減圧ＣＶＤ法によるシリコン窒化膜及びシリコン酸
化膜の積層膜が形成されていることを特徴とする請求項
７又は８に記載の不揮発性半導体記憶装置。
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