JP2005210139A

JP2005210139A - 不揮発性半導体記憶装置

Info

Publication number: JP2005210139A
Application number: JP2005062651A
Authority: JP
Inventors: Seiichi Mori; 誠一森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-03-07
Filing date: 2005-03-07
Publication date: 2005-08-04

Abstract

【課題】電界緩和効果とリーク防止機能を確保しながら、制御ゲートと浮遊ゲートの間の大きな結合容量をも確保できるようにした層間絶縁膜を持つ不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１１と、基板１１上にトンネル絶縁膜１３を介して形成された浮遊ゲート１４と、この浮遊ゲート１４上に層間絶縁膜１５を介して形成された制御ゲート１６を有するメモリセルを用いた不揮発性半導体記憶装置において、層間絶縁膜１５は、浮遊ゲート１４に接するシリコン酸化膜１５ａと、このシリコン酸化膜１５ａ上にＬＰＣＶＤ法により形成された第１のシリコン窒化膜１５ｂと、この第１のシリコン窒化膜１５ｂ上にＪＶＤ法により形成された第１のシリコン窒化膜１５ｂよりトラップ密度の低い第２のシリコン窒化膜１５ｃとから構成した。
【選択図】図１

Description

この発明は、積層ゲート構造のメモリセルを有する不揮発性半導体記憶装置に関する。

従来より、不揮発性半導体記憶装置として、半導体基板上にトンネル絶縁膜を介して浮遊ゲートを形成し、この上に層間絶縁膜を介して制御ゲートを積層したメモリセル構造を用いたものが知られている。このメモリセルの層間絶縁膜としては通常、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のいわゆるＯＮＯ（Oxide-Nitride-Oxide）構造が用いられる。図４（ａ），（ｂ）は、このようなメモリセル構造の直交２方向の断面を示している。通常フラッシュメモリでは、複数のメモリセルの制御ゲートが連続的に配設されてワード線となり、図４（ａ）はそのワード線方向に平行な方向の断面である。

ｐ型シリコン基板１には素子分離絶縁膜２が形成され、この素子分離絶縁膜２で囲まれた素子領域にトンネル絶縁膜３を介して浮遊ゲート４が形成される。この浮遊ゲート４上に層間絶縁膜として、シリコン酸化膜５ａ、シリコン窒化膜５ｂ及びシリコン酸化膜５ｃが積層されたＯＮＯ膜５が形成され、更にこの上に制御ゲート６が形成されている。制御ゲート６に自己整合的にソース、ドレイン拡散層７，８が形成される。

ＯＮＯ膜５は、メモリセルの書き込み動作中にリークにより浮遊ゲート４の蓄積電荷が抜けるのを防止する働きをすると共に、長期間にわたって浮遊ゲート４に電荷を閉じ込めておく必要があるため、高い絶縁性が要求される。通常のフラッシュメモリでは浮遊ゲートに電子を保持しているが、電子保持状態では、その電子により発生する比較的弱い電界（自己電界）がＯＮＯ膜５に印加された状態となる。

ＯＮＯ膜５の浮遊ゲート４側のシリコン酸化膜５ａは、膜厚が５〜６ｎｍあれば、Fowler-Nordheim型のトンネル電流電導機構を示し、低電界で流れる電流は極めて小さい。またシリコン酸化膜５ａのシリコンに対するバリアハイトも３．２ｅＶと高い。従って、シリコン酸化膜５ａに欠陥がなく、また浮遊ゲート４の二次元形状による電界集中効果がなければ、このシリコン酸化膜５ａだけで浮遊ゲート４の電子を十分長期間保持することができるはずである。しかし実際には、欠陥や二次元電界集中効果があるために、ＯＮＯ膜が用いられている。

二次元電界集中効果とは、例えば図４（ａ）に破線Ａで示すような、浮遊ゲート４をパターン形成して得られるエッジ部分での電界集中が代表的なものである。またシリコン酸化膜５ａを熱酸化により形成した場合の浮遊ゲート４の表面にできる凹凸による電界集中もある。ＯＮＯ膜５のシリコン窒化膜５ｂは、多くのトラップ準位を含み、電界集中により電流が流れてもトラッピングが生じて電界を緩和する働きをして、浮遊ゲートを取り囲む酸化膜５ａからの電荷のリークを抑制する。酸化膜５ａに欠陥がある場合も同様の機構が働く。これがシリコン窒化膜５ｂを用いている理由である。

ところで、メモリセルの動作時や浮遊ゲートが電子を保持している状態では、制御ゲート６側に正のバイアスがかかった状態となる。シリコン窒化膜はそのトラップ準位を介してホール伝導によって大きなリーク電流が流れることが知られている。従って、シリコン窒化膜５ｂ上に直接制御ゲート６を形成したとすると、制御ゲート６からホールが注入されるため、絶縁耐性が十分に保てない。この制御ゲート６からのホール注入を抑制するために、上側のシリコン酸化膜５ｃが設けられているのである。

上述した電界緩和やリーク防止の機能を発揮するために、ＯＮＯ膜５では、上下のシリコン酸化膜５ａ，５ｃに５〜６ｎｍの膜厚が必要となる。シリコン窒化膜５ｂは、１０ｎｍ（酸化膜換算で５ｎｍ）程度である。従って、ＯＮＯ膜５は実効酸化膜厚で１５〜１６ｎｍとなる。

上述したＯＮＯ構造の層間絶縁膜には、次のような問題があった。第１に、メモリセルの低電圧での動作を可能とするためには、制御ゲートと浮遊ゲートの結合容量が大きいことが望ましく、そのためにはＯＮＯ膜はできるだけ薄いことが望ましい。各膜厚を限界まで薄くすれば、トータルで酸化膜換算１４ｎｍ程度までは薄くできるが、しかしこれ以上の薄膜化は困難になってきている。第２に、ＯＮＯ膜では、ゲート加工後に後酸化工程で、図４（ｂ）に示すように、浮遊ゲート４と制御ゲート６の間に側面からバーズビークＢが侵入する。このバーズビークは、制御ゲート６と浮遊ゲート４の結合容量を低下させる。特に、浮遊ゲート直上のシリコン酸化膜５ａをＣＶＤにより形成した場合には、熱酸化膜に比べて緻密性が劣るために、膜中の酸素の拡散が速く、大きなバーズビークが入ってしまう。低いプロセス温度で良質のシリコン酸化膜を得ようとする場合、熱酸化よりもＣＶＤによるシリコン酸化膜が用いられる場合があるので、特にこの様な場合にバーズビークの侵入が問題となる。

この発明は、上記事情を考慮してなされたもので、電界緩和効果とリーク防止機能を確保しながら、制御ゲートと浮遊ゲートの間の大きな結合容量をも確保できるようにした層間絶縁膜を持つ不揮発性半導体記憶装置を提供することを目的としている。

この発明に係る第１の不揮発性半導体記憶装置は、半導体基板と、この半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有するメモリセルを用いた不揮発性半導体記憶装置において、前記層間絶縁膜は、前記浮遊ゲートに接するシリコン酸化膜と、このシリコン酸化膜上に減圧ＣＶＤ法により形成された第１のシリコン窒化膜と、この第１のシリコン窒化膜上に形成された第１のシリコン窒化膜よりトラップ密度の低い第２のシリコン窒化膜とを有することを特徴とする。

第１の不揮発性半導体記憶装置において、好ましくは、前記第２のシリコン窒化膜は、少なくともシラン系ガスと窒素を含むガスをプラズマ分解して得られる活性なＳｉとＮとを基板面に搬送することにより堆積されたものとする。また、第１の不揮発性半導体記憶装置において、好ましくは、前記第１のシリコン窒化膜は水素含有量が１０^２１／ｃｍ^３以上であり、前記第２のシリコン窒化膜は水素含有量が１０^１９／ｃｍ^３以下であるものとする。

この発明に係る第２の不揮発性半導体記憶装置は、半導体基板と、この半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有するメモリセルを用いた不揮発性半導体記憶装置において、前記層間絶縁膜は、前記浮遊ゲートに接するシリコン酸化膜と、このシリコン酸化膜上に堆積された、減圧ＣＶＤ法によるシリコン窒化膜よりトラップ密度の低いシリコン窒化膜とを有することを特徴とする。

この発明に係る第３の不揮発性半導体記憶装置は、半導体基板と、この半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有するメモリセルを用いた不揮発性半導体記憶装置において、前記層間絶縁膜は、前記浮遊ゲートに接するシリコン酸化膜と、このシリコン酸化膜上に堆積された、水素含有量が１０^１９／ｃｍ^３以下であるシリコン窒化膜とを有することを特徴とする。

第２又は第３の不揮発性半導体記憶装置において、好ましくは、前記シリコン窒化膜は、少なくともシラン系ガスと窒素を含むガスをプラズマ分解して得られる活性なＳｉとＮとを基板面に搬送することにより堆積されたものであるとする。

この発明に係る第４の不揮発性半導体記憶装置は、半導体基板と、この半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有するメモリセルを用いた不揮発性半導体記憶装置において、前記層間絶縁膜は、前記浮遊ゲート及び制御ゲートの少なくとも一方に接する層として、減圧ＣＶＤ法によるシリコン窒化膜よりトラップ密度の低いシリコン窒化膜を有することを特徴とする。

この発明に係る第５の不揮発性半導体記憶装置は、半導体基板と、この半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有するメモリセルを用いた不揮発性半導体記憶装置において、前記層間絶縁膜は、前記浮遊ゲート及び制御ゲートの少なくとも一方に接する層として、水素含有量が１０^１９／ｃｍ^３以下であるシリコン窒化膜を有することを特徴とする。

第４又は第５の不揮発性半導体記憶装置において、好ましくは、前記シリコン窒化膜は、少なくともシラン系ガスと窒素を含むガスをプラズマ分解して得られる活性なＳｉとＮとを基板面に搬送することにより堆積されたものとする。また、第４又は第５の不揮発性半導体記憶装置において、具体的には、（１）前記シリコン窒化膜は、前記浮遊ゲート及び制御ゲートの双方に接して二層設けられ、これら二層の間にシリコン酸化膜を介在させるものとし、或いは（２）前記シリコン窒化膜は、前記浮遊ゲート及び制御ゲートの双方に接して二層設けられ、これら二層の間にシリコン酸化膜と減圧ＣＶＤ法によるシリコン窒化膜の積層膜を介在させるものとし、或いは（３）前記シリコン窒化膜は、前記浮遊ゲートに接する側にのみ設けられ、この上にシリコン酸化膜、減圧ＣＶＤ法によるシリコン窒化膜及びシリコン酸化膜の積層膜が形成されているものとする。

この発明によると、層間絶縁膜の中に通常のＬＰＣＶＤ法によるシリコン窒化膜よりトラップ準位密度が十分に低いシリコン窒化膜を用いることにより、電界緩和効果及びリーク低減の効果を発揮しながら、実効酸化膜厚を従来より小さくして、制御ゲートと浮遊ゲート間の大きな結合容量を確保することが可能になる。また、制御ゲート或いは浮遊ゲートに接する層をこの様なシリコン窒化膜とすると、後酸化工程でのバーズビーク侵入が抑制されるので、制御ゲートと浮遊ゲート間の大きな結合容量を確保することが可能になる。

この発明によれば、積層ゲート構造を持つ不揮発性メモリセルの層間絶縁膜の中に、通常のＬＰＣＶＤ法によるシリコン窒化膜よりトラップ準位密度が十分に低いシリコン窒化膜を用いることにより、電界緩和効果及びリーク低減の効果を発揮しながら、実効酸化膜厚を従来より小さくして、制御ゲートと浮遊ゲート間の大きな結合容量を確保することが可能になる。

以下、図面を参照して、この発明の実施の形態を説明する。

［実施の形態１］図１（ａ）（ｂ）はこの発明の実施の形態１による不揮発性半導体記憶装置のメモリセル構造を示す直交２方向の断面図である。ｐ型シリコン基板１１に素子分離絶縁膜１２が形成され、素子分離絶縁膜１２で囲まれた素子領域にトンネル絶縁膜１３を介して多結晶シリコン膜による浮遊ゲート１４が形成されている。トンネル絶縁膜１３はシリコン酸化膜である。浮遊ゲート１４上には層間絶縁膜１５を介して多結晶シリコン膜による制御ゲート１６が積層形成されている。制御ゲート１６に自己整合されて、基板にはソース、ドレイン拡散層１７、１８が形成されている。

層間絶縁膜１５は、浮遊ゲート１４に接するシリコン酸化膜１５ａと、この上に形成された二層のシリコン窒化膜１５ｂ，１５ｃとからなる。第１のシリコン窒化膜１５ｂは、通常の減圧（ＬＰ）ＣＶＤ法により形成された膜であり、第２のシリコン窒化膜１５ｃは、ＪＶＤ（Jet Vapor Deposition）法により形成された、第１のシリコン窒化膜１５ｂに比べてトラップ準位密度が十分に低く、低電界領域でのリーク電流が少ない膜である。

具体的にシリコン酸化膜１５ａは、浮遊ゲート１４を熱酸化して得られる熱酸化膜、或いはＬＰＣＶＤ法によるシリコン酸化膜である。第１のシリコン窒化膜１５ｂは、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_４）を原料ガスとしたＬＰＣＶＤ法により形成される。第２のシリコン窒化膜１５ｃは、例えばＨｅ等のキャリアガスと共に供給されるシラン系ガス（例えばＳｉＨ_４）と、窒素を含むガス（例えばＮ_２）とをマイクロ波電力によりプラズマ分解して活性なＳｉとＮを生成し、これをチャンバ内に配置された基板表面に供給するＪＶＤにより堆積される。このＪＶＤ法により、トラップ準位密度の低いシリコン窒化膜が得られることは、既に報告されている（例えば、Applied Surfaces Science 117/118(1997)259-267参照）。

ここで、ＬＰＣＶＤ法により堆積される第１のシリコン窒化膜１５ｂの水素含有量は１０^２１／ｃｍ³以上であるのに対し、ＪＶＤ法により堆積される第２のシリコン窒化膜１５ｃの水素含有量は１０^１９／ｃｍ³以下である。この水素含有量の相違が、両者のトラップ準位密度の大小と相関しており、還元すれば、水素含有量の少ない、ＪＶＤ法により堆積されたシリコン窒化膜は、トラップ準位密度が低く、低電界領域でのリーク電流が少ない。なお、ＪＶＤ法により堆積されたシリコン窒化膜と同程度に水素含有量が少なく、トラップ準位密度が低いものが得られるのであれば、他の堆積法によるシリコン窒化膜を用いてもよい。

次に、この様な層間絶縁膜１５の構造を用いる理由と、各部の好ましい膜厚等について以下に具体的に説明する。ＪＶＤ法で堆積されたシリコン窒化膜の単層膜１５ｃでは、ＬＰＣＶＤ法で堆積されたシリコン窒化膜ほどではないが、低電界領域でFrenkel-Poole型の電流が流れるため、これ単独では層間絶縁膜として用いることが難しい。また、シリコン窒化膜はシリコンに対するバリアハイトがシリコン酸化膜に比べて低く、浮遊ゲートからの電子放出に対する障壁として不十分である。従って、層間絶縁膜として例えば浮遊ゲート１４の直上にシリコン酸化膜１５ａが必要である。十分な絶縁耐性を維持するには、シリコン酸化膜１５ａとして、５〜６ｎｍ程度の膜厚を必要とする。

ＬＰＣＶＤ法による第１のシリコン窒化膜１５ｂは、電界緩和効果とリーク防止のために必要である。即ち、このシリコン窒化膜１５ｂは、トラップ密度が高く、且つFrenkel-Poole型の電気伝導特性を示す。このFrenkel-Poole型の電気伝導は高電界領域での電流は少なく、またトラップを含む膜は初期に電流が流れてもキャリアがトラップされることにより電流が流れにくくなる。このため、このシリコン窒化膜１５ｂにより、浮遊ゲート１４の二次元形状のエッジ部での電界集中によるリーク電流増大が抑制されることになる。十分な電界緩和効果を発揮するためには、このシリコン窒化膜１５ｂの膜厚は、６ｎｍ以上であることが好ましく、また大きな結合容量を確保するためには１０ｎｍ以下であることが好ましい。具体的には、８ｎｍ程度とする。

ＪＶＤ法による第２のシリコン窒化膜１５ｃは、制御ゲート１６からのホール注入を抑制する働きをする。即ち、ＬＰＣＶＤ法によるシリコン窒化膜１５ｂは、Frenkel-Poole型のホール電流を流し易く、これが制御ゲート６に直接接していると、前述のように制御ゲート１６が正バイアスになる動作モードで制御ゲート１６からのホール注入により大きなリーク電流が流れてしまう。ＪＶＤ法による第２のシリコン窒化膜１５ｃは、トラップ密度が非常に低く、制御ゲート１６からのホール注入が効果的に抑制されることになる。この作用を発揮するためには、第２のシリコン窒化膜１５ｃは、６ｎｍ以上の膜厚が好ましく、また大きな結合容量を確保するためには１０ｎｍ以下にすることが好ましい。

具体的に例えば、シリコン酸化膜１５ａを６ｎｍ、シリコン窒化膜１５ａ，１５ｂをそれぞれ６ｎｍ（酸化膜換算３ｎｍ）として、層間絶縁膜１５の実効酸化膜厚は１２ｎｍとなる。従って、従来のＯＮＯ構造を用いた場合に比べて薄膜化が可能であり、しかも十分な電界緩和効果を得ることができる。また、層間絶縁膜１５の最上層がシリコン窒化膜１５ｃであるから、後酸化を行った場合のバーズビークの侵入を抑制することができる。

［実施の形態２］図２は、この発明の実施の形態２によるメモリセル構造を、図１（ｂ）に対応させて示す。この実施の形態では、層間絶縁膜１５が、浮遊ゲート１４側から、シリコン酸化膜１５ａと、ＪＶＤ法による、トラップ密度が低く且つ水素含有量１０¹⁹／ｃｍ³以下のシリコン窒化膜１５ｃとの二層により形成されている。

実施の形態１では、高電界での使用に耐え得るようにするため、層間絶縁膜１５の中央に、Frenkel-Poole型伝導を示すＬＰＣＶＤ法によるシリコン窒化膜１５ｂを介在させている。しかし、高い電界で動作させない場合には、このシリコン窒化膜１５ｂは必ずしも必要ではない。即ち、図２に示すように、最下層のシリコン酸化膜１５ａの欠陥をブロックする目的で、シリコン酸化膜１５ａと、ＪＶＤ法によるトラップ密度の低いシリコン窒化膜１５ｃとの二層構造とすることができる。

通常のＬＰＣＶＤによるトラップの多いシリコン窒化膜の場合、シリコン酸化膜／シリコン窒化膜の二層構造のみでは、制御ゲートから多量に注入されるホールによりシリコン窒化膜を用いた効果が期待できないが、例えばＪＶＤ法によるシリコン窒化膜を用いればそのホール伝導が殆どないため、二層構造でも十分に効果が得られる。

［実施の形態３］後酸化による層間絶縁膜へのバーズビーク侵入を防止するために、浮遊ゲートの直上（即ち層間絶縁膜の最下層）、或いは制御ゲートの直下（即ち層間絶縁膜の最上層）に、ＪＶＤ法による水素含有量１０^１９／ｃｍ^３以下のシリコン窒化膜を、３ｎｍ程度のごく薄い膜厚をもって介在させる。このシリコン窒化膜に通常のＬＰＣＶＤ法によるトラップ密度の高い膜を用いると、膜中の電荷のトラップや放出により、メモリセルのしきい値の不安定性が生じるが、ＪＶＤ法により堆積したトラップ密度の低いシリコン窒化膜を用いれば、不安定性が生じることはない。

図３（ａ）〜（ｄ）は、この実施の形態３による層間絶縁膜構造のみを抽出して示している。図３（ａ）は、図２の層間絶縁膜１５の構造に対して、浮遊ゲート１４に接する層として、ＪＶＤ法によるシリコン窒化膜１５ｄを介在させた例である。制御ゲート１６に接する層としても同様のシリコン窒化膜１５ｃが設けられ、これら窒化膜１５ｃ，１５ｄの間にシリコン酸化膜１５ａを挟んで層間絶縁膜１５が構成される。

図３（ｂ）は、図１の層間絶縁膜１５の構造に対して同様に、浮遊ゲート１４に接する層として、ＪＶＤ法によるシリコン窒化膜１５ｄを介在させた例である。この場合も、制御ゲート１６に接する層として同様のシリコン窒化膜１５ｃが設けられ、これらの窒化膜１５ｃ，１５ｄの間には、シリコン酸化膜１５ａとＬＰＣＶＤ法によるシリコン窒化膜１５ｂの積層膜を介在させている。

図３（ｃ）は、通常のＯＮＯ構造の層間絶縁膜１５０に対して同様に、浮遊ゲート１４に接する層として、ＪＶＤ法によるシリコン窒化膜１５ｄを介在させた例である。即ち、シリコン窒化膜１５ｄの上に更に、シリコン酸化膜、ＬＰＣＶＤ法によるシリコン窒化膜、シリコン酸化膜の積層膜１５0が重ねられている。

図３（ｄ）は、通常のＯＮＯ構造の層間絶縁膜１５0に対して更に、浮遊ゲート１４及び制御ゲート１６に接する層として、ＪＶＤ法によるシリコン窒化膜１５ｄ，１５ｅを形成した例である。即ち、図３（ｃ）のＯＮＯ構造の層間絶縁膜１５0の上に更にシリコン窒化膜１５ｅが重ねられている。この実施の形態によっても同様の効果が得られる。

この発明の実施の形態１によるメモリセル構造を示す。この発明の実施の形態２によるメモリセル構造を示す。この発明の実施の形態３によるメモリセルの層間絶縁膜構造を示す。従来の不揮発性メモリのメモリセル構造を示す。

符号の説明

１１・・・シリコン基板、１２・・・素子分離絶縁膜、１３・・・トンネル絶縁膜、１４・・・浮遊ゲート、１５・・・層間絶縁膜、１５ａ・・・シリコン酸化膜、１５ｂ・・・第１のシリコン窒化膜、１５ｃ・・・第２のシリコン窒化膜、１６・・・制御ゲート、１７，１８・・・ソース、ドレイン拡散層。

Claims

半導体基板と、この半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有するメモリセルを用いた不揮発性半導体記憶装置において、
前記層間絶縁膜は、
前記浮遊ゲートに接するシリコン酸化膜と、
このシリコン酸化膜上に堆積された、減圧ＣＶＤ法によるシリコン窒化膜よりトラップ密度の低いシリコン窒化膜とを有する
ことを特徴とする不揮発性半導体記憶装置。
半導体基板と、この半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有するメモリセルを用いた不揮発性半導体記憶装置において、
前記層間絶縁膜は、
前記浮遊ゲートに接するシリコン酸化膜と、
このシリコン酸化膜上に堆積された、水素含有量が１０^１９／ｃｍ^３以下であるシリコン窒化膜とを有する
ことを特徴とする不揮発性半導体記憶装置。
前記シリコン窒化膜は、少なくともシラン系ガスと窒素を含むガスをプラズマ分解して得られる活性なＳｉとＮとを基板面に搬送することにより堆積されたものであることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。