JP2010123591A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】 電荷保持特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】 本発明では、半導体基板１の主面に形成された少なくとも窒素を含む第１の絶縁膜１２ａ、第１の絶縁膜１２ａ上に形成された少なくともシリコン及び酸素を含む第２の絶縁膜１２ｂ、第２の絶縁膜１２ｂ上に形成された少なくともシリコン及び窒素を含む第３の絶縁膜１２ｅ、及び第３の絶縁膜１２ｅ上に形成された少なくともシリコン及び酸素を含む第４の絶縁膜１２ｄとを有するトンネル絶縁膜１２と、トンネル絶縁膜１２上に形成された電荷蓄積層１３と、電荷蓄積層１３上に形成されたブロック絶縁膜１５と、ブロック絶縁膜１５上に形成された制御ゲート１６と、を具備し、第３の絶縁膜１２ｅ中の窒素濃度は第２の絶縁膜１２ｂとの界面の窒素濃度よりも第４の絶縁膜１２ｄとの界面の窒素濃度の方が低い不揮発性半導体記憶装置が得られる。
【選択図】 図３

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に係わり、特にメモリセルトランジスタのトンネル絶縁膜構造の改良をはかった不揮発性半導体記憶装置及びその製造方法に関する。

近年、不揮発性半導体記憶装置の一つとして、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）セルが開発されている。このＭＯＮＯＳセルは一般に、半導体基板上にトンネル絶縁膜を介して、電荷蓄積層を形成し、電荷蓄積層上にブロック絶縁膜を形成し、その上に制御ゲートを形成することによって構成される。またＭＯＮＯＳセルの消去速度増大のために、トンネル絶縁膜として酸化膜、窒化膜および酸化膜の三層からなるＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造が開発されている（例えば、特許文献１参照。）。

しかし、トンネル絶縁膜がＯＮＯ構造のＭＯＮＯＳセルにおいては、ＭＯＮＯＳセルのゲート幅が１００ｎｍ以下になると十分な電荷保持特性を有しているとは言えなかった。
特開２００６−２１６２１５号公報

本発明は、上記問題点を解決するためになされたもので、電荷保持特性が良好な不揮発性半導体記憶装置及びその製造方法を提供することを目的としている。

本発明の一態様に係わる不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された少なくとも窒素を含む第１の絶縁膜、前記第１の絶縁膜上に形成された少なくともシリコン及び酸素を含む第２の絶縁膜、前記第２の絶縁膜上に形成された少なくともシリコン及び窒素を含む第３の絶縁膜、及び前記第３の絶縁膜上に形成された少なくともシリコン及び酸素を含む第４の絶縁膜とを有するトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲートと、を具備し、前記第３の絶縁膜中の窒素濃度は前記第２の絶縁膜との界面の窒素濃度よりも前記第４の絶縁膜との界面の窒素濃度の方が低いことを特徴とする。

また、本発明の他の態様に係わる不揮発性半導体記憶装置の製造方法は、半導体基板上に少なくともシリコン及び酸素を含む第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に少なくともシリコン及び窒素を含む第３の絶縁膜を形成する工程と、酸素ラジカルを含む雰囲気で前記第３の絶縁膜の少なくとも表層を酸化し前記第３の絶縁膜中の窒素濃度を前記第２の絶縁膜との界面から前記第３の絶縁膜表層に向かって減少させ、前記半導体基板と前記第２の絶縁膜との間に少なくとも窒素を含む第１の絶縁膜を形成する工程と、前記第３の絶縁膜上に少なくともシリコン及び酸素を含む第４の絶縁膜を形成する工程と、前記第４の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上にブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上に制御ゲートを形成する工程と、を有していることを特徴とする。

本発明によれば、電荷保持特性が良好な不揮発性半導体記憶装置及びその製造方法を提供することができる。

以下、本発明の実施形態に係る不揮発性半導体記憶装置として、電気的に消去可能なNAND型フラッシュメモリを例に図面を参照して説明する。

図１は、本実施形態に係るNAND型フラッシュメモリの概略構成を模式的に示した平面図である。図２は、図１に示した構成の等価回路図である。

図１及び図２に示すように、NAND型フラッシュメモリでは、複数のNANDセルユニットU1及びU2（以下、単にセルユニットと称する）が、行方向に互いに間隔を置いて配置されている。各セルユニットU1及びU2は、複数の選択トランジスタＳ１、Ｓ２と複数のメモリセルトランジスタＭ１〜Ｍ８とを有し、複数のメモリセルトランジスタＭ１〜Ｍ８は、列方向において、選択トランジスタＳ１及びＳ２間に配置されて直列接続されている。

各セルユニットＵ１及びＵ２の選択トランジスタＳ１及びＳ２は、行方向に設けられた選択ゲート線ＳＧ１及びＳＧ２に接続されており、メモリセルトランジスタＭ１〜Ｍ８の各々は、行方向に設けられたコントロールゲート線（ワード線とも言う）ＣＧ１〜ＣＧ８に接続されている。また、各セルユニットＵ１及びＵ２の選択トランジスタＳ１の各々は、ビット線ＢＬ１、ＢＬ２に接続されており、選択トランジスタＳ２の各々は、Vss電源電圧が与えられるＶｓｓ電源に接続されている。なお、ここではメモリセルトランジスタが８個の場合について示したが、メモリセルトランジスタの数は８個に限定されるものではない。また、セルユニットも２個の場合について示したが、２個に限定されるものではない。

図３は、本発明の実施形態に係わるＮＡＮＤ型フラッシュメモリのメモリセルトランジスタ構造を示す断面図である。図３（ａ）は図１のＡ１−Ａ２線に沿う断面図であり、ビット線方向（チャネル長方向）の断面を示している。また、図３（ｂ）は図１のＢ１−Ｂ２線に沿う断面図であり、ワード線方向（チャネル幅方向）の断面を示している。

図３に示すように、メモリセルトランジスタＭ１〜Ｍ８の各々は、シリコン基板１１と、トンネル絶縁膜12と、電荷蓄積層１３と、電荷ブロック層１５と、制御ゲート１６と、層間絶縁膜１８と、ソース／ドレイン拡散層１７とを具備する。トンネル絶縁膜１２はさらに第１の絶縁膜であるシリコン窒化膜１２ａ、第２の絶縁膜であるシリコン酸化膜１２ｂ、第３の絶縁膜であるシリコン窒化膜１２ｅ、第４の絶縁膜であるシリコン酸化膜１２ｄから成る。本実施形態では、図4に示すように、シリコン窒化膜１２ｅ中の窒素濃度はシリコン酸化膜１２ｂとの界面の濃度よりもシリコン酸化膜１２ｄとの界面の濃度の方が低くなっている。しかも、シリコン窒化膜１２ｅは、シリコン酸化膜１２ｂ側からシリコン酸化膜１２ｄ側に向って緩やかに減少するような窒素濃度分布に形成されている。ここでは、シリコン窒素化膜１２ｅ中の窒素含有量を、シリコン酸化膜１２ｄとの界面から１ｎｍ離れた位置でシリコン酸化膜１２ｂ界面付近の６０％以下としている。

そのため、一般に、図５（ａ）に示すように、シリコン酸化膜とシリコン窒化膜の界面には、膜密度の違いから生じるダングリングボンドが多数存在し、図５（ｂ）に示すように、このダングリングボンドには電子が容易にトラップされる。それに対して、本実施形態のようにシリコン酸化膜１２ｄとの界面におけるシリコン窒化膜１２ｅの窒素濃度が低く、シリコン窒化膜１２ｅ側からシリコン酸化膜１２ｄ側に向って窒素濃度変化が緩やかになっている場合には、シリコン酸化膜１２ｄとシリコン窒化膜１２ｅとの界面におけるダングリングボンドが減少する。つまり、シリコン窒化膜１２ｅ中のダングリングボンドの量がシリコン酸化膜１２ｂ側からシリコン酸化膜１２ｄ側に向かって減少しているため、電子がトラップされ難い。

図６（ａ）に本実施形態のメモリセルトランジスタＭ１〜Ｍ８の各々において、電荷蓄積層１３に電子が存在する場合のトンネル絶縁膜１２のバンド図をに示す。ただし、ここではシリコン窒化膜１２ａは省略している。また比較として、トンネル絶縁膜がシリコン酸化膜１２ｂ、シリコン窒化膜１２ｃ及びシリコン酸化膜１２ｄの積層構造の場合のバンド図を図６（ｂ）に示す。

電子の電荷蓄積層１３からシリコン基板１１方向への移動のし易さは、シリコン酸化膜１２ｄ中の電子のトンネリング距離の影響を受けると考えられる。一般に、図６（ｂ）に示した電荷蓄積層１３中の電子がシリコン窒化膜１２ｃへ移動する場合の電子のトンネリング距離Ｄｂはシリコン窒化膜１２ｄの膜厚に相当する。一方、本実施形態では、図６（ａ）に示すように、電荷蓄積層１３中の電子がシリコン窒化膜１２ｅへ移動する場合では、シリコン窒化膜１２ｅのシリコン酸化膜１２ｄ側のエネルギー障壁のため、トンネリング距離Ｄaがシリコン窒化膜１２ｄの膜厚より長くなっている。そのため、電荷蓄積層１３からのシリコン基板１１への電子の移動が抑制される。

また、シリコン基板１１の表面には、シリコン窒化膜１２ａが存在している。このシリコン窒化膜１２ａが存在することで、その後の熱工程によるトンネル絶縁膜へのバーズビーク増加を抑制でき、消去速度の低下を防ぐことができる。一方、窒素濃度が高すぎるとメモリセルトランジスタの消去速度が低下することから、シリコン窒化膜１２ａは窒素の面密度で５Ｅ１４ａｔｏｍｓ／ｃｍ２以上３Ｅ１５ａｔｏｍｓ／ｃｍ２以下にしている。

以下、図７乃至図１２を参照して、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を説明する。図7乃至図１１において各図（ａ）はビット線方向（チャネル長方向）の断面を示しており、各図（ｂ）はワード線方向（チャネル幅方向）の断面を示している。

まず、図７に示すように、所望の導電型不純物がドーピングされたシリコン基板１１上に、厚さ3ｎｍのシリコン酸化膜１２ｂを形成する。具体的には、７００℃の酸素雰囲気でシリコン酸化膜１２ｂを形成する。続いて、シリコン酸化膜１２ｂの表面を窒化することにより厚さ２ｎｍのシリコン窒化膜１２ｃを形成する。具体的には、シリコン基板温度が４００℃で、希ガスとＮ２の混合ガスを用いたプラズマ窒化法により、シリコン窒化膜１２ｃを形成する。

次に、７００℃のシリコン基板１１上で酸素ラジカルを発生させ、シリコン窒化膜１２ｃの少なくとも表層部を酸化する。この酸化の際に、図１２に示すように、シリコン窒化膜１２ｃの表層の窒素原子Ｎが脱離し、図４（ａ）に示すように、シリコン窒化膜１２ｃ表層の窒素濃度がシリコン酸化膜１２ｂとの界面よりも低いシリコン窒化膜１２ｅとなる。また、シリコン窒化膜１２ｅは、第２のシリコン酸化膜１２ｂ側の面から反対側の面に向かって緩やかに減少する窒素濃度分布を有する。さらに、脱離した窒素原子Ｎがシリコン基板１１まで到達し、シリコン基板１１の表面にシリコン窒化膜１２ａが形成される。

次に、シリコン窒化膜１２ｅ上に厚さ３ｎｍのシリコン酸化膜１２ｄをＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法によって形成する。以上の方法により図８に示すように、第１の絶縁膜であるシリコン窒化膜１２a、第２の絶縁膜であるシリコン酸化膜１２ｂ、第３の絶縁膜であるシリコン窒化膜１２ｅ、第４の絶縁膜であるシリコン酸化膜１２ｄから成るトンネル絶縁膜１２が形成される。

次に、図９に示すように、トンネル絶縁膜１２の最上層であるシリコン酸化膜１２ｄ上に電荷蓄積層１３となる厚さ５ｎｍのシリコン窒化膜をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で形成する。さらに、電荷蓄積層１３上に、ビット線方向に延伸したマスクパターン（図示せず）を形成する。このマスクパターンをマスクとして用いて、電荷蓄積層１３、トンネル絶縁膜１２及びシリコン基板１１を、RIE（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法によってパターンニングする。これにより、素子分離溝１４ａに挟まれ、ビット線方向に延伸した構造が得られる。素子分離溝１４ａの幅は２０ｎｍ程度、深さは１００ｎｍ程度である。

さらに、図１０に示すように、素子分離溝１４ａを埋めるようにシリコン基板１１の全面に素子分離絶縁膜１４ｂとしてのシリコン酸化膜を堆積する。続いて、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法によって素子分離絶縁膜１４ｂを平坦化した後、マスクパターンをウエットエッチングで剥離する。この素子分離溝１４ａと素子分離絶縁膜１４ｂとにより素子分離領域１４が形成される。

次に、図１１に示すように、電荷ブロック層１５となる厚さ１３ｎｍのアルミナ膜をＡＬＤ法で堆積する。続いて、電荷ブロック層１５上に、制御ゲート１６となる厚さ２００ｎｍの多結晶シリコン膜をＣＶＤ法によって形成する。さらに、制御ゲート１６上に、ＲＩＥ用のマスク膜としてシリコン窒化膜（図示せず）を形成する。

次に、マスク膜上に、ワード線方向に延伸したレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして用いて、ＲＩＥ法により、マスク膜、制御ゲート１６、電荷ブロック層１５及び電荷蓄積層１３をパターニングする。これにより、ビット線方向の幅が２０ｎｍ程度で、ワード線の幅が２０ｎｍ程度のメモリセルトランジスタのゲート電極が得られる。

続いて、このゲート電極をマスクとして用いて、シリコン基板１１に導電型不純物をイオン注入して、ソース／ドレイン拡散層１７を形成する。さらにマスク膜を剥離してから、シリコン基板１１の全面に層間絶縁膜１８を形成することにより、図３に示すようなＮＡＮＤ型フラッシュメモリが形成される。

本実施形態では、プラズマ窒化法によりシリコン窒化膜１２ｃを形成した後、酸素ラジカルを用いてシリコン窒化膜１２ｃの少なくとも表層部を酸化してシリコン窒化膜１２ｅを形成している。そのため、シリコン窒化膜１２ｅは、図４（ａ）に示すように、シリコン酸化膜１２ｂとの界面の濃度よりもシリコン酸化膜１２ｄとの界面の濃度の方が低く、しかも、シリコン酸化膜１２ｂ側からシリコン酸化膜１２ｄ側に向って緩やかに減少するような窒素濃度分布を持つため、電荷保持特性が向上する。

電荷保持特性が向上する第１の理由は、トンネル絶縁膜の電子トラップが減少することである。つまり、シリコン酸化膜１２ｄとシリコン窒化膜１２ｅとの界面におけるダングリングボンドの量が減少するため、電荷蓄積層１３中の電子がシリコン基板１１方向へ移動する場合のシリコン窒化膜１２ｅでの電子トラップ量を低減できる。よってメモリセルトランジスタの電荷保持特性が向上する。

また、電荷保持特性が向上する第２の理由は、電荷蓄積層１３からの電荷抜け抑制効果である。図６に示したようにトンネリング距離Daをシリコン窒化膜１２ｄの膜厚より長くすることができるため、電荷蓄積層１３からのシリコン基板１１への電子の移動を抑制することができる。

さらに、上述の酸素ラジカルを用いた酸化を行うとシリコン基板１１の表面にシリコン窒化膜１２ａが形成される。このシリコン窒化膜１２ａによって、その後の熱工程によるトンネル絶縁膜へのバーズビーク増加を抑制でき、消去速度の低下を防ぐことができる。

なお、上述した実施形態では、シリコン窒化膜１２ｃの表層から脱離した窒素原子Ｎによって、初めてシリコン窒化膜１２ａが形成されるが、シリコン基板１１の表面にあらかじめシリコン窒化膜１２ａを形成しておいても良い。その場合には、あらかじめ形成しておいたシリコン窒化膜１２ａに、シリコン窒化膜１２ｃの表層から脱離した窒素原子が追加されることになる。

また、上述した実施形態では、７００℃のシリコン基板表面で酸素ラジカルを発生させ、シリコン窒化膜１２ｃの少なくとも表層部を酸化することでシリコン窒化膜１２ｅを形成しているが、シリコン基板表面温度は７００℃以上でも良い。７００℃以上の温度で酸化した場合、シリコン窒化膜１２ｅ中の窒素濃度は図４（ｂ）のようになる。また、高温化することでシリコン窒化膜１２ｅ中のダングリングボンドが減少し、トンネル絶縁膜１２への電荷トラップ量が減少するため、電荷保持特性をさらに向上させることができる。また、酸素ラジカルを用いた酸化の後に得られたシリコン窒化膜１２ｅは酸素を含んだシリコン酸窒化膜であっても良い。

なお上述した実施形態では、７００℃の酸素雰囲気で熱酸化膜法によりシリコン酸化膜１２ｂを形成しているが、７００℃以上の酸素雰囲気でも良い。この場合、シリコン酸化膜１２ｂが高密度化し、固定電荷及び界面準位密度を低減することができる。その結果、メモリセルトランジスタの動作電圧上昇及びメモリセルトランジスタ信頼性の低下を抑制することができる。

さらに上述した実施形態では、シリコン基板温度が４００℃で、希ガスとＮ２の混合ガスを用いたプラズマ窒化法によりシリコン窒化膜１２ｃを形成しているが、４００℃以上の基板温度でも良い。

本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。

本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図。 図１の本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの等価回路図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図で、図３（ａ）は図１のＡ１−Ａ２線に沿う断面図、図３（ｂ）は図１のＢ１−Ｂ２線に沿う断面図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのシリコン窒化膜中の窒素濃度分布を示した特性図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのダングリングボンドへの電子トラップを模式的に示した図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのトンネル絶縁膜のエネルギーバンドを示した図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図７（ａ）は図１のＡ１−Ａ２線に沿う断面図、図７（ｂ）は図１のＢ１−Ｂ２線に沿う断面図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図８（ａ）は図１のＡ１−Ａ２線に沿う断面図、図８（ｂ）は図１のＢ１−Ｂ２線に沿う断面図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図９（ａ）は図１のＡ１−Ａ２線に沿う断面図、図９（ｂ）は図１のＢ１−Ｂ２線に沿う断面図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１０（ａ）は図１のＡ１−Ａ２線に沿う断面図、図１０（ｂ）は図１のＢ１−Ｂ２線に沿う断面図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１１（ａ）は図１のＡ１−Ａ２線に沿う断面図、図１１（ｂ）は図１のＢ１−Ｂ２線に沿う断面図。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程において、第１及び第３のシリコン窒化膜１２ａ、１２ｅの形成方法を示す模式的断面図。

符号の説明

１１・・・ シリコン基板
１２ａ・・・ シリコン窒化膜（第１の絶縁膜）
１２ｂ・・・ シリコン酸化膜（第２の絶縁膜）
１２ｃ・・・ シリコン窒化膜
１２ｄ・・・ シリコン酸化膜（第４の絶縁膜）
１２ｅ・・・ シリコン窒化膜（第３の絶縁膜）
１２・・・ トンネル絶縁膜
１３・・・ 電荷蓄積層
１４・・・ 素子分離領域
１４ａ・・・ 素子分離溝
１４ｂ・・・ 素子分離絶縁膜
１５・・・ 電荷ブロック層
１６・・・ 制御ゲート
１７・・・ ソース／ドレイン拡散層
１８・・・ 層間絶縁膜

Claims (5)

1. 半導体基板と、
   前記半導体基板上に形成された少なくとも窒素を含む第１の絶縁膜、
   前記第１の絶縁膜上に形成された少なくともシリコン及び酸素を含む第２の絶縁膜、前記第２の絶縁膜上に形成された少なくともシリコン及び窒素を含む第３の絶縁膜、及び前記第３の絶縁膜上に形成された少なくともシリコン及び酸素を含む第４の絶縁膜とを有するトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成された電荷蓄積層と、
   前記電荷蓄積層上に形成されたブロック絶縁膜と、
   前記ブロック絶縁膜上に形成された制御ゲートと、
   を具備し、
   前記第３の絶縁膜中の窒素濃度は前記第２の絶縁膜との界面の窒素濃度よりも前記第４の絶縁膜との界面の窒素濃度の方が低いことを特徴とする不揮発性半導体記憶装置。
2. 前記第３の絶縁膜中の窒素濃度が前記第２の絶縁膜側から前記第４の絶縁膜側に向かって減少していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第３の絶縁膜中のダングリングボンドの量が前記第２の絶縁膜側から前記第４の絶縁膜側に向かって減少していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記第１の絶縁膜の窒素面密度が３Ｅ１５ａｔｏｍｓ／ｃｍ２以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 半導体基板上に少なくともシリコン及び酸素を含む第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜上に少なくともシリコン及び窒素を含む第３の絶縁膜を形成する工程と、
   酸素ラジカルを含む雰囲気で前記第３の絶縁膜の少なくとも表層を酸化し前記第３の絶縁膜中の窒素濃度を前記第２の絶縁膜との界面から前記第３の絶縁膜表層に向かって減少させ、前記半導体基板と前記第２の絶縁膜との間に少なくとも窒素を含む第１の絶縁膜を形成する工程と、
   前記第３の絶縁膜上に少なくともシリコン及び酸素を含む第４の絶縁膜を形成する工程と、
   前記第４の絶縁膜上に電荷蓄積層を形成する工程と、
   前記電荷蓄積層上にブロック絶縁膜を形成する工程と、
   前記ブロック絶縁膜上に制御ゲートを形成する工程と、
   を有していることを特徴とする不揮発性半導体記憶装置の製造方法。

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