KR20010055526A - 비휘발성 메모리 장치의 게이트 식각방법 - Google Patents
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Abstract
비휘발성 메모리 장치의 게이트 식각방법이 개시되어 있다. 반도체 기판의 상부에 필드 산화막층을 형성하여 기판을 액티브 영역과 필드 영역으로 구분한다. 기판의 상부에 터널 산화막층, 플로팅 게이트층, 층간 유전층, 컨트롤 게이트층 및 캡핑층을 순차적으로 형성한다. 캡핑층의 상부에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 이용하여 캡핑층을 식각한다. 감광막 패턴을 마스크로 이용하여 컨트롤 게이트층, 층간 유전층 및 플로팅 게이트층을 순차적으로 식각한다. 플로팅 게이트층은 산화막과의 높은 선택비를 갖는 산소계 가스를 포함하는 분위기에서 식각한다. 기판의 표면에 피팅이 발생하는 것을 억제할 수 있다.
Description
본 발명은 비휘발성 메모리 장치(non-volatile memory device)의 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트와 컨트롤 게이트의 적층형 게이트 구조를 갖는 플래쉬 메모리 장치의 게이트 식각방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성 (volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조이다.
플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은, 반도체 기판의 상부에 터널 산화막층을 개재하여 적층된 플로팅 게이트와, 플로팅 게이트의 상부에 층간 유전층을 개재하여 적층된 컨트롤 게이트로 구성된다. 플로팅 게이트는 액티브 영역과 액티브 영역 양측의 필드 영역들의 가장자리 일부에 걸쳐서 형성되어 이웃한 메모리 셀의 플로팅 게이트와 격리되도록 패터닝된다. 컨트롤 게이트는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트를 포함하여 이웃한 셀의 컨트롤 게이트와 연결됨으로써 워드라인을 형성한다. 이러한 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 층간 유전층은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.
도 1 및 도 2는 플래쉬 메모리 장치의 게이트 식각방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 통상의 소자분리 공정에 의해 반도체 기판(10)의 상부에 필드 산화막층(도시하지 않음)을 형성하여 기판(10)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 산화 공정을 통해 기판(10)의 액티브 영역 상에 메모리 셀의 프로그램과 소거를 위한 터널 산화막층(12)을 형성한 후, 그 상부에 플로팅 게이트로 사용될 제1 폴리실리콘층(14)을 증착한다. 사진식각 공정을 통해 셀 어레이의 필드 영역 상부에 있는 제1 폴리실리콘층(14)을 식각하여 이웃한 셀의 플로팅 게이트들을 분리시킨다.
이어서, 결과물의 상부에 ONO(oxide/nitride/oxide)막을 성장시켜 층간 유전층(16)을 형성한 후, 그 상부에 컨트롤 게이트로 사용될 제2 폴리실리콘층(18) 및 텅스텐 실리사이드층(19)을 차례로 증착한다. 텅스텐 실리사이드층(19)의 상부에 산화막을 플라즈마-증진 화학 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 방법으로 증착하여 워드라인 캡핑층(22)을 형성한다.
사진 공정을 통해 캡핑층(22)의 상부에 게이트 영역을 정의하는 감광막 패턴(24)을 형성한다. 이어서, 감광막 패턴(24)을 마스크로 이용하여 캡핑층(22)을 게이트 패턴으로 식각한다.
도 2를 참조하면, 에싱 및 스트립 공정으로 감광막 패턴(24)을 제거한다. 이어서, 패터닝된 캡핑층(22)을 하드 마스크로 이용하여 텅스텐 실리사이드층(19), 제2 폴리실리콘층(18), 층간 유전층(16) 및 제1 폴리실리콘층(14)을 차례로 식각한다. 이때, 식각 공정은 20mT 이하의 압력 대역을 갖는 전이-결합 플라즈마 (transfer coupled plasma; TCP) 타입의 식각 설비에서 진행한다.
상기한 식각 공정의 결과로, 제1 폴리실리콘층으로 이루어진 플로팅 게이트 (14)와, 제2 폴리실리콘층(18) 및 텅스텐 실리사이드층(19)이 적층된 폴리사이드 구조의 컨트롤 게이트(20)가 형성된다.
상술한 종래 방법에 의하면, 플로팅 게이트용 제1 폴리실리콘층을 식각할 때 터널 산화막층과의 선택비 저하로 인하여 기판의 표면에 피팅(pitting)이 발생하게 된다(도 2의 점선 부위 참조). 이에 따라, 피팅 내에 폴리실리콘 잔류물(residue)이 남아있게 되어 인접하는 게이트 간에 전기적 쇼트가 유발될 수 있다.
또한, 컨트롤 게이트용 제2 폴리실리콘층을 식각할 때에도 층간 유전층과의 선택비 저하로 인하여 플로팅 게이트층의 측벽 아래로 필드 산화막층이 과다하게 손실되어 소자의 특성을 열화시키는 문제가 발생한다.
따라서, 본 발명의 목적은 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 플래쉬 메모리 장치에 있어서, 터널 산화막층에 대한 높은 선택비를 갖는 게이트 식각방법을 제공하는데 있다.
도 1 및 도 2는 종래 방법에 의한 플래쉬 메모리 장치의 게이트 식각방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 9b는 본 발명에 의한 플래쉬 메모리 장치의 게이트 식각방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 필드 산화막층
102 : 터널 산화막층 104 : 플로팅 게이트
106 : 층간 유전층 110 : 컨트롤 게이트
112 : 워드라인 캡핑층 114 : 감광막 패턴
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트의 스택형 게이트 구조로 이루어진 메모리 셀을 구비하는 비휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 필드 산화막층을 형성하여 상기 기판을 액티브 영역과 필드 영역으로 구분하는 단계; 상기 기판의 상부에 터널 산화막층, 플로팅 게이트층, 층간 유전층, 컨트롤 게이트층 및 캡핑층을 순차적으로 형성하는 단계; 상기 캡핑층의 상부에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 이용하여 상기 캡핑층을 식각하는 단계; 및 상기 감광막 패턴을 마스크로 이용하여 상기 컨트롤 게이트층, 층간 유전층 및 플로팅 게이트층을 순차적으로 식각하는 단계를 구비하며, 상기 플로팅 게이트층은 산소계 가스를 포함하는 분위기에서 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 산소계 가스는 헬륨-산소(HeO2) 가스이다.
바람직하게는, 컨트롤 게이트층은 산소계 가스를 포함하는 분위기에서 식각한다.
본 발명에 의하면, 하드 마스크 대신 감광막 마스크를 이용하면서 산화막과의 높은 선택비를 갖는 산소계 가스를 포함하는 분위기에서 게이트층을 식각한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3a 내지 도 9b는 본 발명에 의한 플래쉬 메모리 장치의 게이트 식각방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 비트라인 방향에 따른 셀 어레이의 단면도이고, 각 b도는 워드라인 방향에 따른 셀 어레의 단면도이다.
도 3a 및 도 3b를 참조하면, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정 또는 개량된 LOCOS 공정에 의해 반도체 기판(100)의 상부에 필드 산화막층(101)을 형성함으로써 기판(100)을 액티브 영역과 필드 영역으로 구분한다.
이어서, 기판(100)의 상부에 산화막층 또는 옥시나이트라이드층(oxynitride)을 약 50∼100Å의 두께로 얇게 성장시킴으로써 메모리 셀의 프로그램 및 소거를 위한 터널 산화막층(102)을 형성한다. 터널 산화막층(102)의 상부에 플로팅 게이트로 사용될 제1 폴리실리콘층(104)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법에 의해 약 1000∼3000Å의 두께로 형성한다. 제1 폴리실리콘층(104)은 통상의 도핑 방법, 즉 POCl3확산, 이온주입, 또는 인-시튜 도핑에 N+형으로 도핑된다.
이어서, 사진식각 공정으로 셀 어레이의 필드 산화막층(101) 상부의 제1 폴리실리콘층(104)을 제거함으로써, 비트라인을 따라 이웃한 셀 간의 플로팅 게이트를 서로 분리시킨다. 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위하여 ONO로 이루어진 층간 유전층(106)을 형성한다. 바람직하게는, 제1 폴리실리콘층(104)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후 그 위에 약130Å 두께의 질화막을 증착하고, 이 질화막을 산화시켜 약 40Å 두께의 제2 산화막을 성장시킴으로써 등가 산화막 두께가 약 100∼200Å인 층간 유전층(106)을 형성한다.
도 4a 및 도 4b를 참조하면, 층간 유전층(106)이 형성된 결과물의 상부에 컨트롤 게이트로 사용될, N+형으로 도핑된 제2 폴리실리콘층(108) 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층(109)을 순차적으로 적층한다. 바람직하게는, 제2 폴리실리콘층(108)은 약 1000Å의 두께로 형성하고, 금속 실리사이드층(109)은 약 1000∼1500Å의 두께로 형성한다.
이어서, 금속 실리사이드층(109)의 상부에 워드라인 캡핑층(112)으로서, 예컨대 PE-TEOS막을 약 2000Å의 두께로 증착한다.
도 5a 및 도 5b를 참조하면, 캡핑층(112)의 상부에 감광막을 도포하고 이를 노광 및 현상하여 게이트 영역을 정의하는 감광막 패턴(114)을 형성한다. 이어서, 감광막 패턴(114)을 마스크로 이용하여 캡핑층(112)을 게이트 패턴으로 식각한다. 바람직하게는, 레인보우 산화막 식각설비에서 압력이 200∼300mT, RF 전력이 900∼1250W, CF4가스의 유량이 20∼60sccm, CHF3가스의 유량이 20∼60sccm, 그리고 Ar 가스의 유량이 350∼550sccm인 조건에서 캡핑층(112)을 식각한다.
도 6을 참조하면, 기판(100)을 20∼120mT 정도의 압력을 사용하는 P5000 식각 설비로 이동시킨 후, 감광막 패턴(114)을 마스크로 이용하여 금속 실리사이드층(109) 및 제2 폴리실리콘층(108)을 식각한다.
바람직하게는, 금속 실리사이드층(109) 및 제2 폴리실리콘층(108)의 식각은 주(main) 식각 단계와 과도 식각 단계로 나누어 진행한다. 주 식각 단계는 압력이 15∼45mT, RF 전력이 100∼300W, 가우스가 0∼5G, SF6가스의 유량이 50∼35sccm, 그리고 Cl2가스의 유량이 20∼50sccm인 조건에서 진행한다. 과도 식각 단계는 압력이 60∼100mT, RF 전력이 100∼300W, 가우스가 0∼5G, HBr 가스의 유량이 30∼60sccm, Cl2가스의 유량이 5∼20sccm, 그리고 HeO2가스의 유량이 2∼6sccm인 조건에서 진행한다. 이와 같이 과도 식각 단계시 하지층인 층간 유전층(106)에 대한 높은 선택비를 갖는 산소계 가스, 즉 HeO2가스를 사용함으로써 필드 산화막층(101)의 손실을 최소화할 수 있다.
도 7을 참조하면, P5000 식각 설비에서 감광막 패턴(114)을 마스크로 이용하여 층간 유전층(106)을 식각한다. 바람직하게는, 압력이 25∼45mT, RF 전력이 300∼700W, 가우스가 0∼50G, CF4가스의 유량이 10∼70sccm, 그리고 CHF3가스의 유량이 0∼30sccm인 조건에서 층간 유전층(106)을 식각한다.
도 8을 참조하면, P5000 식각 설비에서 감광막 패턴(114)을 마스크로 이용하여 제1 폴리실리콘층(104)을 식각한다. 바람직하게는, 압력이 60∼100mT, RF 전력이 100∼300W, 가우스가 0∼5G, HBr 가스의 유량이 30∼60sccm, Cl2가스의 유량이 5∼20sccm, 그리고 HeO2가스의 유량이 2∼6sccm인 조건에서 제1 폴리실리콘층(104)을 식각한다.
이와 같이 제1 폴리실리콘층(104)의 식각시 하지층인 터널 산화막층(102)에 대한 높은 선택비를 갖는 산소계 가스, 즉 HeO2가스를 사용함으로써 기판(100)의 피팅 발생을 억제할 수 있다. 산소계 가스의 사용에 의해 터널 산화막층(102)에 대한 선택비가 증가하는 이유는 산소에 의해 가성 산화막(pseudo oxide)이 형성되어 추가적인 터널 산화막층(102)의 식각이 억제되었기 때문이다. 산소계 가스로는 산소(O2), 헬륨-산소(HeO2) 또는 나이트로스 옥사이드(N2O) 가스를 사용할 수 있는데, 산소 유속(flow rate)의 제어 측면에서는 HeO2가스를 사용하는 것이 가장 유리하다.
일반적으로, 게이트가 수직 프로파일을 갖도록 식각을 진행하기 위해서는 낮은 압력과 높은 전력이 요구되는데, 이 경우 플라즈마 밀도와 전하 축적의 증가로 기판의 표면에서 피팅 발생이 더욱 쉽게 일어난다. 따라서, 본 발명에서는 비교적 압력이 높은 P5000 식각 설비에서 게이트 식각을 진행하여 피팅 발생을 억제하면서 감광막 마스크를 사용하여 게이트의 수직 프로파일을 구현한다.
도 9a 및 도 9b를 참조하면, 에싱 및 스트립 공정으로 감광막 패턴(114)을 제거한다. 그 결과, 제1 폴리실리콘층으로 이루어진 플로팅 게이트(102)와, 제2 폴리실리콘층(108) 및 금속 실리사이드층(109)이 적층된 폴리사이드 구조의 컨트롤 게이트(110)가 형성된다.
상술한 바와 같이 본 발명에 의하면, 하드 마스크 대신 감광막 마스크를 이용하면서 산화막과의 높은 선택비를 갖는 산소계 가스를 포함한 분위기에서 게이트층을 식각한다. 따라서, 게이트의 수직 프로파일을 구현하면서, 기판의 표면에 피팅이 발생하는 것을 억제하여 도전층 잔류물에 의한 불량을 방지할 수 있다. 또한, 필드 산화막층의 손실을 최소화하여 소자의 특성 열화를 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 플로팅 게이트와 컨트롤 게이트의 스택형 게이트 구조로 이루어진 메모리 셀을 구비하는 비휘발성 메모리 장치의 제조 방법에 있어서,반도체 기판의 상부에 필드 산화막층을 형성하여 상기 기판을 액티브 영역과 필드 영역으로 구분하는 단계;상기 기판의 상부에 터널 산화막층, 플로팅 게이트층, 층간 유전층, 컨트롤 게이트층 및 캡핑층을 순차적으로 형성하는 단계;상기 캡핑층의 상부에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 이용하여 상기 캡핑층을 식각하는 단계; 및상기 감광막 패턴을 마스크로 이용하여 상기 컨트롤 게이트층, 층간 유전층 및 플로팅 게이트층을 순차적으로 식각하는 단계를 구비하며,상기 플로팅 게이트층은 산소계 가스를 포함하는 분위기에서 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 산소계 가스는 헬륨-산소(HeO2) 가스인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 컨트롤 게이트층은 산소계 가스를 포함하는 분위기에서 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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| KR1019990056742A KR20010055526A (ko) | 1999-12-10 | 1999-12-10 | 비휘발성 메모리 장치의 게이트 식각방법 |
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Publications (1)
| Publication Number | Publication Date |
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| KR20010055526A true KR20010055526A (ko) | 2001-07-04 |
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ID=19625043
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| KR (1) | KR20010055526A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100917056B1 (ko) * | 2002-12-26 | 2009-09-10 | 매그나칩 반도체 유한회사 | 반도체 메모리 소자의 셀 게이트 형성 방법 |
| US8026139B2 (en) | 2007-03-06 | 2011-09-27 | Hynix Semiconductor Inc. | Method of fabricating a non-volatile memory device |
-
1999
- 1999-12-10 KR KR1019990056742A patent/KR20010055526A/ko not_active Application Discontinuation
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| US8026139B2 (en) | 2007-03-06 | 2011-09-27 | Hynix Semiconductor Inc. | Method of fabricating a non-volatile memory device |
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