KR20060070007A - 불휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
향상된 유전율을 가지면서도 얇은 두께를 갖는 유전층을 구비하는 불휘발성 반도체 메모리 장치 및 그 제조 방법이 개시된다. 기판 상에 터널 산화막 패턴 및 플로팅 게이트를 순차적으로 형성한 후, 펄스 레이저 증착 공정을 이용하여 플로팅 게이트 상에 III족 전이 금속으로 도핑된 금속 산화물로 이루어진 유전층 패턴을 형성한다. 유전층 상에는 컨트롤 게이트가 형성된다. 스칸듐, 이트륨 또는 란탄과 같은 III족 전이 금속이 도핑된 금속 산화물을 사용하여 크게 향상된 유전율을 가지면서도 현저하게 감소된 두께를 갖는 유전층 패턴을 형성할 수 있다. 또한, 펄스 레이저 증착 공정으로 표면 균일도 및 치밀성이 향상된 유전층 패턴을 형성하기 때문에, 유전층 패턴으로부터 발생되는 누설 전류를 크게 감소시킬 수 있다.
Description
도 1은 통상의 불휘발성 반도체 메모리 장치의 메모리 셀을 나타내는 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 불휘발성 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 III족 전이 금속이 도핑된 알루미늄 산화물 및 IV족 전이 금속이 도핑된 알루미늄 산화물의 밸런스 밴드 영역에서의 밴드 갭의 변화를 나타낸 그래프이다.
도 4는 III족 전이 금속이 도핑된 알루미늄 산화물, IV족 전이 금속이 도핑된 알루미늄 산화물 및 V족 전이 금속이 도핑된 알루미늄 산화물의 컨덕선 밴드 영역에서의 밴드 갭의 변화를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100：반도체 기판 105：터널 산화막
110：제1 도전층 115：하드 마스크층
120：하드 마스크 125：제1 도전층 패턴
130：터널 산화막 패턴 135：트렌치
140：소자 분리막 145：제2 도전층 패턴
148：예비 플로팅 게이트 150：유전층
155：제3 도전층 160：플로팅 게이트
170：유전층 패턴 175：컨트롤 게이트
180：불휘발성 반도체 메모리 장치
본 발명은 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 높은 유전 상수를 가지면서도 얇은 두께의 유전층을 구비하는 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다. 상기 불휘발성 메모리 장치는 데이터가 입력되면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는 바, 최근에는 전기적으로 데이터의 입력 및 출력이 가능한 플래시 메모리 장치에 대한 수요가 늘고 있다.
이러한 플래시 메모리 장치에 있어서, 데이터를 저장하는 메모리 셀은 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트, 상기 플로팅 게 이트의 상부에 유전층을 개재하여 형성된 컨트롤 게이트를 구비하는 스택형 게이트 구조를 갖는다. 이와 같은 구조를 갖는 플래시 메모리 장치의 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이 경우, 상기 유전층은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 메모리 셀의 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 불휘발성 반도체 메모리 장치는, 소자 분리막(도시되지 않음)이 형성된 반도체 기판(10) 상에 형성된 터널 산화막(15), 터널 산화막(15) 상에 형성된 플로팅 게이트(20), 플로팅 게이트(20) 상에 형성된 ONO(Oxide/Nitride/Oxide) 구조의 유전층(40), 그리고 유전층(40) 상에 형성된 컨트롤 게이트(45)를 구비한다. 유전층(40)은 플로팅 게이트(20) 상에 제1 산화막(25), 질화막(30) 및 제2 산화막(35)이 순차적으로 적층된 구조를 갖는다. 여기서, 플로팅 게이트(15)와 컨트롤 게이트(45)는 주로 폴리실리콘으로 이루어진다.
이러한 종래의 불휘발성 반도체 메모리 장치에 있어서, 데이터의 저장은 컨트롤 게이트(45)와 반도체 기판(10)에 적절한 전압을 인가하여 플로팅 게이트(20)에 전자를 주입하거나 플로팅 게이트(20)로부터 전자를 추출함으로써 이루어진다. 이 경우, 유전층(30)은 플로팅 게이트(20)에 충전된 전하 특성을 유지시키고 컨트롤 게이트(45)의 전압을 플로팅 게이트(20)에 전달하는 역할을 한다. 그러나, 상술 한 ONO 구조의 유전층을 갖는 불휘발성 반도체 메모리 장치에 있어서, 기본적으로 산화막과 질화막으로 이루어진 다수의 막들을 유전층으로 적용하기 때문에, 유전층이 불휘발성 반도체 메모리 장치에 요구되는 충분한 유전 상수를 가지지 못할 뿐만 아니라 유전층을 형성하는 공정이 상대적으로 복잡할지는 문제점이 있다. 또한, 다수의 막들을 적층하여 유전층을 형성하기 때문에 유전층의 두께가 두꺼워지는 문제도 발생하게 된다.
이러한 문제점을 고려하여, 대한민국 공개 특허 제1998-032692호에는 산화알루미늄(Al2O3), 산화이트륨(Y2O3), 오산화탄탈륨(Ta2O
5) 또는 오산화바나듐(V2O5)에 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 내지 하프늄(Hf) 등과 같은 IV족 원소를 도핑하여 이루어진 유전층을 구비하는 반도체 장치가 개시되어 있다. 또한, 대한민국 공개 특허 제1999-0077767호에는 산화알루미늄 또는 산화이트륨으로 이루어지거나, 지르코늄 또는 실리콘과 같은 IV족 원소가 도핑된 산화알루미늄, 산화이트륨, 오산화탄탈륨으로 이루어진 유전층을 포함하는 플로팅 게이트 메모리 장치가 개시되어 있다. 그러나, 전술한 IV족 원소가 도핑된 금속 산화물로 이루어진 유전층을 불휘발성 반도체 메모리 장치에 적용할 경우에는 유전층의 유전 상수를 향상시킬 수는 있으나, 상기 금속 산화물의 밴드 갭이 감소되어 유전층의 특성이 저하되는 문제점이 있다.
따라서, 본 발명의 일 목적은 높은 유전 상수를 가지면서도 두께가 얇은 유 전층을 구비하는 불휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 전술한 유전층을 구비하는 불휘발성 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 바람직한 일 실시예에 따르면, 터널 산화막 패턴, 플로팅 게이트, III족 전이 금속이 도핑된 금속 산화물을 포함하는 유전층 패턴 및 컨트롤 게이트를 포함하는 불휘발성 반도체 메모리 장치가 제공된다. 상기 터널 산화막 패턴은 반도체 기판 상에 형성되며, 제1 도전층 패턴 및 제2 도전층 패턴을 포함하는 상기 플로팅 게이트는 상기 터널 산화막 패턴 상에 형성된다. 상기 제1 도전층 패턴 및 제2 도전층 패턴은 각기 불순물이 도핑된 폴리실리콘 또는 아몰퍼스 실리콘을 포함한다. 상기 유전층 패턴은 스칸듐(Sc), 이트륨(Y) 또는 란탄(La) 등과 같은 III족 전이 금속이 약 5∼15 원자량%의 농도로 도핑된 금속 산화물로 구성된다. 이 경우, 상기 금속 산화물은 알루미늄 산화물을 포함한다. 상기 유전층 패턴 상에 형성되는 상기 컨트롤 게이트는 도핑된 폴리 실리콘 또는 폴리실리콘 및 금속 실리사이드를 포함한다. 여기서, 상기 금속 실리사이드는 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드 또는 탄탈륨 실리사이드를 포함한다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 방법에 있어서, 기판 상에 터널 산화막 패턴을 형성한 후, 상기 터널 산화막 패턴 상에 플로팅 게이트를 형성한 다. 상기 플로팅 게이트 상에 III족 전이 금속으로 도핑된 금속 산화물로 이루어진 유전층 패턴을 형성한 다음, 상기 유전층 패턴 상에 컨트롤 게이트를 형성한다. 상기 기판 상에 터널 산화막, 제1 도전층 및 하드 마스크를 순차적으로 형성한 다음, 상기 하드 마스크를 이용하여 상기 제1 도전층 및 상기 터널 산화막을 식각하여 상기 기판 상에 상기 터널 산화막 패턴 및 제1 도전층 패턴을 형성함으로써 상기 터널 산화막 패턴 및 상기 플로팅 게이트를 형성한다. 여기서, 상기 제1 도전층은 상기 터널 산화막 상에 실리콘을 함유하는 막을 형성한 다음, 상기 실리콘을 함유하는 막에 불순물을 도핑시켜 형성한다. 이 때, 상기 실리콘을 함유하는 막은 화학 기상 증착 공정을 이용하여 형성되며, 상기 불순물은 POCl3 확산 공정, 이온 주입 공정 또는 인-시튜 도핑 공정을 이용하여 상기 실리콘을 함유하는 막에 도핑된다. 또한, 상기 제1 도전층 패턴 상에 제2 도전층을 형성한 후, 상기 제2 도전층을 패터닝하여 상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성함으로써, 상기 플로팅 게이트를 완성한다. 상기 플로팅 게이트 상에 금속 산화물막을 형성하고, 상기 금속 산화물막에 상기 III족 전이 금속을 도핑시켜 유전층을 형성한 다음, 상기 유전층을 패터닝하여 상기 유전층 패턴을 형성한다. 이 경우, 상기 유전층은 물리 기상 증착 공정, 바람직하게는 펄스 레이저 증착 공정을 이용하여 형성된다. 상기 유전층 패턴을 형성하기 전에 상기 기판을 습식 식각하여 상기 기판 상에 형성된 자연 산화막을 제거할 수 있다. 상기 유전층 패턴 상에 제3 도전층을 형성한 후, 상기 제3 도전층을 패터닝하여 상기 유전층 패턴 상에 제3 도전층 패턴을 형성함으 로써, 상기 컨트롤 게이트를 완성한다.
본 발명에 따르면, 스칸듐, 이트륨 또는 란탄과 같은 높은 유전 상수를 갖는 III족 전이 금속이 도핑된 알루미늄 산화물을 사용하여 불휘발성 반도체 메모리 장치의 유전층을 형성하기 때문에, 크게 향상된 유전율을 가지면서도 현저하게 감소된 두께를 갖는 유전층을 형성할 수 있다. 또한, 펄스 레이저 증착 공정으로 표면 균일도 및 치밀성이 향상된 유전층을 형성하기 때문에, 유전층으로부터 발생되는 누설 전류를 크게 감소시킬 수 있다. 이에 따라, 이러한 유전층을 구비하는 불휘발성 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 2e는 본 발명에 따른 불휘발성 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘 웨이퍼 등과 같은 반도체 기판(100) 상에 터널 산화막(105)을 형성한다. 터널 산화막(105)은 반도체 기판(100)의 표면으로부터 약 30∼90Å 정도의 두께, 바람직하게는 약 60Å 정도의 두께를 갖도록 형성한다. 터널 산화막(105)은 열 산화(thermal oxidation) 공정이나 화학 기상 증착 (CVD)을 통하여 형성된다.
불휘발성 반도체 메모리 장치에 있어서, 저장된 데이터를 보존하는 능력은 대체로 터널 산화막(105)의 신뢰성에 의존하기 때문에 터널 산화막(105)은 프로그래밍 동작과 소거 동작을 반복하는 횟수에 제한적인 요소로 작용한다. 통상적인 불 휘발성 반도체 메모리 장치는 적어도 약 100만회 이상의 프로그래밍 동작과 소거 동작을 반복할 수 있을 것이 요구된다. 이에 따라, 본 발명에 따른 터널 산화막(105)은 약 1Torr 이하의 낮은 압력, 약 800℃ 이상의 온도, 그리고 산소(O2), 수소(H2) 및 질소(N2) 가스 분위기 하에서 라디칼 산화시켜 형성하는 것이 바람직하다. 이러한 라디칼 산화 공정에 의하여 터널 산화막(105)을 형성할 경우, 터널 산화막(105)의 두께를 적절하게 조절할 수 있는 동시에 터널 산화막(105)의 치밀성을 증가시킬 수 있는 이점이 있다.
이어서, 터널 산화막(105) 상에 제1 도전층(110)을 형성한다. 제1 도전층(110)은 폴리실리콘 또는 아몰퍼스 실리콘으로 이루어진다. 제1 도전층(110)은 화학 기상 증착 공정을 이용하여 터널 산화막(105) 상에 약 300∼700Å 정도의 두께, 바람직하게는 약 500Å 정도의 두께를 갖는 폴리실리콘막 또는 아몰퍼스 실리콘막을 형성한 다음, POCl3 확산 공정, 이온 주입 공정, 또는 인-시튜(in-situ) 도핑 공정을 통하여 상기 폴리 실리콘막 또는 아몰퍼스 실리콘막에 불순물을 도핑하여 완성한다.
도 2b를 참조하면, 제1 도전층(110) 상에 하드 마스크층(115)을 형성한다. 하드 마스크층(115)은 제1 도전층(110), 터널 산화막(105) 및 반도체 기판(100)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 하드 마스크층(115)은 실리콘 질화물 또는 실리콘 산질화물로 구성된다.
도 2b를 참조하면, 하드 마스크층(120) 상에 제1 포토레지스트 패턴(도시되 지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 하드 마스크층(120)을 패터닝함으로써, 제1 도전층(110) 상에 플로팅 게이트(165)(도 2f 참조)를 정의하는 하드 마스크(120)를 형성한다.
애싱 및/또는 스트립 공정을 통하여 상기 제1 포토레지스트 패턴을 제거한 다음,하드 마스크(120)를 식각 마스크로 이용하여 제1 도전층(110), 터널 산화막(130)을 식각하여 반도체 기판(100) 상에 제1 도전층 패턴(125) 및 터널 산화막 패턴(130)을 형성한다. 이어서, 터널 산화막 패턴(130) 및 제1 도전층 패턴(125)이 형성됨에 따라 노출되는 반도체 기판(100)의 일부를 식각하여 반도체 기판(100)에 트렌치(135)를 형성한다.
구체적으로는, 하드 마스크(120)가 형성됨에 따라 노출되는 제1 도전층(110)과 터널 산화막(105) 및 반도체 기판(100)을 부분적으로 식각하기 위하여 반도체 기판(100)을 식각 챔버 내로 이송한다. 다음에, 제1 도전층(110) 및 터널 산화막(105)을 식각하기 위한 식각 가스를 상기 식각 챔버 내로 도입하여 하드 마스크(120)에 의하여 노출되는 제1 도전층(110) 및 터널 산화막(105)을 순차적으로 식각한다. 이에 따라, 반도체 기판(100) 상에는 터널 산화막 패턴(130) 및 제1 도전층 패턴(125)이 순차적으로 형성된다. 계속하여, 동일한 식각 챔버 내에서 반도체 기판(100)의 일부를 약 1,200∼2500Å 정도의 깊이, 바람직하게는 약 1700Å 정도의 깊이로 식각함으로써, 반도체 기판(100)에 트렌치(135)를 형성한다. 이와 같이, 반도체 기판(100)에 트렌치(135)가 형성되면, 반도체 기판(100)에는 액티브 영역과 플로팅 게이트 형성 영역이 동시에 정의된다.
본 발명의 다른 실시예에 따르면, 하드 마스크(120)를 식각 마스크로 이용하여, 제1 도전층(110), 터널 산화막(130) 및 반도체 기판(100)의 일부를 연속적으로 식각함으로써 반도체 기판(100)에 트렌치(135)를 형성하는 동시에 트렌치(135)가 형성되지 않은 부분의 반도체 기판(100) 상에 터널 산화막 패턴(130) 및 제1 도전층 패턴(125)을 순차적으로 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 제거하는 별도의 추가적인 공정을 진행하지 않고, 제1 도전층 패턴(125), 터널 산화막 패턴(130) 및 트렌치(135)가 형성되는 동안 상기 제1 포토레지스트 패턴이 소모되어 사라지게 할 수 있다.
도 2c를 참조하면, 트렌치(135)를 채우면서 반도체 기판(100) 상에 산화막을 형성한 다음, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상기 산화막을 제거함으로써, 트렌치(135)를 매립하는 소자 분리막(140)을 형성한다. 보다 상세하게는, 트렌치(135)를 매립하기 위하여 갭 필링(gap filling) 특성이 우수한 산화물을 화학 기상 증착 방법으로 증착하여 반도체 기판(100) 상에 상기 산화막을 형성한다. 이 경우, 상기 산화막은 고밀도 플라즈마(HDP) 산화물로 이루어지는 것이 바람직하다. 다음에, 하드 마스크(120)의 상면이 노출되도록 상기 산화막의 상부를 화학 기계적 연마 공정으로 제거하여, 트렌치(135)를 체우는 소자 분리막(140)을 형성한다. 계속하여, 건식 식각 공정 또는 습식 식각 공정으로 하드 마스크(120)을 제거한다. 하드 마스크(120)가 제거되면, 트렌치(135) 내에 형성되는 소자 분리막(140)과 제1 도전층 패턴(125)은 실질적으로 동일한 높이를 가질 수 있다.
도 2d를 참조하면, 제1 도전층 패턴(125) 및 소자 분리막(140) 상에 제2 도전층을 형성한 후, 사진 식각 공정으로 상기 제2 도전층을 패터닝하여 제1 도전층 패턴(125) 및 제1 도전층 패턴(125) 주변의 소자 분리막(140) 상에 제2 도전 패턴(145)을 형성하여 예비 플로팅 게이트(148)를 형성한다. 제2 도전층 패턴(145)은 제1 도전층 패턴(125)으로부터 약 1,000∼1,400Å 정도의 두께, 바람직하게는 약 1200Å 정도의 두께로 형성된다.
구체적으로는, 상기 제2 도전층은 제1 도전층 패턴(125) 및 소자 분리막(140) 상에 화학 기상 증착 공정으로 폴리 실리콘막이나 아몰퍼스 실리콘막을 형성한 다음, 상기 폴리 실리콘막 또는 아몰퍼스 실리콘막에 불순물을 도핑함으로써 형성된다. 이 경우, 상기 불순물은 POCl3 확산 공정, 이온 주입 공정 또는 인-시튜 도핑 공정 등을 통하여 도핑된다. 이어서, 상기 제2 도전층 상에 예비 플로팅 게이트(148)의 레이아웃을 정의하는 식각 마스크(도시되지 않음)를 형성한 후, 상기 식각 마스크를 이용하여 상기 제2 도전층을 식각함으로써, 제1 도전층 패턴(125) 상에 제2 도전층 패턴(145)을 형성한다. 상기 식각 마스크를 제거하면, 제1 도전층 패턴(125)과 제2 도전층 패턴(145)을 구비하는 예비 플로팅 게이트(148)가 형성된다.
제2 도전층 패턴(145) 및 소자 분리막(140) 상에 유전층(150)을 형성한다. 유전층(150)은 III족 전이 금속이 도핑된 금속 산화물을 사용하여 물리 기상 증착 (PVD) 공정으로 형성한다. 보다 상세하게는, 유전층(150)은 펄스 레이저 증착(pulsed-laser deposition) 공정을 이용하여 제2 도전층 패턴(145) 및 소자 분리막(140) 상에 스칸듐(Sc), 이트륨(Y) 또는 란탄(La) 등과 같은 III족 전이 금속이 도핑된 알루미늄 산화물을 사용하여 형성된다. 이 경우, 유전층(150)은 알루미늄 산화물의 원자량에 대하여 약 5∼15 정도의 원자량%, 바람직하게는 약 6.25 원자량% 정도의 III족 전이 금속을 포함한다. 이러한 유전층(150)을 형성하기 위한 펄스 레이저 증착 공정에 있어서, 약 150∼350㎚ 정도의 파장 및 약 5∼20㎱ 정도의 펄스폭을 레이저를 사용하여 유전층(150)의 표면 균일도를 향상시킨다. 예를 들면, 유전층(150)은 불화 아르곤(ArF) 레이저, 불화 크립톤(KrF) 레이저, 불화 크세논(XeF) 레이저, 염화 크립톤(KrCl) 레이저, 염화 크세논(XeCl) 레이저 또는 불소(F2) 레이저 등을 사용하여 형성된다.
종래의 불휘발성 반도체 메모리 장치가 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 ONO 구조를 갖는 유전층을 구비하는 것에 비하여, 본 발명에 따른 불휘발성 반도체 메모리 장치는 III족 전이 금속이 도핑된 단일층의 금속 산화물로 이루어진 유전층(150)을 구비하기 때문에, 유전층(150)의 두께를 크게 감소시킬 수 있다. 또한, 펄스 레이저 증착 공정을 이용하여 유전층(150)을 형성할 경우, 유전층(150)의 조성을 균일하게 유지할 수 있으며, 유전층(150)의 두께를 용이하게 조절하면서 비교적 빠른 증착 속도로 유전층(150)을 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 제2 도전층 패턴(145) 및 소자 분리막 (140)을 포함하는 반도체 기판(100) 상에 유전층(150)을 형성하기 전에, 반도체 기판(100) 상에 존재하는 자연 산화막을 제거하기 위한 습식 식각 공정을 수행할 수 있다.
불휘발성 반도체 메모리 장치에 있어서, 컨트롤 게이트에 인가되는 전압을 플로팅 게이트에 충분하게 유도하기 위해서는 플로팅 게이트와 컨트롤 게이트 사이에서 높은 커플링 계수를 유지하여야 한다. 불휘발성 반도체 메모리 장치의 커플링 계수(R)는 다음 수학식 1에 따라 표현된다.
여기서, CDIE는 유전층의 캐패시턴스를 나타내며, CTO는 터널 산화막의 커패시턴스를 나타낸다.
상기 수학식 1에 나타낸 바와 같이, 커플링 계수(R)를 증가시키기 위해서는 유전층의 커패시턴스 CDIE를 증가시켜야 한다. 즉, 높은 커플링 계수(R)를 얻기 위해서는 높은 유전 상수를 갖는 물질을 유전층으로 사용하여야 한다. 또한, 유전층의 면적을 증가시키거나 두께를 감소시킴으로써 유전층의 유전율을 증가시켜 커플링 계수(R)를 향상시킬 수도 있다. 본 발명에서는 약 9 정도의 높은 유전율을 갖는 알루미늄 산화물에 역시 높은 유전율을 갖는 III족 전이 금속을 도핑시켜 유전층(150)으로 적용함으로써, 유전층(150)의 유전율을 크게 향상시킬 수 있다.
도 3은 III족 전이 금속이 도핑된 알루미늄 산화물 및 IV족 전이 금속이 도 핑된 알루미늄 산화물의 밸런스 밴드(balance band) 영역에서의 밴드 갭(band gap)의 변화를 나타낸 그래프이다. 도 4는 III족 전이 금속이 도핑된 알루미늄 산화물, IV족 전이 금속이 도핑된 알루미늄 산화물 및 V족 전이 금속이 도핑된 알루미늄 산화물의 컨덕선 밴드(conduction band) 영역에서의 밴드 갭의 변화를 나타낸 그래프이다. 도 3 및 도 4에 있어서, III족 전이 금속으로는 이트륨(Y)과 스칸듐(Sc)이 적용되었고, IV족 전이 금속으로는 지르코늄(Zr)이 이용되었으며, V족 전이 금속으로는 니오늄(Nb)이 사용되었다. 또한, 도 3 및 도 4에 도시한 밴드 갭의 변화는 각기 광전자 분광학(X-ray Photoelectron Spectroscopy; XPS) 및 흡수 분광학(X-ray Absorption Spectroscopy; XAS)을 이용하여 조사하였다.
도 3 및 도 4에 도시한 바와 같이, 4 종류의 전이 금속들이 각기 도핑된 알루미늄 산화막들 모두 밸런스 밴드 영역에서는 밴드 오프셋(band offset)의 변화는 실질적으로 나타나지 않았다. 그러나, 컨덕션 밴드 영역에서는 IV족 전이 금속인 지르코늄 또는 5족 전이 금속인 니오븀은 순수한 알루미늄 산화물에 비하여 상대적으로 밴드 오프셋이 감소하게 된다. 따라서, 스칸듐이나 이트륨 등과 같은 III족 전이 금속을 도핑하여 형성된 알루미늄 산화막은 밴드 갭의 감소 없이 알루미늄 산화물 보다 큰 유전 상수를 가짐을 알 수 있다.
도 2e를 참조하면, 유전층(150) 상에 제3 도전층(155)을 형성한다. 제3 도전층(155)은 N+형으로 도핑된 폴리 실리콘으로 구성되거나 또는 폴리실리콘막 및 금속 실리사이드막으로 이루어진다. 이 경우, 상기 금속 실리사이드막은 텅스텐 실리사 이드(WSiX), 티타늄 실리사이드(TiSiX), 코발트 실리사이드(CoSiX), 또는 탄탈륨 실리사이드(TaSiX) 등을 포함한다.
도 2f를 참조하면, 제3 도전층(155) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각마스크로 이용하여 제3 도전층(155)을 패터닝함으로써, 유전층(150) 상에 컨트롤 게이트(175)를 형성한다.
이어서, 유전층(150) 및 제2 도전층 패턴(145)을 부분적으로 식각하여 유전층 패턴(170) 및 플로팅 게이트(165)를 완성한다. 이에 따라, 반도체 기판(100) 상에는 불휘발성 반도체 메모리 장치(180)가 완성된다. 여기서, 유전층 패턴(170) 및 제2 도전층 패턴(145)은 건식 식각 공정으로 식각된다.
상술한 바와 같이 본 발명에 따르면, 스칸듐, 이트륨 또는 란탄과 같은 III족 전이 금속이 도핑된 알루미늄 산화물을 사용하여 불휘발성 반도체 메모리 장치의 유전층을 형성하기 때문에, 크게 향상된 유전율을 가지면서도 현저하게 감소된 두께를 갖는 유전층을 형성할 수 있다. 또한, 펄스 레이저 증착 공정으로 표면 균일도 및 치밀성이 향상된 유전층을 형성하기 때문에, 유전층으로부터 발생되는 누설 전류를 크게 감소시킬 수 있다. 이에 따라, 이러한 유전층을 구비하는 불휘발성 반도체 메모리 장치의 구조를 간략화할 수 있는 동시에 전기적 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (22)
- 반도체 기판 상에 형성된 터널 산화막 패턴;상기 터널 산화막 패턴 상에 형성된 플로팅 게이트;상기 플로팅 게이트 상에 형성되며, III족 전이 금속이 도핑된 금속 산화물을 포함하는 유전층 패턴; 및상기 유전층 패턴 상에 형성된 컨트롤 게이트를 포함하는 불휘발성 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 플로팅 게이트는 상기 터널 산화막 패턴 상에 형성된 제1 도전층 패턴 및 상기 제1 도전층 패턴 상에 형성된 제2 도전층 패턴을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 2 항에 있어서, 상기 제1 도전층 패턴 및 상기 제2 도전층 패턴은 동일한 물질을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 3 항에 있어서, 상기 제1 도전층 패턴 및 상기 제2 도전층 패턴은 각기 불순물이 도핑된 폴리실리콘 또는 아몰퍼스 실리콘을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 유전층의 금속 산화물은 알루미늄 산화물을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 5 항에 있어서, 상기 III족 전이 금속은 스칸듐(Sc), 이트륨(Y) 또는 란탄(La)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 III족 전이 금속은 상기 금속 산화물에 대하여 5∼15 원자량%의 농도로 도핑되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 컨트롤 게이트는 도핑된 폴리 실리콘 또는 폴리실리콘 및 금속 실리사이드를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 8 항에 있어서, 상기 금속 실리사이드는 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드 및 탄탈륨 실리사이드로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 기판 상에 터널 산화막 패턴을 형성하는 단계;상기 터널 산화막 패턴 상에 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 상에 III족 전이 금속으로 도핑된 금속 산화물로 이루어 진 유전층 패턴을 형성하는 단계; 및상기 유전층 패턴 상에 컨트롤 게이트를 형성하는 단계를 포함하는 불휘발성 반도체 메모리 장치의 제조 방법.
- 제 10 항에 있어서, 상기 터널 산화막 패턴을 형성하는 단계 및 상기 플로팅 게이트를 형성하는 단계는,상기 기판 상에 터널 산화막을 형성하는 단계;상기 터널 산화막 상에 제1 도전층을 형성하는 단계;상기 제1 도전층 상에 하드 마스크를 형성하는 단계; 및상기 하드 마스크를 이용하여 상기 제1 도전층 및 상기 터널 산화막을 식각하여 상기 기판 상에 상기 터널 산화막 패턴 및 제1 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
- 제 11 항에 있어서, 상기 제1 도전층을 형성하는 단계는, 상기 터널 산화막 상에 실리콘을 함유하는 막을 형성하는 단계 및 상기 실리콘을 함유하는 막에 불순물을 도핑시키는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
- 제 12 항에 있어서, 상기 실리콘을 함유하는 막은 화학 기상 증착 공정을 이 용하여 형성되며, 상기 불순물은 POCl3 확산 공정, 이온 주입 공정 또는 인-시튜 도핑 공정을 이용하여 상기 실리콘을 함유하는 막에 도핑되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
- 제 11 항에 있어서, 상기 플로팅 게이트를 형성하는 단계는,상기 제1 도전층 패턴 상에 제2 도전층을 형성하는 단계; 및상기 제2 도전층을 패터닝하여 상기 제1 도전층 패턴 상에 제2 도전층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
- 제 10 항에 있어서, 상기 유전층 패턴을 형성하는 단계는,상기 플로팅 게이트 상에 금속 산화물막을 형성하는 단계;상기 금속 산화물막에 상기 III족 전이 금속을 도핑시켜 유전층을 형성하는 단계; 및상기 유전층을 패터닝하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
- 제 15 항에 있어서, 상기 유전층을 형성하는 단계는 물리 기상 증착 공정을 이용하여 수행되는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
- 제 16 항에 있어서, 상기 유전층 패턴을 형성하는 단계는 펄스 레이저 증착 공정을 이용하여 수행되는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
- 제 10 항에 있어서, 상기 금속 산화물을 알루미늄 산화물을 포함하며, 상기 III족 전이 금속은 스칸듐, 이트륨 또는 란탄을 포함하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
- 제 18 항에 있어서, 상기 III족 전이 금속은 상기 금속 산화물에 대하여 5∼15 원자량%의 농도로 도핑되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
- 제 10 항에 있어서, 상기 컨트롤 게이트를 형성하는 단계는,상기 유전층 패턴 상에 제3 도전층을 형성하는 단계; 및상기 제3 도전층을 패터닝하여 상기 유전층 패턴 상에 제3 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
- 제 20 항에 있어서, 상기 제3 도전층은 도핑된 폴리실리콘 또는 폴리실리콘 및 금속 실리사이드를 사용하여 형성되는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
- 제 10 항에 있어서, 상기 유전층 패턴을 형성하기 전에 상기 기판을 습식 식각하여 상기 기판 상에 형성된 자연 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
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