KR20060102879A - 불휘발성 메모리 셀의 제조방법 - Google Patents

Abstract

누설전류를 방지하며, 커패시턴스가 향상되는 불휘발성 메모리 셀의 제조방법에서, 기판의 상에 다결정 구조를 갖는 하부 폴리막과 비결정 구조를 갖는 상부 폴리막으로 이루어진 컨트롤 게이트층을 형성한다. 이어서, 상기 컨트롤 게이트층에 하부 산화막/ 금속 산화막/상부 산화막이 적층된 구조를 갖는 유전막을 형성한다. 이어서, 상기 유전막 상에 플로팅 게이트층을 형성함으로서 불휘발성 메모리 셀을 완성한다. 상기 불휘발성 메모리 셀은 커패시턴스가 현저하게 향상되고, 커플링 계수감소를 방지할 수 있다.

Description

불휘발성 메모리 셀의 제조방법{Method of Manufacturing Non-Volatile Memory Cell}

도 1은 본 발명의 일 실시예에 따른 불 휘발성 메모리 셀을 나타내는 평면도이다.

도 2는 상기 도 1에 도시된 불휘발성 메모리 셀을 워드라인 방향의 절단하여 나타내는 단면도이다.

도 3 내지 도 8은 불휘발성 메모리 셀을 제조방법을 나타내는 공정단면도 들이다.

<도면의 주요 부분에 대한 부호의 설명>

100a : 반도체 기판 102 : 산화막

102a : 게이트 산화막 108a : 하드 마스크 패턴

112 : 소자 분리막 118a : 플로팅 게이트

120 : 하부 산화막 130 : 금속 산화막

140 : 상부 산화막 150 : 층간 유전막

154a : 컨트롤 게이트

본 발명은 불휘발성 메모리 셀의 제조 방법에 관한 것으로, 보다 상세하게는 층간유전막을 포함하는 불휘발성 메모리 셀의 제조방법에 관한 것이다.

반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와, 한번 데이터를 입력하면 그 상태를 유지할 수 있는 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다.

상기 불휘발성 메모리 장치는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는데, 최근에는 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다.

이러한, 플래시 메모리 장치에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상부에 유전막을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 구조를 갖는다.

이러한 구조를 갖는 플래시 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 상기 유전막은 플로팅 게이트(floating gate)에 저장된 전하를 누설전류 없이 안정적으로 유지시키고, 컨트롤 게이트(control gate)의 전압을 상기 플로팅 게이트에 효율적으로 전달하는 역할을 한다. 현재 주로 사용되는 유전막은 하부 산화막/질화막/상부 산화막이 복합된 ONO구조를 갖는다.

상기한 구조를 갖는 유전막이 적용되는 불휘발성 메모리 장치는 누설전류가 많이 흐르기 때문에, 8 기가급 이상의 고집적 불휘발성 메모리 장치에 적용하는 것이 용이하지 않다. 그리고, 유전체로 질화막을 사용하기 때문에 커패시턴스가 작아 플로팅 게이트의 면적을 감소시키는데 있어서 한계를 갖는다.

이와 같이 플로팅 게이트의 면적을 증가시키기 위해서는 플로팅 게이트의 두께 증가가 필수적이다. 그러나, 상기와 같이 플로팅 게이트의 두께를 증가시키는 경우, 후속 셀 단위로 분리하기 위한 셀프 얼라인 게이트 식각 공정시에 플로팅 게이트를 형성하기 위한 도전막의 식각량 증가가 불가피하게 발생되기 때문에 소자 분리막이 리세스되는 등의 소자 분리막의 손상이 발생된다. 상기 소자 분리막의 손상은 반도체 소자 분리(isolation)의 특성을 저하를 초래한다.

따라서, 본 발명의 목적은 플로팅 게이트의 두께의 감소 및 소자 분리막의 손상을 방지할 수 있도록 커패시턴스가 현저하게 향상된 유전막을 포함하는 불휘발성 메모리 셀의 제조 방법을 제공하는데 있다.

상술한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 유전막 형성 방법에 있어서, 기판의 상에 다결정 구조를 갖는 하부 폴리막 패턴과 비결정 구조를 갖는 상부 폴리막 패턴으로 이루어진 컨트롤 게이트층을 형성한다. 이어서, 상기 컨트롤 게이트층에 하부 산화막/ 금속 산화막/상부 산화막이 적층된 구조를 갖는 유전막을 형성한다. 이어서, 상기 유전막 상에 컨트롤 게이트층을 형성하여 불휘발성 메모리 장치를 완성한다.

본 발명의 방법과 같이 유전막에 금속 산화막이 적용되면, 상기 유전막의 두께는 보다 얇게 형성되면서, 우수한 내구성을 갖는다. 이로 인해, 상기 유전막은 높은 커플링 계수를 갖게된다. 또한, 상술한 유전막을 포함하는 불휘발성 메모리 셀은 누설전류가 방지된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 불 휘발성 메모리 셀을 나타내는 평면도이다. 도 2는 상기 도 1에 도시된 불휘발성 메모리 셀을 워드라인 방향의 절단하여 나타내는 단면도이다.

도 1 및 도 2를 참조하면, 기판의 소정영역에 소자 분리막(112)들이 배치되어 복수개의 활성영역(A)들을 한정한다. 상기 각 컨트롤 게이트(154a)들 및 상기 각 활성영역(A)들 사이에 플로팅 게이트(118a)가 개재되어 있다. 상기 플로팅 게이트들(118a) 및 상기 각 활성영역들(A) 사이에 터널 산화막(102a)이 개재되고, 상기 플로팅 게이트들(118a) 및 상기 컨트롤 게이트(154a) 사이에 유전막 패턴(150a)이 개재되어 있다.

상기 소자 분리막(112)들은 상기 기판(100)의 상부로 돌출된 측벽들을 갖는 구조를 갖는다. 상기 플로팅 게이트(118a)들은 인접한 소자 분리막(112)들 사이에 배치된 하부 플로팅 게이트(114a)와, 상기 하부 플로팅 게이트(114b) 상부에 위치하며 상기 소자 분리막(112)과 일부 중첩된 부분을 갖는 상부 플로팅 게이트(116b)로 이루어진 구성을 갖는다.

상기 플로팅 게이트에서 상기 하부 플로팅 게이트와 상기 상부 플로팅 게이트는 서로 다른 물질로 이루어지는 것이 바람직하다. 구체적으로, 상기 터널 산화막과 접촉되는 하부 플로팅 게이트는 온도 변화에 따른 스트레스의 특성이 우수하여 상변이가 일어나지 않는 다결정 구조를 갖는 폴리실리콘으로 형성된다. 그리고, 상기 상부 플로팅 게이트는 비정질 구조를 갖는 폴리실리콘으로 형성된다.

또한, 상기 플로팅 게이트(118a)는 상기 유전막 패턴(150a)의 표면적을 증가시키기 위하여 상기 하부 플로팅 게이트가 상부 플로팅 게이트 두께의 20 내지 50%의 두께를 갖도록 형성된다. 이에 따라 커플링비를 증가시켜 기입 및 소거전압을 낮출 수는 있다. 여기서, 상기 상부 플로팅 게이트(116a)의 상부면 및 측벽은 상기 유전막 패턴(150a)에 의해 둘러 쌓이게된다.

상기 유전막 패턴(150a)은 하부 산화막 패턴(120a)/ 고 유전율을 갖는 금속 산화막 패턴(130a)/ 상부 산화막 패턴(140a)으로 이루어진 구성을 갖는다. 상기 금속 산화막 패턴은

도 3 내지 도 8은 불휘발성 메모리 셀을 제조방법을 나타내는 공정단면도 들이다. 여기서, 도 3 내지 도 8은 비트라인 방향의 단면도들이다.

도 3을 참조하면, 먼저 실리콘으로 이루어진 기판(100)상에 터널 산화막(102)을 약 60Å의 두께로 형성한다. 일반적으로 불휘발성 메모리 장치에 저장된 데이터를 보존하는 능력은 터널 산화막(102)의 신뢰성에 좌우된다. 이 때문에, 상기 터널 산화막(102)은 '프로그램'과 '소거' 동작을 반복하는 횟수에 제한적인 요소로 작용하게 된다. 통상적으로 메모리 제품으로 사용하기 위해서는 100 만회 이상의 '프로그램'과 '소거' 동작을 반복할 수 있어야 한다.

따라서, 본 발명의 터널 산화막(102)은 1Torr 이하의 낮은 압력, 800 이상의 온도 및 O2, H2 , N2 가스가 제공되는 분위기 하에서 라디칼 산화시켜 형성하는 것이 바람직하다. 상기 라디칼 산화법은 터널 산화막(102)의 형성두께 및 막질의 치밀성을 증가시킬 수 있다.

이어서, 터널 산화막(102) 상에 플로팅 게이트용 하부 폴리실리콘막(104)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)하여 약 500Å 의 두께로 형성한 후, 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법으로 불순물로 도핑함으로서 형성한다. 여기서, 하부 폴리실리콘막(114)은 다결정 구조를 갖는다. 이어서, 하부 폴리실리콘막(114)상에 플로팅 게이트의 레이아웃(형성 영역)을 정의하는 하드마스크(108)를 형성한다. 여기서, 상기 하부 폴리실리콘막(114)은 이후 형성될 상부 폴리실리콘막의 20 내지 50%의 두께를 갖도록 형성하는 것이 바람직하다.

도 4를 참조하면, 상기 하드 마스크를 이용하여 상기 하부 실리콘막 및 기판의 일부를 순차적으로 식각함으로서 소자 분리용 트렌치를 형성한다.

이를 구체적으로 설명하면, 상기 하드마스크에 노출된 하부 폴리실리콘막(114)과 터널 산화막(102) 및 기판(100)을 식각하기 위해 상기 기판을 식각 챔버 내로 이송한다. 이후, 하부 폴리실리콘막(114) 및 산화막(102)을 식각하기 위한 에칭 가스를 상기 에칭 챔버내로 주입하여, 상기 하드 마스크에 노출된 하부 폴리실리콘막(114) 및 터널 산화막(102)을 순차적으로 식각한다. 상기 식각으로 하부 폴리실리콘막(114)은 하부 폴리실리콘 패턴(114a)으로, 터널 산화막(102)은 터널 산화막 패턴(102a)으로 형성된다.

이어서, 동일한 에칭챔 버 내에서 상기 기판(100)을 약 1200 내지 2500Å 정도의 깊이, 바람직하게는 1700Å의 깊이로 식각하여 상기 기판에 트렌치(T)를 형성한다. 즉, 상기 트렌치(T)의 형성으로 인해 상기 기판(100a)은 액티브 영역과 플로팅 게이트 형성영역이 동시에 정의된다.

도 5를 참조하면, 산화물 증착공정 및 화학적 기계적 연마공정을 수행하여 기판의 트렌치(T)내에 소자 분리막(112)을 형성한다.

먼저, 트렌치를 매립하기 위해 갭 필링 특성이 우수한 산화물을 화학적 기상 증착 방법으로 증착한다. 이때, 상기 산화물은 고밀도 플라즈마(HDP) 산화물인 것이 바람직하다. 이후, 상기 하드마스크 패턴의 표면이 노출되도록 상기 산화물에 화학적 기계적 연마공정(CMP)을 수행하여, 트렌치(T)에 존재하는 소자 분리막(112)을 형성한다. 이후 상기 하드마스크 패턴(도시하지 않음)을 제거한다.

도 6을 참조하면, 상기 하부 폴리실리콘 패턴(114a) 상에 상부 폴리실리콘 패턴(116a)을 형성하여 플로팅 게이트층(118)을 형성한다.

먼저, 하부 폴리실리콘 패턴(114a)이 노출된 결과물 상에 플로팅 게이트용 상부 폴리실리콘막(도시하지 않음)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 형성한다. 상기 상부 폴리실리콘막은 비정질 폴리실리콘으로 이루어지며, 약 1200Å 의 두께로 형성하는 것이 바람직하다.

이후, 상부 폴리실리콘막 상에 플로팅 게이트의 레이아웃을 정의하는 식각 마스크(도시하지 않음)를 형성한다. 이어서, 상기 식각 마스크에 노출된 상부 폴리실리콘막 식각하여 상부 폴리실리콘 패턴(116a)을 형성한다. 이후 상기 식각 마스크를 제거한다. 여기서, 상기 플로팅 게이트층(118)은 하부 폴리실리콘 패턴(114a)과 상부 폴리실리콘 패턴(116a)이 적층된 구조를 갖는다.

도 7을 참조하면, 플로팅 게이트층(118) 상에 유전막(150)의 하부 산화막(120)을 형성한다.

상기 하부 산화막(120) 형성은 첫째로, 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 실리콘 산화물을 약 30 내지 50 의 두께로 증착하여 형성할 수 있다. 둘째로, 상기 플로팅 게이트(118)의 표면을 열 산화 또는 라디칼 산화(Radical Oxidation)시켜 형성할 수 있다. 셋째로, 상기 플로팅 게이트(118)의 표면을 습식 산화(Wet Oxidation)시켜 형성할 수 있다. 본 실시예의 하부 산화막(120)은 첫째 방법인 화학 기상 증착하여 형성하였다. 이때, 하부 산화막(120)의 조직 치밀화 및 내구성을 증가시키기 위해 NO 또는 N2O 가스가 제공되는 분위기에서 어닐링 공정을 더 수행할 수 있다.

이어서, 하부 산화막(120) 상에 고유전(High-K) 물질로 이루어진 금속 산화막(130)을 형성한다. 금속 산화막(130)은 원자층 증착법 또는 화학 기상 증착법으로 형성한다. 상기 원자층 증착법을 적용하여 금속 산화막(130)을 형성하는 방법을 설명하면, 먼저 상기 기판 상부로 상기 금속 전구체를 도입하여 상기 금속 전구체의 제1 부분은 상기 기판 상에 화학 흡착시키고, 상기 금속 전구체의 제2 부분은 물리 흡착시킨다. 이어서, 상기 기판과 물리적 흡착된 상기 금속 전구체의 제2 부 분을 퍼지가스를 이용하여 기판으로부터 제거한다. 이어서, 상기 금속 전구체의 제1 부분이 화학 흡착된 기판 상부로 산화제를 도입하여 상기 금속 전구체의 제1 부분과 산화제를 화학적으로 반응시킨다. 이어서, 퍼지가스를 제공하여 상기 기판 상에 잔류하는 산화제를 제거한다. 상기 금속 전구체의 도입과 산화제를 제거하는 단계를 적어도 5회 반복 수행하여 금속 산화막을 형성한다. 여기서, 상기 금속 전구체는 알루미늄 전구체 또는 하프늄 전구체이며, 금속 산화막(130)은 알루미늄 산화막 또는 하프늄 산화막이다.

상기 금속 산화막(130) 상에 상부 산화막(140)을 형성한다. 상기 상부 산화막(140)의 형성을 구체적으로 나타내면, 먼저 금속 산화막(130)이 형성된 기판을 LPCVD 챔버 내에 위치시킨 후 약 750℃이상의 온도, 1torr 이하의 압력 및 SiH4와 N2O 가스가 제공되는 분위기에서 산화막을 약 20∼50Å 의 두께로 형성한다. 계속해서, 인-시튜로 약 750℃ 이상의 온도, 보다 바람직하게는 약 950℃, 1torr 이하의 압력 및 O2, H2, N2가스가 제공되는 분위기에서 상기 산화막을 라디칼 산화시켜 치밀한 구조를 갖는 상부 산화막(140)을 완성한다.

도 8을 참조하면, 상기 유전막(150) 상에 컨트롤 게이트층(154)을 형성한다. 상기 컨트롤 게이트층(154)은 N+형으로 도핑된 폴리실리콘막 또는 폴리실리콘막/금속 실리사이드막으로 형성된다. 여기서, 금속 실리사이드는 예컨대 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)등을 들 수 있다.

이어서, 사진식각 공정을 수행하여 상기 결과물을 각 셀 단위로 건식 식각하 여 도 2에 도시된 바와 같은 스택형 불휘발성 메모리 셀(160)을 형성한다.

이때, 상기 건식식각은 소자 분리막 사이의 반도체 기판(100a) 상면이 노출될 때까지 수행한다. 상기 불휘발성 메모리 셀(160)은 터널 산화막 패턴(102b), 플로팅 게이트(118a), 유전막 패턴(150a) 및 컨트롤 게이트(154a)가 순차적으로 적층된 구조를 갖는다.

상술한 바와 같은 본 발명은 첫째, 유전막에 고 유전물질인 금속 산화이 포함되어 있어 유전막의 커패시턴스를 증가시킬 수 있다. 둘째, 유전막의 형성 두께를 보다 얇게 컨트롤 할 수 있어 상기 유전막의 커플링 계수를 증가시킨다. 셋째, 유전막의 절연파괴 특성을 향상시킬 수 있다. 넷째, 불휘발성 메모리 셀의 누설 전류를 감소시키고 전하 유지 특성을 향상시킬 수 있다. 다섯째, 플로팅 게이트의 두께를 감소시켜 소자 분리막의 손상을 방지할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

1. 기판 상에 다결정 구조를 갖는 하부 폴리막 패턴과 비정질 구조를 갖는 상부 폴리막 패턴으로 이루어진 컨트롤 게이트층을 형성하는 단계;

   상기 컨트롤 게이트층에 하부 산화막, 금속 산화막 및 상부 산화막이 적층된 구조를 갖는 유전막을 형성하는 단계; 및

   상기 유전막 상에 플로팅 게이트층을 형성하는 단계를 포함하는 불휘발성 메모리 셀의 제조 방법.
2. 제1항에 있어서, 상기 유전막을 형성하는 단계는

   상기 컨트롤 게이트층이 형성된 기판 상에 하부 산화막을 형성하는 단계;

   상기 하부 산화막 상에 하프늄 산화물 또는 알루미늄 산화물로 이루어진 금속 산화막을 형성하는 단계; 및

   상기 금속 산화막 상에 상부 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
3. 제1항에 있어서, 상기 금속 산화막은 원자층 증착 방법으로 형성하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
4. 제1항에 있어서, 상기 금속 산화막은 화학 기상 증착 방법으로 형성하는 것 을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
5. 제1항에 있어서, 상기 상부 산화막 또는 하부 산화막은 열 산화법 또는 저압화학기상증착(LPCVD)법으로 형성하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
6. 제1항에 있어서, 상기 하부 폴리막 패턴은 상부 폴리막 패턴의 두께의 20 내지 50%의 두께를 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
7. 제1항에 있어서, 상기 컨트롤 게이트층은 다결정 폴리실리콘막과 금속 실리사이드막을 적층하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조 방법.

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