KR20070013005A - 불 휘발성 메모리 셀의 제조방법 - Google Patents

불 휘발성 메모리 셀의 제조방법 Download PDF

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Abstract

텅스텐 패턴을 포함하는 불 휘발성 메모리 장치의 제조방법에서, 기판 상에 텅스텐 패턴을 포함하는 비 휘발성 메모리의 게이트 구조물을 형성한다. 이어서, 디클로로실란 가스와 아산화질소 가스를 이용하여 상기 게이트 구조물의 측면, 상면 및 기판의 표면에 질화막 보다 유전율이 낮은 스페이서용 중온 산화막을 형성한 후 식각 공정을 수행한다. 그 결과 중온산화물로 이루어진 스페이서를 포함하며, 상기 텅스텐 패턴의 산화가 발생하지 않는 불 휘발성 메모리 셀이 완성된다.

Description

불 휘발성 메모리 셀의 제조방법{Method of Manufacturing Non-Volatile Memory Cell}
도 1은 본 발명의 게이트 스페이서를 포함하는 불 휘발성 메모리 소자를 나타내는 단면도이다.
도 2 내지 도 8은 도 1에 도시된 불 휘발성 메모리 셀의 제조 방법을 나타내는 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 130 : 터널 산화막 패턴
140 : 소자 분리막 162 : 마스크 패턴
165 : 플로팅 게이트 170 : 유전막 패턴
180 : 텅스텐 패턴 185 : 컨트롤 게이트
190 : 게이트 구조물 200 : 중온산화막 스페이서
본 발명은 불 휘발성 메모리 셀의 제조 방법에 관한 것으로, 보다 상세하게는 텅스텐 패턴을 갖는 컨트롤 게이트를 포함하는 불 휘발성 메모리 셀의 제조방법 에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와, 한번 데이터를 입력하면 그 상태를 유지할 수 있는 불 휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다.
상기 불 휘발성 메모리 장치는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는데, 최근에는 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다.
이러한, 플래시 메모리 장치에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상부에 유전막을 개재하여 형성된 컨트롤 게이트를 포함하는 스택형 게이트 구조를 갖는다. 이때, 상기 컨트롤 게이트는 저항을 감소를 위해 폴리실리콘막 패턴과 텅스텐막 패턴이 적층된 구조를 갖는다.
상술한 구조를 갖는 메모리 셀은 산화막보다 높은 유전율을 갖는 질화막 스페이서를 포함하고 있기 때문에 이웃하는 메모리 셀과의 간섭현상이 일어나는 문제점이 초래된다.
이러한 문제점을 해결하기 위해 상기 게이트 구조물 측벽에 산화물로 이루어진 산화방지용 제1 스페이서막을 제1 두께로 형성한 후 실란 가스를 이용하여 형성되는 제2 스페이서막을 제2 두께로 형성하는 방법이 제시되었다. 그러나 상기 제1 스페이서막 및 제2 스페이서막이 적용되는 불 휘발성 메모리 셀은 데이터 저장/ 소거시 문턱전압의 산포 변화가 초래할 뿐만 아니라 아산화질소 가스가 과량 사용됨으로 인해 상기 텅스텐 게이트가 산화되는 문제점이 발생한다.
따라서, 본 발명의 목적은 디클로로실란 가스를 메인 가스로 사용하여 스페이서용 중온산화막을 형성함으로서 불 휘발성 메모리 셀의 문턱전압 산포 변화를 개선할 수 있는 불 휘발성 메모리 의 제조방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 불 휘발성 메모리 셀의 제조 방법은 기판 상에 텅스텐 패턴을 포함하는 비 휘발성 메모리의 게이트 구조물을 형성한다. 디클로로실란 가스와 아산화질소 가스를 이용하여 상기 게이트 구조물의 측면, 상면 및 기판의 표면에 질화막 보다 유전율이 낮은 중온 산화막을 형성한다. 이후 상기 결과물에 에치백 공정을 수행하여 중온 산화물로 이루어진 스페이서와 텅스텐 패턴을 갖는 게이트 구조물을 포함하는 불 휘발성 메모리 셀을 완성한다.
상기 불 휘발성 메모리 셀의 제조방법의 일 실시예에 있어서, 상기 게이트 구조물은 플로팅 게이트, 유전막 패턴 및 텅스텐 패턴을 포함하는 컨트롤 게이트를 순차적으로 적층하여 형성할 수 있다.
또한, 상기 유전막 패턴은 하부 산화막, 질화막 및 상부 산화막을 순차적으로 적층하여 형성하거나 금속산화물을 포함하는 박막을 증착하여 형성할 수 있다.
상기 중온 산화막은 저압 화학기상증착 공정을 수행하여 형성할 수 있고, 상 기 저압 화학기상증착 공정시 디클로로실란 가스와 아산화질소 가스를 1 : 1.7 내지 2.5의 비율로 동시에 공급하여 형성하는 것이 바람직하다. 특히, 본 실시예에서 상기 스페이서용 중온 산화막은 암모니아 가스 및 아산화질소 가스의 전처리 공정을 통한 질화막의 형성공정 없이 형성할 수 있다.
본 발명의 방법과 같이 텅스텐 패턴을 포함하는 게이트 구조물에 질화막 보다 낮은 유전율을 갖는 중온 산화물을 포함하는 스페이서를 형성함으로써 이웃하는 메모리 셀들 간에 간섭 효과가 최소화되는 불 휘발성 메모리 셀을 형성할 수 있다. 또한, 상기 스페이서를 형성하기 위한 중온산화막은 암모늄가스 및 아질산 가스의 전처리 공정 없이 디클로로실란 가스를 메인 가스로 사용하여 형성하기 때문에 텅스텐 패턴의 산화를 억제할 수 있을 뿐만 아니라 터널 산화막 패턴이 열화되는 문제점을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
불 휘발성 메모리 소자
도 1은 본 발명의 게이트 스페이서를 포함하는 불 휘발성 메모리 셀을 나타내는 단면도이다.
도 1은 참조하면, 상기 불 휘발성 메모리 셀은 상기 게이트 구조물(190)과 중온산화막 스페이서(200)를 포함한다. 상기 게이트 구조물은 소자 분리막(140)이 형성된 기판 상에 형성되며, 기판 상에 형성된 터널 산화막 패턴(130), 상기 터널 산화막 패턴 상에 존재하는 플로팅 게이트(165), 상기 플로팅 게이트 상에 존재하는 유전막 패턴(170), 텅스텐 패턴(180)을 포함하는 컨트롤 게이트(185), 및 마스크 패턴(162)이 적층된 구조를 갖는다. 상기 스페이서는 상기 게이트 구조물(190)의 측벽에 구비되며 텅스텐 패턴의 산화 방지 및 불 휘발성 메모리 셀의 문턱전압 산포 변화를 개선할 수 있다.
상기 터널 산화막 패턴(130)은 플로팅 게이트(165)를 기판으로부터 절연시켜 불 휘발성 메모리 셀에 저장된 데이터를 보존하는 능력에 영향을 미치는 박막으로'프로그램'과 '소거' 동작을 반복하는 횟수에 제한적인 요소로 작용한다. 상기 게이트 절연막은 약 50 내지 100Å의 두께를 갖고, 특히 약 60 내지 70Å의 두께를 갖는다.
상기 플로팅 게이트(165)는 게이트 산화막(130) 상에 형성되고, 불순물이 도핑된 폴리실리콘 패턴 또는 비정질실리콘 패턴으로, 약 500 내지 1000Å의 두께를 갖는다. 상기 플로팅 게이트(165)는 일 예로 제1 폴리실리콘 패턴(125)과 제2 폴리실리콘 패턴(145)이 적층된 구조를 가질 수 있다.
상기 유전막 패턴(170)은 상기 플로팅 게이트(165)와 상기 컨트롤 게이트(185) 사이에 존재하며, 하부 산화막/질화막/상부 산화막이 순차적으로 적층된 구조를 갖는다. 상기 유전막 패턴은 약 70 내지 110Å의 두께를 갖는다. 또한, 상기 유전막은 금속 산화물로 이루어진 박막이 적용될 수 있다.
상기 컨트롤 게이트(185)는 상기 유전막 패턴(120a) 상에 형성되고, 불 휘발성 메모리 소자의 저항의 감소시키기 위해 제3 폴리실리콘 패턴(175)과 텅스텐 패 턴(180)을 포함하는 구조를 갖는다. 상기 건트롤 게이트 상에는 마스크 패턴(162)이 형성되어 있다.
상기 스페이서(200)는 텅스텐 패턴(180)을 포함하는 게이트 구조물에서 플로팅 게이트와 간섭효과를 감소시키기 위한 유전상수가 낮은 산화물의 특성을 갖는 동시에 패턴의 로딩이 우수한 중온 산화막으로 형성한다. 상기 중온 산화막은 디클로로실란가스를 메인 가스로 사용하는 저압 화학기상 증착 공정으로 형성한다.
특히, 본 발명의 스페이서를 형성하기 위해 적용되는 중온 산화막은 암모니아 가스 및 아질산 가스의 전처리 공정 없이 상기 디클로로실란 가스와 아질산 가스를 함께 제공하여 저압 화학기상 증착 공정으로 형성하는 것을 특징으로 한다. 이러한 방법으로 형성되는 중온산화막은 상기 텅스텐 패턴의 산화없이 형성될 수 있을 뿐만 아니라 플로팅 게이트에 간섭 효과를 최소화하여 상기 불 휘발성 메모리 셀의 문턱전압의 산포 변화를 개선할 수 있다.
불 휘발성 메모리 셀의 제조
도 2 내지 도 8은 도 1에 도시된 불 휘발성 메모리 셀의 제조 방법을 나타내는 공정단면도이다.
도 2를 참조하면, 반도체 기판(100)상에 터널 산화막(110), 제1 도전막(114) 및 마스크층(115)을 순차적으로 형성한다.
구체적으로, 실리콘으로 이루어진 반도체 기판(110)상에 터널 산화막(110)을 형성한다. 터널 산화막(110)은 반도체 기판(100)의 표면으로부터 약 30 내지 100Å 정도의 두께, 바람직하게는 약 60Å정도의 두께를 갖도록 형성한다. 상기 터널 산화막(110)은 열 산화(thermal oxidation) 공정이나 화학 기상 증착(CVD)을 통하여 형성된다. 또한, 상기 터널 산화막(110)은 약 1Torr 이하의 낮은 압력, 약 800℃ 이상의 온도, 그리고 산소(O2), 수소(H2) 및 질소(N2) 가스 분위기 하에서 라디칼 산화시켜 형성할 수 있다.
이어서, 터널 산화막(110) 상에 플로팅 게이트용 제1 도전막(114)을 형성한다. 상기 제1 도전막(114)은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)하여 약 500 내지 700Å의 두께를 갖는 폴리실리콘막 또는 아몰퍼스 실리콘막을 형성한 다음, POCl3 확산 공정, 이온 주입 공정, 또는 인-시튜(in-situ) 도핑 공정을 통하여 형성한다. 여기서, 제1 도전막(114)은 제1 폴리실리콘막이다.
이어서, 상기 제1 도전막(114) 상에 마스크층(115)을 형성한다. 마스크층(115)은 제1 도전막(114), 터널 산화막(110) 및 반도체 기판(100)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 마스크층(115)은 실리콘 질화물 또는 실리콘 산질화물로 구성된다.
도 3을 참조하면, 마스크층(115) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 마스크층(115)을 패터닝함으로써, 제1 도전막(114) 상에 플로팅 게이트의 형성영역을 정의하는 하드 마스크(120)를 형성한다.
애싱 및/또는 스트립 공정을 통하여 상기 제1 포토레지스트 패턴을 제거한 후, 상기 하드 마스크(120)에 노출된 제1 도전막(114), 터널 산화막(110)을 순차적으로 식각한다. 그 결과 반도체 기판(100) 상에 제1 도전막 패턴(125) 및 터널 산화막 패턴(130)이 형성된다. 이어서, 터널 산화막 패턴(130) 및 제1 도전막 패턴(125)이 형성됨에 따라 노출되는 반도체 기판(100)의 일부를 식각하여 반도체 기판(100)에 트렌치(135)를 형성한다.
도 4를 참조하면, 상기 트렌치(135)를 매몰하면서 반도체 기판(100)을 덮는 산화막(미도시)을 형성한다. 상기 산화막에 화학기계적 연마(CMP) 공정, 에치백 공정 수행하여 상기 트렌치(135)를 매립되는 소자 분리막(140)을 형성한다.
구체적으로, 트렌치(135)를 매몰하기 위하여 갭 필링(gap filling) 특성이 우수한 산화물을 화학기상 증착 방법으로 증착하여 반도체 기판(100)을 덮는 상에 상기 산화막을 형성한다. 이 경우, 상기 산화막은 고밀도 플라즈마(HDP) 산화물로 이루어지는 것이 바람직하다. 이어서, 상기 하드 마스크(120)의 상면이 노출되도록 상기 산화막의 상부를 화학 기계적 연마 공정으로 제거하여, 트렌치(135)에 매립된 소자분리막(140)을 형성한다. 이어서, 건식 식각 공정 또는 습식 식각 공정으로 하드 마스크(120)를 제거한다. 하드 마스크(120)가 제거되면, 트렌치(135) 내에 형성되는 소자분리막(140)과 제1 도전막 패턴(125)은 실질적으로 동일한 높이를 가질 수 있다.
도시하지 않았지만, 상기 트렌치(135)를 형성한 후 상기 트렌치를 형성하기 위한 식각 공정시 야기되는 반도체 기판(100)의 손상을 치유하고, 누설 전류 발생 을 방지하기 위해 상기 트렌치의 내 측면에 라이너막을 더 형성할 수 있다.
도 5를 참조하면, 제1 도전막 패턴(125) 및 소자 분리막(140) 상에 제2 도전막(미도시)을 형성한 후, 사진 식각 공정으로 상기 제2 도전막을 패터닝하여 제1 도전막 패턴(125) 및 제1 도전막 패턴(125) 인접한 소자분리막(140)에 제2 도전막 패턴(145)을 형성하여 예비 플로팅 게이트(148)를 형성한다.
구체적으로는, 상기 제2 도전막은 제1 도전막 패턴(125) 및 소자 분리막(140) 상에 화학 기상 증착 공정으로 폴리실리콘막이나 아몰퍼스 실리콘막을 형성한 다음, 상기 폴리 실리콘막 또는 아몰퍼스 실리콘막에 불순물을 도핑함으로써 형성된다. 이 경우, 상기 불순물은 POCl3 확산 공정, 이온 주입 공정 또는 인-시튜 도핑 공정 등을 통하여 도핑된다. 본 실시예의 제2 도전막은 불순물이 도핑된 제2 폴리실리콘막이다.
이어서, 상기 제2 도전막 상에 예비 플로팅 게이트(148)의 레이아웃을 정의하는 식각 마스크(도시되지 않음)를 형성한 후, 상기 식각 마스크를 이용하여 상기 제2 도전막을 식각함으로써, 제1 도전막 패턴(125) 상에 제2 도전막 패턴(145)을 형성한다. 상기 식각 마스크를 제거하면, 제1 도전막 패턴(125)과 제2 도전막 패턴(145)을 구비하는 예비 플로팅 게이트(148)가 형성된다.
본 발명의 다른 실시예로서, 상기 제2 도전막 패턴을 형성하는 단계를 생략할 수 있다.
이어서, 상기 예비 플로팅 게이트(148)형성된 기판 상에 유전막(150)을 형성한다. 구체적으로 상기 유전막(150)은 실리콘 산화막/실리콘 질화막/실리콘 산화막을 순차적으로 적층하여 형성할 수 있다. 다른 실시예로 상기 유전막(150)은 고유전율을 갖는 금속 산화물을 증착하여 형성할 수 있다.
상기 유전막(150)을 형성할 수 있는 금속산화물의 예로서 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 사용할 수도 있다.
예를 들어, 상기 유전막(150)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 금속 산화막을 순차적으로 적층하여 형성할 수 있고, 금속 산화막, 실리콘 질화막, 금속 산화막을 순차적으로 적층하여 형성할 수 있다. 예컨대 상기 금속 산화막은 금속 전구체를 이용한 원자층 증착방법 또는 화학적 기상 증착 방법으로 형성할 수 있다.
도 6을 참조하면, 유전막(150) 상에 제3 도전막(155) 및 제4 도전막(160)을 순차적으로 형성한다. 제3 도전막(155)은 N+형으로 도핑된 폴리실리콘으로 구성되고, 상기 제4 도전막(160)은 텅스텐을 포함하는 텅스텐막이다.
도 7을 참조하면, 제4 도전막(160) 상에 마스크 패턴(162)을 형성한 후, 상기 마스크 패턴(162)을 식각마스크로 이용하여 마스크 패턴(162)에 노출되는 제4 도전막(155) 및 제3 도전막을 순차적으로 패터닝한다. 이로 인해 유전막 상에 텅스텐 패턴(180)을 포함하는 컨트롤 게이트(185)가 형성된다.
이어서, 유전막(150) 및 제2 도전막 패턴(145)을 부분적으로 식각하여 유전막 패턴(170) 및 플로팅 게이트(165)를 완성한다. 이에 따라, 반도체 기판(100) 상에는 플래쉬 메모리 셀의 게이트 구조물(180)이 완성된다. 여기서, 유전막 패턴(170) 및 제2 도전막 패턴(145)은 건식 식각 공정으로 식각된다.
상기 불 휘발성 메모리 셀의 게이트 구조물(190)은 터널 산화막 패턴(130)상에 플로팅 게이트(165), 유전막 패턴(170) 및 텅스텐 패턴(180)을 포함하는 컨트롤 게이트(185)가 순차적으로 적층된 구조를 갖는다.
도 8을 참조하면, 상기 게이트 구조물(190)이 형성된 기판(100) 상에 스페이서용 중온산화막(195)을 형성한다. 상기 스페이서용 중온산화막(195)은 질화물로 이루어진 스페이서보다 낮은 유전율을 갖기 때문에 이웃하는 메모리 셀들 간에 간섭 효과를 방지할 수 있다.
상기 중온산화막(195)은 암모니아 가스 및 아질산 가스의 전처리 공정 없이 상기 디클로로실란 가스와 아질산 가스를 함께 제공하여 저압 화학기상 증착 공정으로 형성할 수 있다. 구체적으로 상기 중온 산화막(195)은 약 1 : 1.7 내지 2.5의 비율로 동시에 공급되는 디클로로실란 가스와 아산화질소 가스를 저압 화학기상증착하여 단일막 구조로 형성한다.
즉, 상기 중온 산화막을 형성하기 위해 상기 아산화 질소가스를 상기 디클로로실란 가스의 사용량 보다 2.5배 이하로 사용하기 때문에 상기 중온 산화막 형성시 상기 텅스텐 패턴의 산화를 방지할 수 있다. 또한, 상기 터널 산화막 패턴의 열화를 방지할 수 있다.
이어서, 중온 산화막이 형성된 결과물을 에치백하여 도 1에 도시된 바와 같이 상기 게이트 구조물(150)의 측벽에 존재하는 중온산화물로 이루어진 스페이서(200)를 형성한다. 상기 스페이서(200)는 게이트 구조물과 함께 이온주입 마스크로 적용되어 상기 기판의 표면 아래로 불순물을 이온 주입함으로서 소오스/드레인 영역을 형성하는데 적용된다.
이하, 상기 스페이서막 실시예 및 비교예를 통하여 본 발명을 더욱 상세하게 설명한다. 그러나, 상기 실시예 및 비교예는 본 발명을 예시하기 위한 것으로서 본 발명을 한정하지 않고 다양하게 수정 및 변경될 수 있다.
실시예
텅스텐 패턴을 포함하는 불 휘발성 메모리 셀의 게이트 구조물이 형성된 기판을 저압 화학기상증착 챔버 내에 로딩하였다. 상기 챔버 내부의 압력을 약 53pa로 유지하면서 온도를 약 780℃ 상승시켰다. 상기 암모나아 가스 및 아질산가스를 제공하는 전처리 공정을 수행하지 않고, 디클로로실란 가스 약 175 SCCM과 아질산 가스 약 357 SCCCM을 수 내지 수십분동안 동시에 제공하여 상기 기판 상에 약 750Å의 두께를 갖는 중온산화막을 형성하였다.
비교예 1
상기 실시예와 동일한 방법을 수행하여 중온산화막을 형성하되 암모늄 가스 를 이용한 전처리 공정을 추가적으로 더 수행하여 상기 기판 상에 중온산화막을 형성하였다.
비교예 2
상기 실시예와 동일한 방법을 수행하여 중온산화막을 형성하되 아질산 가스를 이용한 전처리 공정을 추가적으로 더 수행하여 상기 기판 상에 중온산화막을 형성하였다.
메모리 셀의 누설전류 평가
도 9는 실시예 및 비교예 1에서 형성된 중온산화막이 적용되는 불 휘발성 메모리 셀의 누설전류를 나타내는 도이다.
도 9를 참조하면, 상기 실시예와 같이 암모늄 가스의 전처리 공정을 수행하지 않고 형성되는 중온산화막은 상기 불 휘발성 메모리 셀에 포함된 터널 산화막 패턴의 누설 전류의 열화특성이 발생하지 않는다. 반면에 비교예 1에서 암모늄 가스의 전처리 공정(3초, 5초, 10초)을 수행하여 형성되는 중온 산화막은 도 9에 도시된 바와 같이 상기 불휘발성 메모리 셀에 포함된 터널 산화막 패턴의 누설 전류의 열화를 초래한다. 즉, 상기 암모늄 가스의 전처리 시간이 증가할수록 누설전류의 열화 특성이 보다 증가된다.
텅스텐 산화 평가
도 10은 비교예 2에서 형성된 중온산화막이 적용되는 불 휘발성 메모리 셀의 텅스텐 패턴의 산화를 사진이다.
도 10을 참조하면, 아질산 가스의 전처리 공정을 420초 동안 수행하여 형성되는 중온 산화막은 상기 불휘발성 메모리 셀에 포함된 텅스텐 패턴의 산화를 초래한다. 즉, 상기 아질산 가스가 제공되는 시간이 길어질수록 상기 텅스텐 패턴의 산화도는 증가되는 것을 알 수 있다.
본 발명의 방법과 같이 텅스텐 패턴을 포함하는 게이트 구조물에 질화막 보다 낮은 유전율을 갖는 중온 산화물을 포함하는 스페이서를 형성함으로써 이웃하는 메모리 셀들 간에 간섭 효과가 최소화되는 불 휘발성 메모리 셀을 형성할 수 있다.
또한, 불 휘발성 메모리 셀의 스페이서를 형성하기 위한 중온산화막은 암모늄가스 및 아질산 가스의 전처리 공정 없이 디클로로실란 가스를 메인 가스로 사용하여 형성하기 때문에 텅스텐 패턴의 산화를 억제할 수 있을 뿐만 아니라 터널 산화막 패턴이 열화 되는 문제점을 방지할 수 있다. 따라서, 상술한 공정을 적용하면, 전하의 누설이 방지될 수 있으며, 전하 유지 특성이 향상되는 불 휘발성 메모리 셀을 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 기판 상에 텅스텐 패턴을 포함하는 비 휘발성 메모리의 게이트 구조물을 형성하는 단계; 및
    디클로로실란(SH2Cl2) 가스와 아산화질소(N2O) 가스를 이용하여 상기 게이트 구조물의 측면, 상면 및 기판의 표면에 질화막 보다 유전율이 낮은 스페이서용 중온 산화막을 형성하는 단계를 포함하는 불 휘발성 메모리 셀의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 구조물은 플로팅 게이트, 유전막 패턴 및 텅스텐 패턴을 포함하는 컨트롤 게이트를 순차적으로 적층하여 형성하는 것을 특징을 하는 불 휘발성 메모리 셀의 제조 방법.
  3. 제2항에 있어서, 상기 유전막 패턴은 하부 산화막, 질화막 및 상부 산화막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조 방법.
  4. 제2항에 있어서, 상기 컨트롤 게이트는 폴리실리콘막과 텅스텐막을 적층하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조 방법.
  5. 제1항에 있어서, 상기 중온 산화막은 저압 화학기상증착 공정을 수행하여 형 성하고, 상기 저압 화학기상증착 공정시 디클로로실란 가스와 아산화질소 가스를 1 : 1.7 내지 2.5의 비율로 동시에 공급하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조 방법.
  6. 제1항에 있어서, 상기 중온 산화막은 암모니아 가스 및 아산화질소 가스의 전처리 공정 없이 형성하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조 방법.
  7. 제1항에 있어서, 상기 중온 산화막을 형성하는 단계 이후에
    상기 중온 산화막을 에치백하여 상기 게이트 구조물의 측면에 존재하는 중온 산화물을 포함하는 스페이서를 형성하는 단계를 더 수행하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조 방법.
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