JP2013219202A - 半導体装置、その設計方法及び製造方法 - Google Patents

半導体装置、その設計方法及び製造方法 Download PDF

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Abstract

【課題】素子分離領域を挟んで隣接し、前記素子分離領域とは高さの異なる活性領域を備えた半導体装置では、素子分離領域上のゲート配線にコンタクトを形成した場合、コンタクト不良が発生することが判明した。
【解決手段】 素子分離領域と、当該素子分離領域を挟んで隣接し、前記素子分離領域よりも高い表面を有する２つの活性領域と、前記各活性領域から引き出された共通に引き出され、前記素子分離領域を通って延在するゲート配線と、前記ゲート配線を当該ゲート配線よりも上層を形成する導体層と接続するコンタクトを備え、前記コンタクトは、前記素子分離領域以外の領域に設けられるか、或いは、拡張された素子分離領域内に設けられた半導体装置が得られる。
【選択図】図３

Description

本発明は、半導体装置、その設計方法及び製造方法に関する。
この種の半導体装置として、特許文献１及び２に記載されているように、高い誘電率を有する材料(high-k)によって形成された所謂Hｉｇｈ−ｋ絶縁膜と、当該ゲート絶縁膜上に、金属材料によって形成されゲート電極及びゲート配線を有するＭＩＳＦＥＴ（Meta Insulator Semiconductor Field Effect Transistor）が記載されている。
特許文献２は、上記したＭＩＳＦＥＴによってＣＭＯＳトランジスタを構成した場合、ＣＭＯＳトランジスタの閾値電圧を低い電圧値に設定できないため、ＣＭＯＳロジック素子の処理動作の高速化及び低消費電力化が阻害されていることを指摘している。このため、特許文献２は、適切な閾値電圧を有する金属ゲートとハフニウム系High-k材料からなるＭＩＳトランジスタ（所謂HKMGトランジスタ）を提案している。
特開２００６−０２４５９４号公報 特開２００７−３２９２３７号公報
特許文献１及び２は、互いに異なる導電性を有するＭＩＳＦＥＴを隣接配置した場合に生じる課題等については全く指摘していない。
ここで、本発明者等の研究によれば、ＤＲＡＭの周辺回路に設けられるＣＭＯＳをHKMGトランジスタ構造のＭＩＳＦＥＴによって構成した場合、種々の課題が発生することが判明した。
本発明の理解を容易にするために、ここでは、ＤＲＡＭの周辺回路領域に設けられるＣＭＯＳをHKMGトランジスタによって構成した場合の課題について説明する。
図２３は、ＤＲＡＭの周辺回路領域を示す平面図であり、図２４は、図２３のＡ−Ａ’線に沿う断面図である。図２３に示されているように、２つの活性領域21、22には、それぞれ導電性の異なるＭＩＳＦＥＴが形成されており、且つ、２つの活性領域21、22間には、２本の破線で示された素子分離領域（STI）23が形成されている。各活性領域21、22からは、活性領域に形成されたＭＩＳＦＥＴのゲート電極に接続されたゲート配線ＢＬＧが引き出されている。ゲート配線ＢＬＧは導電性の異なるＭＩＳＦＥＴに対して共通に接続されると共に、ゲート配線ＢＬＧの上層に設けられる導電層（図示せず）にコンタクト２５を介して接続されている。図示された例では、コンタクト２５はSTI23上に形成されている。また、ゲート配線ＢＬＧは、素子形成領域に設けられたゲート配線及びゲート電極（図示せず）と接続されている。
ここで、図２４（ａ）を参照すると、半導体基板上には、STI23が形成されており、当該STI23を挟んで互いに絶縁分離されたNMOSGATESTACK(NGS)26,PMOSGATESTACK(PGS)27が設けられている。NGS26はHigh-k絶縁膜、NMOS金属ゲート、及びポリシリコンによって形成され、PGS27はHigh-k絶縁膜、PMOS金属ゲート、及びポリシリコンによって形成されている。
この状態で、図２４（ｂ）で示すように、不純物を含有したポリシリコン膜28が形成され、更に、図２４（c）で示すように、ＷＳｉ／ＷＮ／Ｗを順に積層して配線層29を形成することにより、ゲート配線ＢＬＧが作成される。図２４（c）からも明らかな通り、ゲート配線ＢＬＧには、STI23領域上において窪み30が不可避的に形成される。即ち、この種のＣＭＯＳＦＥＴでは、２つのトランジスタをゲート配線ＢＬＧで接続した場合、窪み30による段差が生じてしまう。
図２４（ｃ）の状態で、図２５に示すように、ゲート配線ＢＬＧ上にSiN等の層間絶縁膜31が形成され，続いて、窪み30部分に、コンタクト25が形成されると、図２５に示すように、コンタクト25内部に隙間（シーム）が形成されてコンタクト不良が発生したり、コンタクト25自体がポリシリコン29を突き抜けるような不良が発生する現象が観測された。
本発明は、素子分離領域形成或いは段差の形成に伴うコンタクト不良を見出し、これを解決するものである。
本発明の第1の態様によれば、半導体基板と、前記半導体基板上に形成された第１のゲート電極と、前記第１のゲート電極の隣に形成され前記第１のゲート電極と離間して前記半導体基板上に形成された第２のゲート電極と、前記第１のゲート電極及び前記第２のゲート電極に共通電位を供給し、且つ、前記第１のゲート電極上から前記第２のゲート電極上に延在する配線とを備え、前記配線は、前記第１のゲート電極と前記第２のゲート電極の間に存在する窪み上に設けられた第１のゲート配線と、当該第１のゲート配線に連続して設けられ、前記第１のゲート配線の上面よりも高い上面を有し、前記第１のゲート電極及び第２のゲート電極上に存在する第２のゲート配線を有し、更に、前記第１及び第２のゲート配線を覆うように設けられた絶縁膜と、前記第１のゲート電極及び前記第２のゲート電極のいずれか一方の上に設けられた前記絶縁膜を貫通するコンタクトを有することを特徴とする半導体装置が得られる。
本発明の第２の態様によれば、素子形成領域と周辺回路領域を備え、前記周辺回路領域に、前記素子形成領域内に形成された素子のゲート電極及びゲート配線に接続されるゲート電極及びゲート配線を有する半導体装置の製造方法であって、前記周辺回路領域に、活性領域と、前記活性領域よりも高さの低い素子分離領域を形成し、前記活性領域及び前記素子分離領域上に延在する前記ゲート配線を設け、前記活性領域及び前記素子分離領域を識別すると共に、前記素子分離領域がコンタクトを形成できるスペースを有しているかどうかを判別し、判別の結果、前記素子分離領域に前記コンタクトを形成できるスペースが存在している場合には、前記素子分離領域に前記コンタクトを形成し、前記素子分離領域に前記コンタクトを形成できるスペースが存在していない場合には、前記素子分離領域以外の領域を選択して、前記コンタクトを形成することを特徴とする半導体装置の製造方法が得られる。
本発明によれば、素子分離領域等による段差の影響によるコンタクト不良を無くすことができる半導体装置及びその製造方法が得られる。
本発明の構成を概略的に説明する図である。図1（ａ）は、本発明の平面図であり、図１（ｂ）は、図１（ａ）の１Ａ―１Ａ’断面図であり、図１（ｃ）は１Ｂ−１Ｂ’断面図である。 本発明の他の構成を概略的に示す図である。 本発明の更に他の構成を概略的に説明する図である。 本発明を適用できるＤＲＡＭの平面図である。 本発明の実施形態に係る製造方法の一工程を示す図４のＡ−Ａ’断面図である。 図５に示された工程の後に行なわれる工程を示す断面図である。 図６に示された工程後に行われる工程を示す断面図である。 図７に示された工程後に行われる工程を示す断面図である。 図８に示された工程後に行われる工程を説明する断面図である。 図９に示された工程後に行われる工程を説明する断面図である。 図１０に示された工程後に行われる工程を説明する断面図である。 図１１に示された工程後に行われる工程を説明する断面図である。 図１２に示された工程後に行われる工程を説明する断面図である。 図１３に示された工程後に行われる工程を説明する断面図である。 図１４に示された工程後に行われる工程を説明する断面図である。 図１５に示された工程後に行われる工程を説明する断面図である。 図１６に示された工程後に行われる工程を説明する断面図である。 図１７に示された工程後に行われる工程を説明する断面図である。 図１８に示された工程後に行われる工程を説明する断面図である。 図１９に示された工程後に行われる工程を説明する断面図である。 図２０に示された工程後に行われる工程を説明する断面図である。 本発明のコンタクトの配置手法を示す図面である。 本発明の課題を説明する平面図である。 （ａ），（ｂ），及び（ｃ）は図２２に示された構成を得るための工程を工程順に示す断面図である。 本発明によって見出されたコンタクト不良を説明する図である。
［本発明の概略的構成］
図１を参照して、本発明の構成を概略的に説明する。図1は、２本の破線で囲まれた素子分離領域STI23上の二つのゲートスタックpGS、nGSの端部によって規定される境界部分を備え、当該境界部分を横断する形でゲート配線ＢＬＧが形成されている。ゲートスタックnGSは、活性領域21及びSTI23上に形成され、high-K及び第１の仕事関数を有する金属電極材料等から構成される。ゲートスタックpGSは、活性領域22及びSTI23上に形成され、high-K及び第１の仕事関数と異なる第２の仕事関数を有する金属電極材料から構成される。ゲートスタックnGS、pGSの金属電極材料は、夫々の仕事関数を有するように異なる材料が使用される。ゲート配線ＢＬＧは、シリコン導電膜5b及びタングステン膜6fから構成される。
図１（ａ）及び（ｂ）に示されるように、境界部分を避けるように、コンタクト25が形成され、これによって，前述したコンタクト不良を防止できる構成が示されている。コンタクト25は、ゲート配線ＢＬＧ及び上部配線33を接続するように層間絶縁膜7に設けられている。本実施例では、コンタクト25は、ゲートスタックpSG上に設けられているが、ゲートスタックnSG上に形成されても良い。
なお、図１の実施例では、夫々の活性領域21及び23を横断する4本のゲートスタック及びゲート配線を有し、それらのゲートスタック及びゲート配線は、図１（ａ）及び（ｃ）に示される連絡部を介して共通接続されている。しかしながら、ゲートスタック及びゲート配線のレイアウトはこの実施例には限定される必要は無い。例えば、１本のゲートスタック及びゲート配線が活性領域を跨ぐものでも良い。
図２は、本発明の他の構成を示す図面である。図２が示すように、各ゲートスタックｎＧＳ26、ｐＧＳ27の夫々の端部によって規定される境界部分の位置が、図面上右辺と他辺とで異なるように構成されている。つまり、左辺側では、nＧＳ26の端部が部分的に広がり、広がった領域にコンタクト25a,25bが配置され、右辺側では、ｐＧＳ27の部分的に広がった端部に、コンタクト25c,25dが設けられている。各ゲートスタックnGS、pGSの端部間の距離は略一定であってよい。図２の構成では、コンタクト25a-dは、夫々の活性領域21及び23を横断する4本のゲートスタック又はゲート配線毎に設けられている。この構成によっても、前述したコンタクト不良を無くすことができる。なお、各コンタクトは層間絶縁膜を介して上層配線33と電気的に接続されている。また、コンタクトは上面から見て細長い長方形形状を有し、横長と縦長に配置された複数のコンタクトが同一ゲート配線上に設けられている。
図３は、本発明の更にもう一つの構成を示す図面である。ここでは、ゲートタックnGS、pGSの端部間の距離を広げ、境界部分の領域を拡大している。この拡大により境界部分の膜5b、6fから構成されるゲート配線の上面の平坦となり、この平坦部にｎＧＳのコンタクト25ｅ，25ｆが設けられている。平坦部の幅Iは、コンタクト25の底部の直径IIよりも広い。他方、ｐＧＳのコンタクト25g,25hは境界部分の外側に配置されている。この構成によっても、STI23’の内部に配置されたｎＧＳのコンタクト25ｅ，25ｆの不良を無くすことができる。
［本発明の実施例］
以下、本発明を適用した一実施例である半導体装置について、図面を参照して詳細に説明する。本実施例では、例えば半導体装置としてDRAM（Dynamic Random Access Memory）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
先ず、本発明を適用した一実施形態であるDRAM（半導体装置）の構成について説明する。本実施形態のDRAMは、図４に示すメモリセル領域Mと周辺回路領域Cとから構成されている。
図４に示すように、本実施形態のDRAM（半導体装置）のメモリセル領域Mには、素子分離領域2と活性領域1aが所定方向に所定間隔でストライプ状に複数形成されている。また、活性領域1aを縦断するように、ワード線となる埋め込みゲート電極3および素子分離用の埋め込み配線3’が所定方向（図４中に示すY方向）に所定の間隔で埋め込み形成されている。さらに埋め込みゲート電極3および埋め込み配線3’と直行する方向（（図４中に示すX方向）に、複数のビットラインゲート6が所定の間隔で配置されている。
そして、埋め込みゲート電極3と活性領域1aとが交差する領域にそれぞれメモリセルが形成されている。埋め込みゲート電極（ワード線）3及び埋め込み配線3’は、同一の構造を有しているが、機能が異なっている。ここで埋め込みゲート電極3がメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線3’は所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域1a上で隣接するトランジスタ間は、素子分離用の埋め込み配線3’を所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。
また、メモリセル領域M全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれコンデンサ10が設けられている。それらコンデンサ10の容量コンタクト8は、図４に示すようにそれぞれが重ならないようにメモリセル領域内に所定の間隔で配置されている。
一方、周辺回路領域Cは、NMOS領域(#1GS)CnとPMOS領域(#2GS)Cpが、間に素子分離領域（STI）2をはさんで配置されている。NMOS領域(#1GS)CnとPMOS領域(#2GS)Cpのエリアには、半導体基板1表面が露出した活性エリア1aが配置され、メモリセル領域Mのビットラインと同時に形成されるゲートライン（以降ビットラインゲートＢＬＧ）6が該活性エリア1aを2分している。
このビットラインゲートＢＬＧの両側の活性エリア1aがソース・ドレインとなり、周辺トランジスタを構成している。
周辺回路領域CのNMOS領域(#1GS)Cnのビットラインゲート6は、NMOS領域(#1GS)CnとPMOS領域(#2GS)Cpの境界を越えて、図４の右側の図示されていない部分と接続している。
この構成では、コンタクトはNMOS領域(#1GS)CnとPMOS領域(#2GS)Cpのゲート電極に接続され、両NMOS領域(#1GS)CnとPMOS領域(#2GS)Cpの境界に設けられた素子分離領域(STI)2上に、コンタクトを設ける必要がない。
なお、本実施形態のDRAMは、図４からも明らかなように、6F2セル配置（Fは最少加工寸法）とされている。
続いて、本発明の実施例1の半導体装置の製造方法について、図５〜図２１を参照しながら説明する。ここで、図５〜図２１は、本実施形態のDRAMの製造方法を説明するために、それぞれの工程において図４のA-A’またはB-B’の断面を示している。本発明の実施例1に係る半導体装置の製造方法は、概略、素子分離領域の形成工程と、埋め込みゲート電極の形成工程と、ビット線の形成工程と、容量コンタクトプラグの形成工程と、キャパシタの形成工程と、配線層の形成工程とによって構成されている。
以下に、各工程について、詳細に説明する。
（素子分離領域の形成工程）
先ず、半導体基板1の表面に、活性領域1aを分離するための素子分離領域（STI）2を形成する。素子分離領域2の形成は、先ず、例えば、P型の半導体基板1上に、シリコン酸化膜（SiO2）とマスク用のシリコン窒化膜（Si3N4）とを順次堆積する。次に、フォトリソグラフ及びドライエッチング技術を用いて、シリコン窒化膜、シリコン酸化膜、及びシリコン基板1のパターニングを順次行い、シリコン基板1上に活性領域1aを区画するための素子分離溝（トレンチ）を形成する。また、シリコン基板1の活性領域1aとなるシリコン表面は、マスク用シリコン窒化膜で覆われている。次に、素子分離溝内に露出するシリコン基板1の表面にシリコン酸化膜を形成する。
具体的には、素子分離溝内のシリコン基板1の表面とともにシリコン基板1の活性領域1aを被覆するシリコン酸化膜及びシリコン窒化膜の表面に熱酸化によってシリコン酸化膜を形成する。次に、窒化シリコンを素子分離溝の内部を充填するように堆積した後、エッチバックを行って、素子分離溝の内部の底部にシリコン窒化膜を残存させる。次に、例えばCVD法によって、酸化シリコンを素子分離溝の内部を充填するように堆積した後、マスク用のシリコン窒化膜が露出するまでCMPを行って基板の表面を平坦化し、シリコン酸化膜を形成する。
このように、素子分離溝の内部を下層のシリコン窒化膜と上層のシリコン酸化膜との層構造で埋め込むことにより、上記素子分離溝の幅が非常に狭い場合であっても当該素子分離溝内に絶縁膜を確実に充填することができる。
次に、例えばウェットエッチングによって、マスク用のシリコン窒化膜及びシリコン酸化膜を除去する。これにより、素子分離溝の表面（すなわちシリコン酸化膜の表面）とシリコン基板1の表面とが概略同等の高さとなる。このようにして、素子分離領域（STI（Shallow Trench Isolation））2を形成する。（図５中には素子分離領域（STI（Shallow Trench Isolation））2の詳細な構造は図示しない）また、その素子分離領域2により、シリコン基板1上に活性領域1aが区画形成される。
次に、シリコン基板1のメモリセル領域M表面に不純物拡散層を形成する。不純物拡散層の形成は、先ず、図5に示すように、露出したシリコン基板1の表面に熱酸化によってシリコン酸化膜3aを形成する。次に、このシリコン酸化膜3aをマスクとしてシリコン基板1の活性領域1aに低濃度のN型不純物（リン等）をイオン注入する。このようにして、シリコン基板1の表面近傍にSD拡散領域1bを形成する。このSD拡散領域1b は、トランジスタのソース・ドレイン領域の一部として機能する。SD拡散領域1bの形成中、周辺回路領域Cのシリコン酸化膜3aはホトレジストRで覆われて、SD拡散領域1bの形成後、ホトレジストRは除去される。
（埋め込みゲート電極の形成工程）
次に、メモリセルMに埋め込みゲート電極（ワード線）を形成する。埋め込みゲート電極の形成は、先ず、図6に示すように、シリコン酸化膜3a上にマスク用のシリコン窒化膜3b及びカーボン膜（アモルファス・カーボン膜）3cを順次堆積した後、カーボン膜3c、シリコン窒化膜3b及びシリコン酸化膜3aを順次パターニングしてゲート電極溝（トレンチ）3dを形成するためのハードマスクを形成する。
次に、ドライエッチングによって上記ハードマスクから露出する半導体基板1をエッチングすることにより、ゲート電極溝（トレンチ）3dを形成する。このゲート電極溝3dは、活性領域1aと交差する所定の方向（例えば、図4中のY方向）に延在するライン上のパターンとして形成される。また、ゲート電極溝3dを形成する際に、素子分離領域2の表面の高さがシリコン基板1の表面高さよりも高くなるように、素子分離領域2の部分よりも半導体基板1の部分シリコン層を深くエッチングする。
次に、図７に示すように、ゲート電極溝3dの内壁面及び基板の表面を覆うようにゲート絶縁膜3eを形成する。ゲート絶縁膜3eとしては、例えば、熱酸化で形成したシリコン酸化膜等を利用することができる。次に、ゲート絶縁膜3e上にゲート電極材料を順次堆積して、ゲート電極溝3d内に埋め込み形成する。具体的には、ゲート電極材料として、例えば、窒化チタン（TiN）とタングステン(W)とを用いて、ゲート電極溝3d内に窒化チタン膜（図示せず）とタングステン膜3gを埋め込み形成する。
次に、ゲート電極溝3d内に埋め込み形成した窒化チタン膜及びタングステン膜3gをエッチバックして、ゲート電極溝3dの底部にのみ窒化チタン膜及びタングステン膜3gを残存させる。このようにして、半導体基板1に設けられたゲート電極溝3d内に、埋め込みゲート電極（ワード線）3及び埋め込み配線3’を埋め込み形成する。なお、上記エッチバック量は、ゲート電極を埋め込み形成するために、ゲート電極溝3d内の埋め込みゲート電極3を構成するタングステン膜3gの上面が半導体基板1のシリコン層よりも低い（深い）位置となるように調整する。
次に、残存するタングステン膜3g上及びゲート電極溝3d内を、例えば、シリコン窒化膜のライナー膜、シリコン酸化膜のキャップ絶縁膜3iで充填する。
次に、CMP処理を行って、マスク用のシリコン窒化膜3bが露出するまで基板の表面を平坦化した後に、周辺回路領域Cの半導体基板1のシリコン表面が露出するように、周辺回路領域Cのマスク用のシリコン窒化膜3bとシリコン酸化膜3aをエッチングによって除去する。
（ビットラインゲートの形成工程）
次に、図８に示すように、半導体基板1全面に、Hi-Kゲート絶縁膜A6aを成膜する。この結果、メモリセル領域M及び周辺回路領域CはHi-Kゲート絶縁膜A6aで覆われた状態になる。
次に、図９に示すように、次にHi-Kゲート絶縁膜A6aの上にメタルゲート6c，導電膜6d、マスク酸化膜6eの順に積層した後、全面にレジストを塗布して、NMOS領域(#1GS)Cn上にホトレジストRを塗布し、前記積層したメタルゲート6c，導電膜6d、マスク酸化膜6eが残るようにフォトリソグラフィでパターニングする。次に、エッチングで他の部分のメタルゲート6c，導電膜6d、マスク酸化膜6eを除去する。このとき、Hi-Kゲート絶縁膜A6aは全て残しておく。
次に、図１０に示すように、半導体基板1全面に、Hi-Kゲート絶縁膜B6bを成膜する。次にHi-Kゲート絶縁膜B6aの上にメタルゲート6c，導電膜6dの順に積層した後、全面にレジストRを塗布して、PMOS領域(#2GS)Cpの前記積層した膜が残るようにフォトリソグラフィでパターニングする。
次に、図１１に示すように、エッチングで他の部分のメタルゲート6c，導電膜6d、マスク酸化膜6eおよびHi-Kゲート絶縁膜B6bを除去する。この結果、めもりセル領域M及びNMOS領域（#1GS）Cn上には、Hi-Kゲート絶縁膜A6aだけが残されることになる。
この状態で、図１２に示すように、半導体基板1全面にレジストを塗布してビットコンタクト部分をパターニングし、Hi-Kゲート絶縁膜A6aのビットコンタクト部分をダメージエッチングして、ダメージ層6a’を形成する。ダメージエッチングを施されたHi-Kゲート絶縁膜A6aのダメージ層6a’は、ウェットエッチングでエッチングされるようになる。
このとき、本実施形態に拠れば、周辺回路領域Cの半導体基板1表面は、全てHi-Kゲート絶縁膜A6aで保護された状態になるので、NMOS領域(#1GS)CnとPMOS領域(#2GS)Cpの境界をNMOS領域(#1GS)CnとPMOS領域(#2GS)Cpにはさまれた素子分離領域2上に限定する必要が無くなる。
次に、図１３に示すように、ウェット処理を行い、該ダメージ層6a’とマスク酸化膜6eを除去する。これにより、メモリセル領域Mでは、ビットコンタクト部分にシリコン窒化膜3bの表面が現れた状態になる。
次に、図１４に示すように、ドライエッチングでビットコンタクト部分のシリコン窒化膜3bおよびシリコン酸化膜3aをエッチングし、ビットコンタクトホール5aを形成する。これにより、ビットコンタクトホール5aの底に半導体基板1表面が現れた状態になる。このときHi-Kゲート絶縁膜A6aをシリコン窒化膜3bおよびシリコン酸化膜3aのエッチングのマスクとして使うことができる。
次に、図１５に示すように、半導体基板1全面にビットコンタクトホール5aを充填するように導電膜5b、例えばポリシリコンを成膜しその上に、導電膜6f、例えばWN/Wとキャップ絶縁膜6g、例えばシリコン窒化膜を順に成膜する。このとき、周辺回路領域Cの半導体基板1表面は、全てHi-Kゲート絶縁膜A6aで保護された状態になっている。
次に、図１６に示すように、全面にレジストを塗布して、メモリセル領域Mのビットラインと周辺回路領域Cのゲートライン（ビットラインゲート6）が残るようにフォトリソグラフィでパターニングする。
次に、図１７に示すように、ドライエッチングで不要部分の導電膜5b、導電膜6f、及びキャップ絶縁膜6gをエッチングしてビットコンタクト5ならびにビットラインゲート6を形成する。これによって、メモリセル領域Mと周辺回路領域Cには、ビットラインゲート6が形成される。ここで、メモリ領域M内のビットラインゲート6は、埋め込みワード線3及び埋め込み配線3’と交差する方向（図４中に示すX方向）に延在するパターンとして形成される。なお、図４に示すようにメモリ領域M内のビットラインゲート6は、埋め込みワード線3Aと直交する直線形状の例を示しているが、これに限定されるものではない。例えば、ビットラインゲート6は、一部を湾曲させた形状として配置しても良い。
（容量コンタクトプラグの形成工程）
次に、図１８に示すように、半導体基板全面上にビットラインゲート6を覆うように、サイドウォール絶縁膜6hを形成する。サイドウォール絶縁膜6hとしては、シリコン窒化膜（Si3N4）や、シリコン酸窒化膜（SiON）等を用いることが出来る。
続いて、図１９に示すように、容量コンタクトプラグ8＆周辺トランジスタコンタクト8’を形成する。容量コンタクトプラグ8＆周辺トランジスタコンタクト8’の形成は、先ず、サイドウォール絶縁膜6h上にSOD(Spin On Dielectric)を塗布してビットラインゲート6間の空間を充填した後、蒸気（H2O）雰囲気中でアニール処理を行って固体の膜に改質することにより、SOD膜7aを形成する。次にサイドウォール絶縁膜6hの上面が露出するまでCMPを行って表面を平坦化した後に、SOD膜7a 及びサイドウォール絶縁膜6hの上面を覆うようにシリコン酸化膜7bを形成することで、第2層間絶縁膜7を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、コンタクトホール8aを形成する。このコンタクトホール8aは、ビットラインゲート6を覆うように形成されたサイドウォール絶縁膜6hをサイドウォールとして用いたSAC（Self Alignment Contact）法によって形成する。次に、この開口の底からサイドウォール絶縁膜6hをエッチングによって除去することにより、コンタクトホール8aを形成する。更に、図１９を参照すると、コンタクトホール8aの内壁部に、例えばシリコン窒化膜からなるサイドウォール8bが形成される。次に、第2層間絶縁膜7をマスクとして、コンタクトホール8aからシリコン基板1のシリコン表面に、例えばリン等のN型の不純物をイオン注入する。これにより、シリコン基板1のシリコン表面近傍にN型の不純物拡散層を形成する。この不純物拡散層は、トランジスタのソース・ドレイン領域の他方として機能する拡散領域1b’となる。次に、第2層間絶縁膜7上に、コンタクトホール8aを埋め込むようにして、リンを含有したポリシリコンを堆積した後にエッチバックを行って、コンタクトホール8a底部にポリシリコン層8cを形成する。次に、ポリシリコン層8cの表面にコバルトシリサイド(CoSi)層8dを形成した後、コンタクトホール8aの内部を充填するようにタングステンを堆積してタングステン膜を成膜する。次に、CMPによって第2層間絶縁膜7の表面が露出するまで表面の平坦化を行いコンタクトホール8aの内部にタングステンを残存させて、Wプラグ8fを形成する。このようにして、ポリシリコン層8c、コバルトシリサイド層8d及びWプラグ8fからなる容量コンタクトプラグ8および周辺トランジスタコンタクト8’が形成される。
（キャパシタの形成工程）
続いて、図１９、２０及び２１に示すように、メモリセル領域Mにはキャパシタが形成される。キャパシタの形成は、先ず、図１９に示すように、容量コンタクトプラグ8を形成後の半導体基板1の表面に、窒化タングステン(MN)及びタングステン(W)を順次堆積して積層膜を形成する。次に、この積層膜をフォトリソグラフィでパターニングして、容量コンタクトパッド10aを形成する。ここで、図４に示すように、メモリセル領域Mに容量コンタクトパッド42を均等な間隔で形成する必要がある。このため、容量コンタクトパッド10aは、容量コンタクトプラグ8の直上からずらした位置に形成されるが、容量コンタクトパッド10aの底面と容量コンタクトプラグ8の上面とが重なる部分で容量コンタクトプラグ8と接続される。また、周辺回路領域Cでは、窒化タングステン(MN)及びタングステン(W) の積層膜をフォトリソグラフィでパターニングして、容量コンタクトパッド10aと同時に周辺配線10a’を形成する。次に、基板上に容量コンタクトパッド10aと周辺配線10a’を覆うように、例えばシリコン窒化膜等を用いてストッパー膜10bを形成する。次に、このストッパー膜10b の上に、例えばシリコン酸化膜等を用いて犠牲酸化膜10iを形成する。次に、犠牲酸化膜10iと容量コンタクトパッド8上のストッパー膜10bとを貫通する容量シリンダー開口10c.を形成して、容量コンタクトパッド10aの上面の一部を露出させる。
次に、図２０に示すように、適宜サポート膜10gを形成後に容量シリンダー開口10c.の内壁面と露出する容量コンタクトパッド10aの上面を覆うようにして、例えば窒化チタン等を用いてキャパシタ素子の下部電極10dを形成する。これにより、下部電極10dの底部は、容量コンタクトパッド10aの上面と接続される。次に、犠牲酸化膜10iを除去した後に下部電極10dの表面を覆うようにして、容量絶縁膜10eを形成する。容量絶縁膜10eとしては、例えば、酸化ジルコニウム(ZrO2)、酸化アルミニウム（Al2O3）、酸化ハフニウム（HfO2）及びこれらの積層膜を用いることができる。次に、容量絶縁膜10eの表面を覆うように、例えば、窒化チタン等を用いてキャパシタ素子の上部電極10fを形成する。このようにして、キャパシタを形成する。次に、上部電極10fの上に、この上部電極10fを覆うようにして、例えばシリコン酸化膜等からなる層間絶縁膜11を形成する。
(配線層の形成工程)
次に、図２１に示すように、フォトリソグラフィ技術とエッチング技術を用いてメモリセル領域Mでは層間絶縁膜11を貫通して上部電極10fに達し、周辺回路領域では、層間絶縁膜11とストッパ膜を貫通して周辺配線10a’に達するコンタクトホールを形成する。次にコンタクトホールの内壁にバリア膜（図示せず）を成膜後に内部を充填するようにタングステンを堆積してタングステン膜を成膜する。次に、CMPによって層間絶縁膜11の表面が露出するまで表面の平坦化を行いコンタクトホールの内部にタングステンを残存させて、配線コンタクト12を形成する。次に配線コンタクト12上面と層間絶縁膜11の表面を覆うようにして、例えばアルミニウム（Al）や銅（Cu）等の導電膜13aとマスク絶縁膜13bを積層し、フォトリソグラフィ技術とエッチング技術を用いて配線13を形成する。その後、配線13を覆うように保護絶縁膜14を形成することにより、DRAMのメモリセルが完成する。
なお、この実施例における製造工程は、図４のA-A’断面図における製造工程を示しており、本発明の配線5b、6fから構成されるゲート配線に設けられるコンタクト25はA-A’断面図には示されていない。本発明のコンタクト25は、例えば図４で示されるB-B’上の所定の位置にてコンタクト25eや25fとして設けることができる。コンタクト25e、25fは素子分離領域2上に形成されている。
［本発明のコンタクト配置手法］
図２２は、本発明のコンタクトの配置手法を示す図面である。左側のレイアウトは本発明の適用前のレイアウトであり、右側のレイアウトは本発明の適用後のレイアウトである。本発明に関する半導体装置のレイアウトは、ツールによって自動発生されるが、そのツールは本発明する為のアルゴリズムを搭載する。本発明に適用されるツールは、所定のルール、例えば、N型ウェル領域(図１０の1d)のレイアウト情報を基に、n型のゲートスタックnGS及びp型のゲートスタックpGSの夫々の領域を策定する。nGS領域はpGS領域に取り囲まれた領域となっている。nGS領域とpGS領域の間には前述した段差部が存在する。各領域内には活性領域が存在し、その活性領域の内部に各領域に対応する仕事関数を有するトランジスタが形成されている。図４に示されたレイアウト情報又は図５乃至２１で示された製造工程情報に基づき、図２２のレイアウトがコンピュータ上で生成される。本発明のアルゴリズムは、コンタクトの位置を特定する。その結果、コンタクト25g,h,i,jの位置のコンタクトは段差に設けられていると判断する。本発明のアルゴリズムは、それらのコンタクトに隣接するnGS領域をコンタクト形成領域を含むように拡大し、各コンタクトの直下にn型のゲートスタックnGSの材料を存在させるように、nGS及びpGSの領域を自動補正する。この自動補正によって、各コンタクト直下に存在していた段差部は、各コンタクト下に存在しなくなる。コンタクト25g,hは、nGS領域に存在するトランジスタに接続されるものである。したがって、コンタクトg,hの直下には、nGS用のゲート配線及びゲート電極材料が存在する。一方、コンタクト25i,jは、pGS領域に存在するトランジスタに接続されるものであるが、コンタクト25iは、nGS領域に存在する。したがって、コンタクト25i,jの直下にはnGS領域に存在するゲート配線及びゲート電極材料が存在する。このように、コンタクト25i,jは、第1の仕事関数を有する第１のゲート電極材料(pGS)上、第1の仕事関数と異なる第２仕事関数を有する第２のゲート電極材料(nGS)上、およびをその間の段差に沿って形成されたゲート配線とを有する構造において、第２のゲート電極材料上に形成されている。一方、コンタクト25g,hは、第1の仕事関数を有する第１のゲート電極材料(nGS)上、第1の仕事関数と異なる第２仕事関数を有する第２のゲート電極材料(pGS)上、およびをその間の段差に沿って形成されたゲート配線とを有する構造において、第１のゲート電極材料上に形成されている。この再配置アルゴリズムより本発明のレイアウトは実現できる。この再配置アルゴリズムは、一般コンピュータに搭載された記憶エリアに記憶され、コンピュータの演算装置により演算処理されることにより実施される。なお、図２２では示されていないが、nGS、pGSを共有するゲート配線に設けられたコンタクトが存在してもよいことは図１から明らかである。
以上説明した実施形態では、本発明をＤＲＡＭに適用した場合について説明したが、本発明はＤＲＡＭ以外のＣＭＯＳ等にも適用できる。
1 半導体基板
1a 活性領域（Active Region）
1b SD拡散領域，1b’コンタクト拡散領域
1c 周辺トランジスタSD拡散領域
1d N-Well
2 素子分離領域（STI：Shallow trench insulator）
3 埋め込みワード線 3’埋め込み配線
3a シリコン酸化膜
3b シリコン窒化膜
3c アモルファス・カーボン膜
3d 埋め込みワード線トレンチ
3e ゲート酸化膜
3g 埋め込みゲート（W）
3i キャップ絶縁膜（シリコン酸化膜）
5 ビットコンタクト
5a ビットコンタクトホール
5b ビットコンタクトプラグ＆導電膜
6 ビットラインゲート
6a 絶縁酸化膜
6b Hi-Kゲート絶縁膜
6c メタルゲート（MG）
6d 導電膜（下層）
6e マスク酸化膜
6f 導電膜（WN/W）
6g キャップ絶縁膜
6h サイドウォール絶縁膜
7 第2層間絶縁膜
7a SOD膜
7b シリコン酸化膜
8 コンタクト
8a コンタクトホール
8b サイドウォール
8c ポリ−シリコン
8d Co-Si
8f Wプラグ
9 第3層間絶縁膜
10 コンデンサ
10a 容量コンタクトパッド
10b ストッパー膜
10c 容量シリンダー開口
10d 下部電極（SFD-TiN）
10e 容量絶縁膜（ALD-LAZO）
10f 上部電極（SFD-TiN）
10g 充填膜
10i 犠牲酸化膜
11 第4層間絶縁膜
12 配線コンタクト
13 配線
14 保護絶縁膜
R レジスト
M メモリセル領域
C 周辺回路領域
Cn NMOS領域（#1GS）
CpPMOS領域（#2GS）

Claims (12)

  1. 半導体基板と、前記半導体基板上に形成された第１のゲート電極と、前記第１のゲート電極の隣に形成され前記第１のゲート電極と離間して前記半導体基板上に形成された第２のゲート電極と、前記第１のゲート電極及び前記第２のゲート電極に共通電位を供給し、且つ、前記第１のゲート電極上から前記第２のゲート電極上に延在する配線とを備え、
    前記配線は、
    前記第１のゲート電極と前記第２のゲート電極の間に存在する窪み上に設けられた第１のゲート配線と、当該第１のゲート配線に連続して設けられ、前記第１のゲート配線の上面よりも高い上面を有し、前記第１のゲート電極及び第２のゲート電極上に存在する第２のゲート配線を有し、
    更に、前記第１及び第２のゲート配線を覆うように設けられた絶縁膜と、前記第１のゲート電極及び前記第２のゲート電極のいずれか一方の上に設けられた前記絶縁膜を貫通するコンタクトを有することを特徴とする半導体装置。
  2. 前記窪みにコンタクトが形成されていないことを特徴とする請求項１記載の半導体装置。
  3. 前記窪みは、前記第１のゲート配線の表面によって定義される窪みであり、前記窪みの幅は前記コンタクトの直径よりも大きく、前記コンタクトは前記窪みに設けられていることを特徴とする請求項１記載の半導体装置。
  4. 前記コンタクト下に存在するゲート電極は、拡散層上に形成されたゲート電極から独立した存在であることを特徴とする請求項１記載の半導体装置。
  5. 前記第１のゲート電極は第１の仕事関数を有するゲート電極であり、前記第２のゲート電極は前記第１の仕事関数とは異なる第２の仕事関数を有するゲート電極であることを特徴とする請求項１記載の半導体装置。
  6. 前記ゲート配線は前記第１のゲート電極から前記窪みを介して前記第２のゲート電極に渡って設けられた平面視で直線状の配線であることを特徴とする請求項５記載の半導体装置。
  7. 前記直線状の配線が前記第１のゲート電極と前記第２のゲート電極の間に複数存在し、その複数間をつなぐ連絡配線が前記ゲート配線と同一層で設けられていることを特徴とする請求項６記載の半導体装置。
  8. 前記連絡配線に前記コンタクトが形成されていることを特徴とする請求項７記載の半導体装置。
  9. 前記コンタクトは、第１の方向に長い第１のコンタクトと、前記第１の方向と異なる第２の方向に長い第２のコンタクトからなることを特徴とする請求項８記載の半導体装置。
  10. 半導体基板と、前記半導体基板上に形成された第１のゲート電極と、前記第１のゲート電極の隣に形成され前記第１のゲート電極と離間して前記半導体基板上に形成された第２のゲート電極と、前記第１のゲート電極及び前記第２のゲート電極に共通電位を供給する為の配線であって、前記第１のゲート電極上から前記第２のゲート電極上に延在する配線であって、前記第１のゲート電極と前記第２のゲート電極の間に存在する窪みの存在によって、前記窪み上に存在するその配線の上面は前記第１のゲート電極及び第２のゲート電極上に存在するその配線の上面よりも低い位置に存在するゲート配線と、前記ゲート配線を覆うように設けられた絶縁膜と、前記絶縁膜上に形成された上層配線と、前記絶縁膜を貫通し前記上層配線と前記ゲート配線とを繋ぐコンタクトとを有する半導体装置の設計方法であって、前記コンタクトの位置が前記窪みに設けられているか否を判断する工程と、前記コンタクトが前記窪みに設けられていると判断したときには、前記窪み以外の場所に前記コンタクトの位置を再配置することを特徴とする半導体装置の設計方法。
  11. 素子形成領域と周辺回路領域を備え、
    前記周辺回路領域には、
    素子分離領域と、当該素子分離領域を挟んで隣接し、前記素子分離領域よりも高い表面を有する２つの活性領域と、前記各活性領域から引き出された共通に引き出され、前記素子分離領域を通って延在するゲート配線と、前記ゲート配線を当該ゲート配線よりも上層を形成する導体層と接続するコンタクトが設けられており、
    前記コンタクトは、前記素子分離領域以外の領域に設けられるか、或いは、拡張された前記素子分離領域内に設けられることを特徴とする半導体装置。
  12. 素子形成領域と周辺回路領域を備え、前記周辺回路領域に、前記素子形成領域内に形成された素子のゲート電極及びゲート配線に接続されるゲート電極及びゲート配線を有する半導体装置の製造方法であって、
    前記周辺回路領域に、活性領域と、前記活性領域よりも高さの低い素子分離領域を形成し、
    前記活性領域及び前記素子分離領域上に延在する前記ゲート配線を設け、
    前記活性領域及び前記素子分離領域を識別すると共に、前記素子分離領域がコンタクトを形成できるスペースを有しているかどうかを判別し、
    判別の結果、前記素子分離領域に前記コンタクトを形成できるスペースが存在している場合には、前記素子分離領域に前記コンタクトを形成し、前記素子分離領域に前記コンタクトを形成できるスペースが存在していない場合には、前記素子分離領域以外の領域を選択して、前記コンタクトを形成することを特徴とする半導体装置の製造方法。
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