TWI235497B - Semiconductor memory device - Google Patents

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TWI235497B
TWI235497B TW092131399A TW92131399A TWI235497B TW I235497 B TWI235497 B TW I235497B TW 092131399 A TW092131399 A TW 092131399A TW 92131399 A TW92131399 A TW 92131399A TW I235497 B TWI235497 B TW I235497B
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Mitsuhiro Noguchi
Akira Goda
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Toshiba Corp
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Description

1235497 玫、發明說明： 【發明所屬之技術領域】 相關申請案之交叉參考 本申請案係根據及主張2002年11月15日提出之 2002-3 3 1974號曰本專利申請案之優先權，其全部内容在此 納入供作參考。 本發明關於一種半導體記憶裝置，特別是關於一種 MQNOS記憶體單元之結構，例如其可施加於一 NAND型及 一 NOR型快閃記憶體。 【先前技術】 EEPROM已發展出具有一電可編程可抹除記憶體單元陣 列，且為其中一種非揮發性半導體記憶體裝置，EEPROM 之數位式位元資料係藉由依據隧穿電流自一單元電晶體通 過一絕緣膜注入一電荷積聚層内之電荷量，量測一電晶體 之電導變化而讀取之。在EEPROM中設有一 MONOS記憶 體、一 MNOS記憶體、及一具有浮動閘極結構之記憶體。 MONOS記憶體使用一具有金屬/氧化物膜/氮化物膜/氧 化物膜/半導體區結構之單元電晶體，當一 SiN膜使用做為 單元電晶體之電荷積聚層時，相較於一使用多晶矽浮動閘 極之記憶體，其可執行低電壓編程或低電壓抹除操作。單 元電晶體之結構及此MONOS電晶體之製造過程係揭露於 曰本專利特許公開284627/1998號。 圖10A、10B揭示習知MONOS記憶體之製造過程中一週邊 電路區之記憶體單元區之單元電晶體及MISFET之閘極截
O:\89\89217.DOC 1235497 面結構。 在圖心、1〇时，單元電晶體之一堆疊式間極之結構 中，一第一氧化矽膜24、一氮化矽膜（電荷積聚層）25、一第 二氧化矽膜26、及一多晶矽閘極28係依序堆疊於一半導體 基板21上，第一氧化矽膜24具有特地通過電荷之功能，而 第二氧化矽膜26具有阻制氮化矽膜25與閘極28之間電流之 功能。 另方面，在Μ鹏T中，閘極28通過一閘極絕緣膜^而形 成於半導體基板21上…PSG之閘極側壁㈣成為諸單元 電晶體及MISFET之閘極側壁填隙物。 在半導體基板21中’設有單元電晶體之一源極區與一汲 極區（文後稱為源極/汲極區）29，及設有misfet之源極/汲 極區29f。 / 形成單元電晶體之一實例揭述於上述專利文件中。 換言之，如圖10A所示，當蝕刻單元電晶體之問極Μ時， 多晶石夕膜係向下㈣至第—氧切膜24，使閘極28形成所 需之形狀。 此時，例如磷以l.5xl0ncm-2劑量做離子植入，如圖_ 所示，藉此提供一低濃度之n型區，其成為源極/汲極區Μ 之一部分。 I1逍後，沉積PSG絕緣膜，且閘極側壁膜23留在問極側壁 内，再者，磷以5x10i5cm-2條件做離子植入，以提供一高= 度之η型區，其成為源極/汲極區29之一部分。 低濃度之η型區形成於源極/汲極區29内，以防止閘極緣
O:\89\89217.DOC 1235497 部之汲極崩潰電壓減小。 當週邊電路區之MISFET使用相同閘極材料而形成於與 單元電晶體相同之基板上時，在相關技術中，閘極製程係 同時進行以利減少製程，但是導致MISFET之穩定性問題， 該問題將說明於後。 如圖10A所示，當MISFET内之閘極28之多晶矽膜係钱刻 牙過^/成於半導體基板21上之閘極絕緣膜（熱氧化膜）22 日守’間極28對於閘極絕緣膜22之姓刻比並非無限。因此， 問極絕緣膜22之膜厚度即在蝕刻閘極28時減小，側凹口將 略為產生於閘極2 8下方。 隨後，如圖10B所示，形成低濃度型區且其成為源極/ 汲極區29’之一部分後，PSG膜即沉積及蝕刻以形成單元電 曰曰體之閘極側壁膜23，在此例子中，閘極側壁膜23亦形成 於MISFET之一閘極緣部内。 大體上，相較於利用矽基板熱氧化而形成之閘極絕緣膜 22，包括沉積於閘極側壁膜23上之psQ膜在内之沉積氧化 矽膜具有較小之崩潰電壓特徵，因此源極/汲極區29,與閘極 28之間之閘極絕緣膜之崩潰電壓降低且漏電流增加。 上述專利文件揭述在成為一部分源極/没極區2 9、 29之同/辰度n型區產生後，沉積一由BpsG或psG構成之層 間、、、邑緣膜，且氮化矽膜利用一電漿化學氣體沉積法以形成 於記憶體單元上。 准，在形成氮化矽膜時所產生或者含在氮化矽膜内之大 里氫谷易擴散入矽酸鹽玻璃内，例如後高溫製程期間之
O:\89\89217 DOC 1235497 PSG或BPSG，例如燒結製程。結果，氫改變了構成電荷積 聚層25之SiN之積聚密度、及隧穿絕緣膜之表面狀態密度， 且單元電晶體之電荷維持特徵則因為SiN之沉積條件或有 無沉積而變動，導致穩定性減低。 同樣地’上述專利文件揭述BPSG或PSG使用做為層間絕 緣膜，及用於黏性流之熱處理係在9〇〇°c條件下執行3〇分 鐘。 惟，在熱處理中，含於BPSG或PSG内之濕氣或水合氫離 子擴散而將閘極緣部氧化，使閘極緣部之形狀改變。 相似於上述闡釋，當由環戊矽烷或聚矽氮烷構成之無機 玻璃使用做為層間絕緣膜時，則需要一氧化製程以轉變成 無機玻璃，閘極緣部即由高溫製程氧化且閘極緣部之形狀 改變。 如上所述，在M0N0S記憶體之單元電晶體結構中，當 玻璃中所含之濕氣將閘極緣部 變而減低穩定性。 MISFET利用㈣閘極材料形成於相同基板上時，μ鹏τ 内之閉極絕緣膜之敎性降低，且甚至當氧化製程用於轉 變成構成層間膜之無機朗時，構成制絕緣膜之秒酸鹽 氧化，使閘極緣部之形狀改 體之單元電晶體内之閘極 其係由早元電晶體之一閘 不大於0.2 μηι，及/或改善 此外，已確定的是MONOS記憶 之倒壁形狀可以抑制特徵惡化， 極長度之短通道效應所致，例如 抹除速度。 【發明内容】
O:\89\89217.DOC -10, 1235497 依本毛明之一第一内容所示，其提供一種半導體記憶裝 έ 半導體區，其具有一第一導電率型式；一電 "、扁耘可抹除§己憶體單元電晶體之源極與汲極區，係提供 社“ ‘ 區内’其具有-第二導電率型式；-閘極絕緣膜 ，構，係提供於源極與沒極區之間之半導體區上，問極絕 緣膜結構係由一第一絕緣膜、一電荷積聚層及一第二絕緣 /構成電荷積聚層則由一選自一氮化矽膜、一氮氧化矽 膜一氧化銘膜及諸膜之堆疊式膜之材料構成；一控制閑 極係提供於第二絕緣膜上；一閘極側壁，係提供於控制 閘極之一側上，其厚度較薄於控制閘極中央區域内之第二 絕緣膜者；-第三絕緣膜，係提供於控制閘極上方；及一 第四絕緣膜，係提供用於覆蓋閘極側壁與第三絕緣膜。 【實施方式】 δ月參閱諸圖，本發明之較佳實施例將詳述於後。 (第一實施例） 圖1揭示MONOS記憶體之記憶體單元陣列内之二相鄰單 元電晶體之結構。 相較於習知單元電晶體，在本單元電晶體中，其特徵在 一藉由閘極側壁之氧化或氮氧化而形成之侧壁丨3之厚度 b係小於一閘極絕緣膜6内一中央部分之厚度"a，，。 在圖1中，第一絕緣膜（隧穿氧化物膜）4形成於一 p型半導 體區（基板）1上，且一電荷積聚層5、一第二絕緣膜（頂氧化 物膜、阻制氧化物膜）6、及一閘極（控制閘極）8係依序形成 於第一絕緣膜4上。一金屬襯裡層丨丨形成於閙極一 l * O:\89\89217.DOC -11 - 1235497 面上，且一第三絕緣膜10形成於金屬襯裡層11上。第二絕 緣膜6之厚度係在閘極8中央部分下方之一位置、"，文後，^ 具有第一絕緣膜4、電荷積聚層5、及第二絕緣膜6等堆疊式 結構之閘極絕緣膜即稱為一堆疊式ΟΝΟ膜。 在半導體區1中，設有一形成源極區或汲極區（文後稱為 源極/沒極區9)之η型㊣，同時一位於間極8下方之通道區提 供於源極/；:及極區9之間。 MONOS型EEPR0M記憶體之單元電晶體係由源極/汲極 區9、堆疊式0N0膜、及閘極8構成，其中之資訊量即電荷 積聚層5内積聚之電荷量，且單元電晶體之閘極長度係在 〇.〇1 μηι至 0·2 μιη範圍内。 閘極側壁13(文後稱為側壁）形成於閘極8之二側上，側壁 13之厚度為”b，，，至少接觸於閘極8之側壁13係由一氧化矽 膜或一氮氧化矽膜構成，後者則藉由包括矽在内之閘極8之 虱化或氮氧化而形成。圖丨揭示一狀態，其中側壁13之組件 略為擠入閘極8與第二絕緣膜6之間。 如上所述，在閘極處理前金屬襯裡層u先形成於閘極8上 之例子中，由於當側壁13形成時金屬襯裡層u亦氧化或氮 氧化’因此同時形成一側壁13，。 一第四絕緣膜12、一第一層間絕緣膜14、一上配線層丨$、 一第二層間絕緣膜16、及一鈍化膜17依序形成於側壁13、 13’上。 在上述結構中，半導體區！係具有1〇14cm_3至i〇19cmd範圍 内例如硼或銦雜質濃度之p型矽區，第一絕緣膜14係由例如 O:\89\89217.DOC -12- 1235497 具有〇·5 nm至10 ηηι範圍内厘洚a + 囷鬥7子度之虱化矽膜或氮氧化矽膜構 成，電荷積聚層5係由一例如呈古^ ^ 〇 卜 J女有3 nm至30 nm範圍内厚度
之氮化矽膜構成。 X 第二絕緣膜6係由具有例如5議至3〇·範圍内厚度之氧 化石夕膜、或氧成分較大於電荷積聚層5者之氮氧化石夕膜、一 Al2〇3膜、一 ZrSi0膜、_Hfs_、一 Hfsi〇N膜一加伽 膜、或諸膜之堆疊式膜構成。 在閘極8中，例如删、磷、或石中係添加做為一多晶石夕層之 雜質多晶.石夕層具有例如1()nn^5⑼範圍内之厚度且在 l:l〇19em_3至lxl〇2W3範圍内之濃度。當控制閘極8耗盡 時，-施加至堆疊式0N0膜之電場即減小，造成抹除時間 或=入時間增加。硼、磷、或砷之濃度有必要超過h l〇19cm_3，以利於防止抹除時間或編程時間增加。 金屬襯裡層11形成於供形成閘極且由WSi、NiSi、M〇si、
TiSi、CoSi、W、八卜A1Cu、或類此者構成之多晶石夕層上， 諸材料具有例如10 11111至5〇〇 nm厚度且用於減少閘極8之電 阻。 第三絕緣膜10係在後製形成閘極時做為一遮罩，且由例 如具有5 nm至500 rnn厚度之氮化矽膜或氧化矽膜構成。 源極/汲極區9係藉由將n型雜質例如磷、砷、或銻擴散或 植入10 nm與500 nm之間深度内之區域J ,以具有1〇17cm_3 至1021cnT3表面濃度而產生。 特別是在MONOS記憶體之單元電晶體中，為了防止在形 成源極/沒極區9時生成缺陷與降低;：及極崩潰電麼，故需低 0\89\892I7.DOC -13 - 1235497 離子植入量，传得/ 于口離子植入所致之受損區域不會相連。 具體而言，在間搞2 你⑺位S下方，源極/汲極區9内之磷、砷、或銻 之払入里維持不超過5xl〇18cm_3。因為考慮到在此低摻入量 下之激勵率幾乎為i，一第二導電率型式之載體濃度維持不 超過 5xl〇18cm-3。 為了抑低文後所述單元電晶體之一編程臨限值與一抹除 L限值短通迢效應之間之差異，相較於文後所述側壁1 3擠 入閘極8與第二絕緣膜6之間之長度，源極/汲極區9係形成 進一步延伸至通道之一中央方向。 第四絕緣膜12係藉由例如一 CVD(化學氣體沉積）法或濺 鍍法而形成之沉積絕緣膜，第四絕緣膜12係由例如氮化矽 膜、氮氧切膜、或氧化㈣構成，且形成例如在5咖至 200 nm範圍内之厚度。如後所述，為了避免形成於第四絕 緣膜12上方之膜之氣體、自由基或離子不利地影響到記憶 體單元，第四絕緣膜12即沉積於單元電晶體閘極上之第三 絕緣膜10上方，且覆蓋至少在二相鄰單元電晶體之間之閘 極側面與源極/汲極區9。 第一層間絕緣膜14例如由矽酸鹽玻璃構成，諸如含有不 少於ixl02QCm-3硼或磷之BPSG、PSG、或BSG，且形成例如 10 11〇1至1000 nm範圍内之厚度。矽酸玻璃有吸取鹼離子之 功忐，且其形成於單元電晶體上，以免受到鹼離子污染。 上配線層15例如由W、Al、A1Cu、或。構成，在此實施 例中，雖然僅有一層揭示為配線層，其仍可建立多層之配 線結構。 O:\89\89217.DOC -14- 1235497 第二層間絕緣膜16例如由氧化矽膜構成，其利用丁£〇8或 HDP(咼岔度電漿）或HSQ形成。例如，在鈍化膜η中，利用 電漿化學氣體沉積法沉積之氮化矽膜係在表面上沉積出 2 0 nm至1 μπι範圍内之厚度。 如上所述，在第一實施例之單元電晶體結構中，一相較 於相關技術沉積絕緣膜而有高品質之熱氧化物膜係使用做 為閑極側壁13，使閘極側壁内之電荷積聚密度減小且臨限 值之變動得以避免。 再者，為了減小閘極側壁13之電荷積聚密度以低於電荷 積聚層5者，閘極側壁13之氧成分應增加以大於電荷積聚層 5者。 注入側壁13之電子並未因為自半導體區丨注入電洞而減 少，此因注入之電子係間隔於半導體區1，以致於電子漸增 地積聚。因此，藉由增加側壁13之氧成分以大於電荷積聚 層5者，難以控制之臨限值變動問題即可避免。在此例子 中’ 5品限值之變動係因電荷積聚層5内所積聚以及側壁13内 漸增地積聚之電荷漏出所致。 由於側壁13之介電質崩潰電壓提昇，閘極8及側壁13之間 之界面位準密度可降低，因此較高於相關技術者之電壓可 施加於閘極8及源極/汲極區9之間。 在圖1中，如上所述，藉由將金屬襯裡層11氧化或氮氧化 而同時形成之側壁13、13,間之邊界係以虛線表示。惟，由 於金屬襯裡層11之一成分金屬元素添加至側壁1 3，，絕緣特 徵例如每單位厚度之崩潰電壓即比側壁13者低。
O:\89\89217.DOC -15 - 1235497 准’由於電荷係在具有圖丄所示結構之單元電晶體之資料 編程期間特地注人電荷積聚層5内，高電場即施加於主間極 8及半導體區！或沒極區9之間，且低電場施加於相鄰間極區 8之：。⑯電場係在資料抹除期間施加於相鄰閘極區8之 間，結果’如上所述，在側壁13中至少鄰近於閘極8之側表 面可以形成使其由例如氧化石夕膜或氮氧切膜之高品質絕 緣膜組成。 側壁13是否由氧化或氮氧化製程形成或由相關技術之沉 積膜形成，、其可區別如下。 如上士所述，當金屬襯裡Μ係在間極處理前先形成於間 。上Τ由氧化矽膜或氮氧化矽膜形成之側壁丨3以及由金 屬襯裡層11之氧化物或氮化物形成之側壁13,即同時形成。 據此’在形成㈣13|之例子中，可以決定側壁加氧化或 鼠氧化製程形成。 同樣地，如上所述’當用於閘極處理遮罩之第三絕緣膜 10係由亂化秒膜構成時，由於閘極8内之⑦轉變成用於形成 側土 13之氧化石夕膜或氮氧化石夕膜，因此形成閑極8以利於問 極長度方向中減少氧化物膜之形成量，且較小於第三絕緣 膜10。據此，在膜厚度減小之例子中，可以決定側壁13由 氧化或氮氧化製程形成。 圖2揭示一用於週邊電路之MISFET之截面結構，其形成 於圖冰示單元電晶體之同一半導體基板上，且用於週邊電 路之MISFET之閘極8係與單元電晶體—併處理。 在圖2中，一半導體區Γ可利用相同於圖1所示半導體區（p
O:\89\89217.DOC -16- 1235497 型石夕層）之主體形成’例如，該區可為—形成於p型石夕基板 内-㈣井内之P型井，或者該區可為直接形成於p型石夕基板 上之P型井。形成於半導體區i，上之閘極絕緣膜2係由例如具 有5 nm至50 nm厚度之氧化矽膜或氮氧化矽膜構成。 相似於圖i所示之閘極（控制閘極）8，形成於閘極絕緣心 上之閘極8係由多晶♦層組成’例如n或碎係、添加做 為雜質，具有lOnm至500 nm之厚度且濃度在1;<1〇'1^3至1 xl021cm·3範圍内。閘極8及圖丨所示之閘極8皆以相同微影蝕 刻技術處理，以減少製程。 在半導體區1，中，η型區形成做為源極/汲極區9,，同時通 道區提供於閘極8下方。相似於圖丨所示單元電晶體之源極/ ;及極區9，源極/；:及極區9’係藉由將例如碟、坤、或銻擴散或 植入區域Γ而形成1〇 nm與500 nm之間之厚度，使表面濃度 在 lxl〇17cnT3至 lxl〇21cm·3範圍内。 η型MISFET係由源極/汲極區9,、閘極絕緣膜2、及閘極8 提供，在此實施例中，MISFET之閘極長度在〇·(π |11111至1.0 μπι範圍内。 在圖2中’第三絕緣膜1 〇、金屬襯裡層11、第四絕緣膜12、 側壁13、1 3 ’、第一層間絕緣膜14、上配線層1 5、第二層間 絕緣膜1 6、及鈍化膜17皆相同於圖1所示者。 圖1、2所示結構之製程可在MISFET之閘極絕緣膜2形成 於圖2中且單元電晶體之絕緣膜4、5、6形成於圖1内後相 同，例如，其可使用日本專利申請案2001-264754號中所述 之方法，即本發明人之先前申請案，故不予以贅述。 O:\89\89217 DOC -17- 1235497 依圖2之MISFET所示，相似於圖^斤示單元電晶體的是， 側壁13係由將含㈣之閘極8氧化或氮氧化而形成，因此膜 厚度可在閘極側壁處增加，藉此避免_緣部處m 中，結果，其穩定性可較相關技術者改善。 再者’半導體區Γ係在形成側壁13時同時氧化或氮氧 化，據此’相較於圖i所示之單元電晶體，閉極8與源極/沒 極區9’之間之距離得以變寬，且閘極緣部處之電場集中可減 小’以減少閘極8之漏電流。 ί甲J性6興源極/汲極 —- ’八⑺似◦丹一镬觸件或 線層之間之電絕緣係由側壁13及閘極絕緣膜2維持 ，由於η型離子植入係實施穿過側壁13以形成源極/汲極區 9，閘極8之緣部即與側壁13之厚度相隔一由離子植入造成 之缺陷區’以減少閘極8與半導體區i，之間之閘極絕緣膜2 之離子植入所造成之損害。 、 由於氮成分較高於㈣13者之氧切臈或氮氧化石夕膜係 使用做為圖1、2中之第四絕緣膜12,因此來自形成於第四 絕緣膜12上方之膜之水合氫離子或氧之不必要貫穿即得以 避免，且記憶體單元之閘極緣部與水合氫離子或氧之氧化 所致之形狀變化亦可避免。 在第四絕緣膜12之形成中，一沉積之SiN膜係使用例如 DCS (二氣矽烷）、TCS (四氣矽烷）、或HCD (六氯二矽烷）， 而在600°C至100(TC溫度範圍内產生。由上述方式形成之 SiN膜係比利用不超過5〇(rc溫度之電漿化學氣體沉積法所 沉積之氮化矽膜濃密，因此可防止水合氫離子、氧、或氫
O:\89\89217 DOC -18- 1235497 透過。 囷1所示’ ¥閘極8較高於側壁1 3 ’時，自第四絕緣膜12 至閘極緣部通往側壁13之阻制氧化物膜6之距離較短於自 第四、纟巴緣膜12至閘極緣部通往側壁13,之阻制氧化物膜6之 離此使第四絕緣膜12之金屬離子造成閘極緣部通往側 壁13之阻制氧化物膜6之污染比側壁13,之金屬離子造成之 5染更易發生。為了抑制第四絕緣膜12之金屬離子所造成 之污染，第四絕緣膜12内之金屬原子之密度係形成較小於 側壁Π，内之金屬原子之密度。 猎由使用氮化矽膜、氮氧化矽膜或氧化鋁膜做為第四絕 緣膜12，即可避免氫貫穿。據此，由於來自形成於第四絕 緣膜12上方之膜之氫改變了電荷積聚層5之積聚密度或隧 穿絕緣膜之表面狀態密度，記憶體單元之電荷維持特徵即 可避免。 藉由減小第四絕緣膜12與電荷積聚層5間之距離，，d"以小 於閘極8下方中央部分處之阻制氧化物膜6之厚度,，a"，水人 氫離子、氧離子、氫離子、或如鈉等驗離子即難以自第: 絕緣膜之-處理緣部擠過第四絕緣心與電荷積聚層$ 間之氧化石夕膜。習於此技者可知氮化石夕膜較密於氧切 膜，且可妥善阻制水合氫離子、氧、氫、或驗離子。 眾❿’當驗離子污染單元電晶體之阻制氧化物膜6 時，驗離子變成-可在高溫及高電場下移動之電荷積^ 導致單元電晶體之臨限值改變，即使電荷注人條件仍缺相 同’而此造成穩定性受損。同樣地’由於阻制氧化物㈣之
O:\89\89217.DOC •19- 1235497 漏電流增加，電子4 士 [ζ/ν 4+ … 抹除'月間自閘極8注入至電荷積聚 層，成早4晶體不深度抹除之問題。惟，此問題可依 本貫施例之結構而避免。 再者，由於第四、絕緣膜12形成於側壁13上且未牽涉到並 他沉積之絕緣膜，因此例如在熱製程施加於沉積絕緣膜例 子中發生之脫氣或濕氣或碳等離子成分導致之特化 可避免。 1 上 同樣地、:儘管第-層間、絕緣膜14直接形成於第四絕緣膜 上/、卫# 需要直接接觸於第四絕緣膜&例如， 吸取效果亦可依第-層間絕緣膜14形成配線層與配線層 絕緣膜之間絕緣膜之方式取得。 當上述梦酸鹽玻璃使用做為第—層間絕緣膜Μ時， 沉積後立即具有帶隙-填充性質，因此，石夕酸鹽玻璃㈣沉 積後進行退火，例如以·。(:〜⑽代之間溫度進於至⑵ 分鐘，藉此取得-供黏性流動之研磨表面。退火時，含於 矽酸鹽玻璃内之濕氣或水合氳離子即釋出。惟，藉由形成 第四絕緣膜12 ’可以避免記憶體單元之閘極緣部^到濕氣 氧化，且閘極8之一緣部增厚以改變形狀。 "、…、 由例如環戊石夕烧或聚石夕氮院構成之無機玻璃可以使用做 =一層間絕緣膜14,在此例子中，需要氧化製程以利將 %戊石夕轉變成無機玻璃’且記憶體單元之 極緣部係在氧化製程中由—氧化劑氧化，使閘極8之緣π 之阻制氧化物膜增厚而改變形狀。惟，此—問題可藉= 成第四絕緣膜12以避免之。 乂
O:\89\89217.DOC -20- 1235497 由例如TEOS或HDP等氧化石夕膜及其他例如hsq等層間膜 組成之堆疊式結構可以使用做為第一層間絕緣膜Μ。、 另方面，用於純化膜17之氮化石夕膜可阻制自晶片外（上表 面）擴散之濕氣，但是大量氫或氫基產生於氮化石夕膜之形成 中。由於氫受到阻止力大於氧化石夕膜者之第四絕緣膜^阻 制’因此可避免氫改變電荷積聚層5之训積聚密度或隨穿 絕緣膜之表面狀態密度而變動記憶體單元之電荷维持 徵。 、 為了防止編程或抹除電場變動所致之臨限值擴展，絕緣 膜4 5 6有必要在半導體區丨内之源極/汲極區9之間之通 道區上形成均一厚度。 在上述特徵中，側壁13内之閘極8側壁處之厚度”b”較小 於第二絕緣膜（阻制氧化物膜）6之厚度"a”，後者即閉極8之 中央部分下方之堆疊式0N0膜之頂氧化物膜。本發明人已 毛現特別疋閘極長度不大於㈣之單元電晶體之短通道 效應可藉由滿足a>b之條件而改善。 圖3、4揭示在圖1所示單元電晶體之阻制氧化物膜6為5 nm之例子中’抹除臨限值及編程臨限值之閘極長度與側壁 13之一厚度參數之依存性。 曰在具有圖3、4所示特徵之各裝置中，堆疊式〇N〇膜之膜 厚度係由相同批次製程形成，因此膜厚度可經控制成幾乎 相等源極/;及極區（圖i中之9)亦以相同條件形成，且具有 2.7 nm厚度之氧化矽膜做為第一絕緣膜（圖1中之4)。 針對編程條件，—具有l〇VS2GV之特定脈衝電壓及一 10
〇：\89\89217 DOC -21 - 1235497 叩至10 ms之特定脈衝寬度施加至閘極（圖丨中之8)，且源極/ 汲極區9及基板區（圖1中之1)設定於ον。 針對抹除條件，一具有10V至20v之特定脈衝電壓及_ι ms至Is之特定脈衝寬度施加至區域i，源極/汲極區9設定於 一電力浮接狀態，且閘極8設定於0V。在編程及抹除條件 中，隧穿電流係自通道注入至電荷積聚層（圖丨中之5)。 由圖3中之特徵可知，抹除臨限值係隨著單元電晶體之閘 極長度縮短而減小，惟，抹除臨限值取決於側壁13厚度之 特徵則變成在±〇·1 V範圍内。 由圖4中之特徵可知，編程臨限值係隨著單元電晶體之閘 極長度縮短而減小，且編程臨限值之減少量係較大於抹除 臨限值者。據此，在編程電壓脈衝與抹除電壓脈衝之條件 皆為恆定之狀態中，編程臨限值與抹除臨限值之間之差異 (臨限值窗口）即隨著縮短之閘極長度而減小。 特別疋’當閘極長度不大於〇 _2 μχη時，編程臨限值係隨 著側壁13厚度變薄於6 nm至0 · 6 nm而增大，亦即，經發現 編程與抹除臨限值之間之差異（臨限值窗口）可以隨著側壁 13之膜厚度變薄而增大。 圖5 A、5B揭示一模型，其闡釋編程臨限值隨著圖丨所示 單元電晶體之閘極長度縮短而減小之現象（即短通道效應 因為增大側壁13之膜厚度而惡化之狀態）。 圖5 A係一截面圖，揭示圖1所示之單元電晶體。 在圖5A中，側壁13擠入閘極8與阻制氧化物膜6之間，且 在接近於源極/汲極區9處呈一楔形，因為側壁13係藉由閘 O:\89\89217.DOC -22- 1235497 極8之氧化或氮化而开^成。 j力便起見，側壁13以楔形擠 且阻制氧化物膜6增厚之區域係稱為_ 曷閘極緣部。在閘極 u中，相較於通道之中央部分，自閘極8至半導體區工之 距離增加，以利減小編程時之編程電場。 吾閉極8之角隅係在㈣緣部處藉由氧化或氮化形成側 壁13而呈圓滑狀時，電場即在閘則之角隅部分減小，以利 減小編程電場。結果，在閘極緣部中，欲編程之電荷量即 比通道之中央區域少。 斤圖⑶揭示在編程後之讀取期間，在半導體區丨内極接近於 弟一絕緣膜4處沿著—VB_VB線之電位分佈（例#，在絕緣 膜4與半導體區丨之間界面以内〇·2 nm之區域）。 在圖5B中’實線揭示第二導電率型式載體（電子）之通道 電位’及虛線揭示編程電荷均—地注人通道之中央區域與 閘極緣部内之例子。 通迢電位係隨著欲編程之負電荷量增加而增加，因此豆 反相_。因此，在問極緣部中，通道電位係在編程後 之讀取期間降低，因此，編程臨限值容易比電荷均一地注 入之例子小。再者，當問極長度減小時，閘極緣部之電位 K申至通道之中& d域，藉此進一步擴大編程臨限值之減 小。換言之’#閘極長度減小以減小通道長度時，編程臨 限值之減小即進一步擴大。 在圖5A、5B中，為了使闡釋易於瞭解，吾人假設施加於 一對源極/汲極區9之間之電壓係充分小於半導體區丨與源 極區或汲極區9之間之内建電壓。惟，即使在該對源極/汲
O:\89\89217 DOC -23- 1235497 極區9之間之電壓高之例子中，其定性結果仍相同。 在抹除狀態中，閘極緣部之電場之絕對值較低於通道之 中央區域者，且通道之中央區域内之電荷係較閘極緣部者 為正，據此，第二導電率型式載體之通道電位即在閘極緣 P内&加’且抹除g品限值内之減少量變得小於編程臨限值 内者。 換δ之’當閘極長度減小時，為了增加臨限值窗口，重 要的是抹除臨限值内之減少量與編程臨限值内者之間之差 異減小。針對此目的，重要的是在結構中，側壁13之氧化 物膜厚度係在閘極緣部處減小，且側壁13避免以楔形擠入 閘極8與阻制氧化物膜6之間。 如上所述’藉由形成第四絕緣膜丨2，由層間膜丨4之黏性 流或轉變成氧化物膜所產生之氧基將記憶體單元内之阻制 氧化物膜6之閘極緣部氧化等問題即可避免。 為了抑制臨限值窗口減少，源極/汲極區9有必要形成以 L伸至通道之中央方向，且超過側壁1 3擠入閘極8與阻制氧 化物膜6之間之長度。 較大之通道長度可依以下方式取得，即閘極8下方之重疊 區域之源極/汲極區9之間之長度係藉由將側壁13之膜厚度 又4而減小，此可將短通道效應進一步抑制。源極/汲極區 9與閘極8之間之負載電容可以減小，因為重疊區域長度變 知：，且閘極8可以較快速率充電及放電，因為單元電晶體之 閘極8之鏡電容可以減小。 在第一貫^例之結構中，即使單元電晶體之閘極8與
O:\89\89217.DOC -24- 1235497 MISFET之閘極8同時形成，當具有5麵至3〇疆厚度之氧化 石夕膜同時形成做為MISFET之閘極絕緣膜時，確定可以取得 MISFET之良好操作，而不增加閘極8之漏電流，即使是在 側壁13薄到0.6 nm至6 nm厚度之例子中。此係因為楔形部 分可因為形成不小於〇· 6 nm厚度之側壁13，而形成於 MISFET之閘極8與閘極絕緣膜2之間，側壁13之厚度增加則 電場釋除。毋庸置疑，此效應亦可在閘極絕緣膜2厚度減小 之例子中取得。 再者，關於圖1所示之單元電晶體，在〇6nms6nm範圍 内之側壁13中，編程臨限值與抹除臨限值之箱形圖内丨〇7個 亚無一個，此顯示出MISFET之穩定性與]^〇1^〇8記憶體之 單元電晶體之穩定性可以同時改善。 如上所述，本發明人証實編程臨限值之短通道效應係在 側壁氧化物膜之膜厚度"b"較小於m〇n〇Sb憶體之單元電 晶體内阻制氧化物膜之膜厚度"a"之例子中獲得改善，再 者，本發明人註實短通道效應特別{可在問極I度不大於 〇·2 μιη之例子中獲得改善。 (第二實施例） 圖6 7知截面結構，其依第二實施例而對應於形成 於同半導體基板上之單元電晶體之組則丁及μ⑽⑽記 憶體内之單元區域之週邊電路。 ° 在圖6、7所示之結構中，相較於圖卜2所示之結構，一 形成於閘極側壁13、13ι上方之膜結構係不同，而其他部分 則相同&不予以贅述，且其參考編號與符號皆相同於圖
O:\89\892I7 DOC -25- 1235497 1、2所示者。 ^ 在圖6 7所不之結構中，一第五絕緣膜12，通過 第四絶緣膜12而形成於閘極側壁13、工3,上方。 第四、、巴、'彖膜m丁、>儿積之絕緣膜，其利用例如HDp、cvD ^戈錄法、或塗佈法形成，且第四絕緣膜12形成於5 nm 至200 nm乾圍内之厚度，第四絕緣膜I〕可釋除在第四絕緣 膜:2形成後所形成之第五絕緣膜12，產生之應力，且做為一 緩衝氧化物膜，以抑制一晶體缺陷。 在第二佺實施例中，相較於習知實例，側壁13之厚度，，b” 較小於閘極8之中央部分下方之阻制氧化物膜6之厚度 ’’a”，因此，其可抑制側壁13以楔形擠入閘極8與阻制氧化 物膜6之間。 因為第二實施例中之優點基本上相似於第一實施例者， 儘官相同優點之說明已省略，但是第二實施例仍具有文後 所述之獨特優點。 由於第四絕緣膜12之氧化矽膜具有比在第四絕緣膜12之 後提供之第五絕緣膜12,者低之介電常數，因此，相較於第 一實施例，源極/汲極區9與閘極8之間之重疊電容可減小， 以利於減少閘極之充電與放電時間。 再者，由於具有介電常數較低於第一實施例者之第四絕 緣膜12可以使用於二相鄰閘極8之間之隔絕，閘極8之間之 電容即可減小。因此，編程電場並非幾乎由二相鄰閘極8之 電位影響，藉此進一步減少閘極之充電與放電時間。 並非一直需要將第五絕緣膜12'形成於第三絕緣膜1〇 O:\89\89217.DOC -26- 1235497 上’第五絕緣膜12•可以選項性地形成於閘極側壁方向中。 在本實施例中，離子植入形成源極/沒極區9可以在第四 料膜形成後才實施，冑問極8與源極/沒極區9之間之重 豐長度可由絕緣膜12之厚度縮短。 因此，有效通道長度可以增加而超過第一實施例者，藉 此進一步抑制短通道效應。此外，因為用於形成源極/汲^ 區9之離子植入區可以間隔於閘極8之緣部，因此晶體缺陷 車乂 >產生，以利源極/汲極區9具有減少之漏電流。 由例如氮化石夕膜、氮氧化石夕膜、或氧化铭膜構成之第五 _ 絕緣膜12,係在第四絕緣膜12上形成例如51^至2〇〇1^範圍 内之厚度’為了防止來自形成於第五絕緣膜12，上之膜之氣 妝、自由基、或離子不利地影響到記憶體單元，第五絕緣 膜12有必要》儿積於單元電晶體上，且相鄰二記憶體單元與 源極/汲極區9之間之閘極8側表面係由其覆蓋之。 女S 6所示，第五絕緣膜12,與電荷積聚層$間之距離，，〇，， 設定為較大於閘極8中央部分下方之阻制氧化物膜6之厚度 _ ’’a”，藉此增加第四絕緣膜12與第五絕緣膜12，之間界面之電 位’以較高於閘極8與阻制氧化物膜6之間界面之電位，使 私荷難以自半導體基板1或電荷積聚層5漏至第五絕緣膜i 2， 與第四絕緣膜12之間之界面。 廣由使用上述結構，電荷難以積聚在第四絕緣膜12與第 五絕緣膜12’之間界面，因此，由電荷漸增地積聚所導致難 以控制之臨限值變動即可避免。 在第二實施例中，即使單元電晶體之閘極與MISFElr之閘 O:\89\89217.DOC -27- 1235497 極係利用如第四絕緣膜】2去 巴豕胰12者之5 nm至30 nm範圍内膜厚产 之峨化石夕膜而同時處理，當具有5nm至3〇_範圍内： 厚度之氧化矽膜係與第四絕緣膜12同時形成時，仍可取 MISFET之良好操作，且不增加閘極8之漏電流，甚至是: 側壁13薄到0.6職至6 nm範圍内之例子中。此係因為Z形 側壁13可藉由形成不小於〇6nm厚度之側壁η，而形成於 MISFET之閘極8與閘極絕緣膜2之間，側壁13之厚度增加則 電場釋除。此優點亦可在閘極絕緣膜2之膜厚度減小之例子 中取得。、 再者，關於圖6所示之單元電晶體，如同圖丨之上述單元 電晶體者，甚至編程臨限值與抹除臨限值之箱形圖内丨…個 僅有一個，此表示出MISFET之穩定性與m〇n〇Sb憶體之 單元電晶體之穩定性可以同時改善。 在第一及第二實施例中，一連接於複數閘極8之資料控制 線之形成方向（相當於圖^ 6之圖面二側方向）係以直角相交 於通道之形成方向（相當於圖1、6之圖面一側方向），第一及 第二實施例之形狀可使複數記憶體單元共用一源極/汲極 區9，此形狀可施加於例如一 NAND型記憶體單元陣列之結 構/、中相鄰5己憶體單元内之源極與没極區係串聯。再者， s共用之源極/汲極區9做為共用源極線且延伸至圖丨、6之 圖面二側方向時，該形狀可施加於一 NOR型記憶體單元陣 歹J其中5己憶體單元之 >及極區係並聯。因為諸陣列結構及 優點已揭露於例如本發明人先前申請之2〇〇1_264754號曰 本專利申請案内，在此恕不予以贅述。
O:\89\89217.DOC -28- 1235497 卜（第三實施例） 圖8揭示一第三實施例狀態之截面結構，其中二相鄰單元 電晶體之各閘極8連接於單元區域内之資料控制線（相當於 11或8f)。圖9揭不一以直角方向相交於圖8所示圖案之截面 結構，其通過閘極8。 在圖8、9所示之結構中，相較於圖6所示之結構，以下有 一點不同而其餘皆相同，故不予以贅述，且其參考編號相 同於圖6所示者。 換5之’、（1) 一部分電荷積聚層5係在源極/汲極區9上去 除，且一例如由氧化矽膜構成之隔離絕緣膜18形成於相鄰 記憶體單元之閘極8之間。 (2) —例如由多晶矽或SiGe混合晶體構成之閘極配線層8, 仏在閘極8上沉積1〇 nms 3〇〇 nirf範圍内，且金屬襯裡層11 及遮罩絕緣膜1 〇依序形成於閘極配線層8，上。在此例子中， 連接於閘極8之資料控制線（相當於丨丨或8，）之形成方向係重 合於通道之形成方向。 (3) 第四絕緣膜12提供用於覆蓋第二絕緣膜閘極8、閘 極配線層8’、金屬襯裡層11、及遮罩絕緣膜10，相似於第二 實施例的是，第四絕緣膜12需沉積於電晶體單元上，以防 止來自形成於上方諸膜之氣體、自由基、或離子不利地影 響到記憶體單元。 MISFET形成於與m〇n〇s記憶體内單元區域之單元電晶 體相同之半導體基板上，且各閘極同時處理。因此，可以 取知穩定性之改善，如第一及第二實施例所述。
O:\89\89217.DOC -29- 1235497 如第一及第二實施例所述，閘極8處理後，側壁13利用氧 化或氮氧化形成，且形成用於MISFET之源極/汲極區。據 此，例如，磷、砷、或銻可利用擴散或離子植入而形成於 l〇nm至50〇nm範圍内，使表面濃度為1〇17咖_3至丨〇21咖.3。 例如，圖8、9所示之閘極結構可由以下程序形成。第一 絕緣膜4、電荷積聚層5、第二絕緣膜6、及閘極祕序形成 於矽基板上，其係經圖案化以利選擇性去除不必要之部 分。側壁13藉由閘極8之氧化或氮氧化而形成後，n型雜質 植入基板b卩具有1〇1W3至1〇2W3之表面濃度及i〇 nm 至500 nm之深度，藉此提供用於源極/汲極區$之n型層。 在用於隔離之氧化石夕膜後，石夕酸鹽玻璃或無機玻璃在基 板表面上沉積1〇11111至1〇〇〇11111之厚度，其例如利用(化 學機械性拋光）拋光以提供隔離膜丨8。再者，閘極8之上表 面例如利用氟化氨溶液之濕蝕刻而曝露。
Ik後用於形成例如多晶矽或SiGe混合晶體所構成閘極 配線層8’之配線材料係沉積於1〇11111至3〇〇11以範圍内，金屬 襯裡層11及遮罩絕緣臈1〇接著沉積於基板表面上。為了避 免抹除時間或編程時間增加，閘極配線材料内之硼、磷、 或石中係超過lxlG19em'藉此減少因閘極配線材料消耗而施 加於堆疊式ΟΝΟ膜上之電場。 單元電晶體之圖案化係以直角相交於圖8所示圖案之方 向中實施，藉此蝕刻遮罩絕緣膜1〇、金屬襯裡層丨丨、閘極 配線材料、閘極配線材料、及第二絕緣膜6。 隨後，如圖9所示，一？型停止區19形成於半導體區1内，
O:\89\89217.DOC •30- 1235497 以減少二相鄰單元電晶體之 j心4 1流，p型停，卜恧 19係由例如硼、BF 或銦 18 離卞植入構成，以取得10丨6cnr3 μ⑽之表面濃度及10麵至5〇〇 _之深度。此外，由 氮化石夕膜、氮氧化石夕膜、或氧化紹膜構成之第四絕緣膜η 係形成例如5 nm至200 圍内之厚度。 ν第三實施例具有以下優點。 ⑴控制閘極（閘極8與閘極配線層8,)係以相對於源㈣及 極區9之形成方向(圖8之圖面二側方向)呈直角相交方向(圖 8之圖面橫、向方向）形成，據此，較佳為取得之結構中，二 相鄰單元電晶體之源極區與汲極區係並聯，例如，AND型 早70陣列或一虛擬接地陣列。同樣地，由於絕緣膜12、源 極/汲極區9、及電荷積聚層5可以自行對準地形成，不需要 確定其間之對齊誤差邊距，而可取得較高密度之單元陣 歹J諸陣列結構及優點皆揭露於曰本專利申請案 2001 264754號中，即本發明人之先前申請案，故不予以贅 述0 (2)由於一部分電荷積聚層5係在源極/汲極區9上去除，電 何積聚即難以在去除區上產生。據此，當電荷積聚層5形成 日守所發生之電荷積聚量變化，例如在製程中或改變源極/ 汲極區電壓時，其可避免之，且源極/汲極區之電阻保持固 定。 在上述各實施例中，儘管編程與抹除係僅藉由在通道全 部表面處自半導體區1提供隧穿電流通過絕緣膜4至電荷積 聚層5 ’其仍可取得上述優點，即使是在使用一熱電洞之抹
O:\89\89217.DOC -31 - 1235497 除方法例子中，仍可採用俗稱之熱電洞（辅助隧穿）。為了實 施熱電洞（辅助隧穿）抹除，2V與lov之間之正電壓施加於汲 極區與半導體基板i之間，同時_1V與-ι〇ν之間之負電壓施 加於閘極8與半導體基板！之間。隨後，成為閘極感應式没 極漏沒（GIDL)之電子/電洞對係產生於汲極區與基板之 間，且抹除係藉由將電洞注入電荷積聚層5而完成。在此例 子中’由於側壁丨3之厚度，，b"形成較薄於閘極中央部分下方 處之阻制氧化物膜6之厚度”a”，以避免側壁13以楔形擠入 閘極8與阻制氧化物膜6之間，該結構具有增加抹除速度之 優點。此係因為GIDL產生於閘極8與汲極區9之間之重疊區 域内，施加於閘極緣部之絕緣膜4的電場則藉由減小厚度而 i曰大，即側壁1 3以楔形擠入閘極8與阻制氧化物膜6之間， 且汲極區9接觸於絕緣膜4之處之帶狀彎曲增大，故可取得 大的電洞電流。 如 Flash Memory Technology Handbook，，内所述，此非專 利文件，其由Science F〇rum發行（1993年8月Η日）， P206-P215，可知當閘極氧化物膜之膜厚度減小時，即使閘 極8與汲極區9之間之電壓維持相等，電流仍增加。 由以上闡釋可知，當汲極區9與半導體基板丨之間之電洞 電流增加時，注入電荷積聚層5之電洞電流亦可增加以減少 抹除日守間。當然，在使用此抹除方法之例子中，當第—及 第二實施例中MONOS記憶體與MISFET之閘極同時處理 時，及當具有5 nm至30 nm範圍内之膜厚度之氧化矽膜係與 閘極絕緣膜2同時形成時，可取得電晶體之良好操作，且不
O:\89\892I7.DOC -32- 1235497 曰加間極8之漏電流’甚至是在側壁之膜厚度減小到〇·6胆 範圍内。此係因為横形側壁仍藉由形成大於U腿 子度之：壁13’而形成於組贿之閘極8與閘極絕緣膜2之 間，電場即因增加閘極絕緣膜2之膜厚度則消除，此優點亦 可在閘極絕緣膜2之膜厚度減小之例子中取得。 為了由GIDL有效率地產生電洞電流，如上述非專利文件 所揭路’第二導電率型式之載體濃度應在閘極下方形成之 汲極區内設定於lxi〇2〇cm_3範圍内。 +在上述各實施例中，& 了將⑦轉換成氧化韻或氮化石夕 膜’另可使用諸方法’例如氧離子以離子植人於沉積之石夕 内，或者沉積之矽經過氧化以產生絕緣膜，如隔離膜或層 間絕緣膜。 氧化鈦（Ti〇2)、氧化鋁（八丨2〇3)、氧化组膜、鈦酸錄、鈦 酸鋇、或鈦酸锆鉛或諸材料之堆疊式膜皆可使用做為電荷 積聚層5。 在上述各實施例中，儘管P型矽基板使用做為半導體區或 基板1或Γ，包括矽在内之單晶性半導體基板亦可使用，例 如一 η型矽基板之s〇l矽層、siGe混合晶體、或SiGeC混合晶 體0 儘管在p型半導體層1上產生η型M0N0S-FET之實例已揭 述於上，其可改成ρ型M0N0S-FET形成於η型半導體層！上。 矽半導體、SiGe混合晶體、及SiGeC混合晶體可以使用做 為閘極8或閘極引線8’，多晶矽亦可使用，且諸材料之多層 結構可使用。非晶矽、非晶性SiGe混合晶體、或非晶性SiGec
O:\89\89217.DOC 1235497 混合晶體可使用，及諸材 夕層釔構可使用。惟，閘極8 ”閉極謝需由半導體材料構成，特別是包括石夕在内之半 導體材料，因為具有良好特徵之側壁13可以藉由間極8之氧 化或氮氧化而形成。 再者，電荷積聚層5可以在源極與汲極之間分離， 積聚層5可形成點狀。 ° 、在上述各實施例中，儘f揭示利用沉積法而形成於問極8 或閘極引線8’上之金屬襯裡Μ之截面，例如金屬襯裡和 亦可形成使鈦、钻、鎳、_、把、或翻等金屬反應於間極8 f閘則線8|’以形成⑪化物。同樣地，多種變換型式亦可 貫施而不脫離本發明之範缚。 其他優點及變換型式可由習於此技者達成，因此，本發 明之廣義内容並不侷限於特定細節及文内所述之代表性實 施例。據此，在不脫離由文後申請專利範圍及其等效技術 界疋之本發明精神範疇下，仍可達成多種變換型式。 【圖式簡單說明】 囷1係截面圖，揭示第一實施例使用於一 NAND型 EEPROM内之MONOS記憶體單元之閘極結構； 圖2係一截面圖，揭示一用於週邊電路之misfet之閘極 結構，其形成於圖1所示單元電晶體之同一半導體基板上， 且MISFET與單元電晶體之閘極係一併處理； 圖3 —特徵圖’揭示在一閘極長度上之抹除臨限值與圖1 所示單元電晶體之側壁厚度參數之依存性.； 圖4特欲圖，揭示在一編程臨限值上之閘極長度與圖1
O:\89\89217 DOC -34- 1235497 所示單元電晶體之側壁厚度參數之依存性； 圖5 A係一截面圖，揭示一電晶體模型，用於闡釋寫入臨 限值隨著圖1之單元電晶體之閘極長度縮短而減小之現 象，及圖5B係一視圖，簡示一沿著VB-VB線之電位分佈； 圖6係一截面圖，揭示第二實施例形成於同一半導體基板 上之MONOS記憶體内之單元區域之單元電晶體之閘極結 構； 圖7係一截面圖，揭示一用於週邊電路之MISFET之閘極 結構，其形、成於圖6所示單元電晶體之同一半導體基板上， 且MISFET與單元電晶體之閘極係一併處理； 圖8係一截面圖，揭示第三實施例之一狀態結構，其中二 相鄰單元電晶體之各閘極連接於MONOS記憶體之單元區 域内之一資料控制線； 圖9係一截面圖，揭示一結構，其中一圖案係以直角相交 於圖8所示圖案之方向通過閘極；及 圖10A、10B係一截面圖，揭示一習知MONOS記憶體之製 造過程中一週邊電路之記憶體單元區内之單元電晶體及 MISFET之閘極結構實例。 【圖式代表符號說明】 1，Γ 半導體區 2 閘極絕緣膜 4 第一絕緣膜 5 電荷積聚層 6 第二絕緣膜 O:\89\89217.DOC -35 - 1235497 8, 28 閘極 8丨 閘極配線層 9, 9，，29, 29’ 源極/没極區 10 第三絕緣膜 11 金屬襯裡層 12 第四絕緣膜 12， 第五絕緣膜 13, 13f 侧壁 14 、 第一層間絕緣膜 15 上配線層 16 第二層間絕緣膜 17 鈍化膜 18 隔離絕緣膜 19 停止區 21 半導體基板 22 第四絕緣膜 23 閘極側壁膜 24 第一氧化矽膜 25 氮化矽膜 26 第二氧化矽膜 a，b 厚度 c，d 距離 O:\89\89217.DOC -36-

Claims (1)

1235497 拾、申請專利範圚： 1 · 一種半導體記憶裝置，包含： 一半導體區，其具有一第一導電率型式； 可電乳編程可抹除記憶體單元電晶體之源極與汲 極區，係提供於半導體區内，其具有一第二導電率型式\ 言T閘極絕緣膜結構，係提供於源極與汲極區之間之半 $體區上m緣膜結構係由—第—絕緣膜、一電荷 積聚層及-第二絕緣膜構成，電荷積聚層則由—選自一 氮化石夕膜、_氮氧化碎膜、_氧化銘膜及諸膜之堆疊 膜之材料構成； 且二 一控制閘極，係提供於第二絕緣膜上； 一-問極側壁，係提供於控制閘極之—側上，其厚度較 薄於控制閘極中央區域内之第二絕緣膜者； 一第三絕緣膜，係提供於控制閘極上方；及 “第四I巴緣膜，係提供用於覆蓋間極側壁與第三絕緣 申請專利範圍第!項之半導體記憶裝置 膜與電荷積聚層之間之一距離較小於 之閘極中央下方H緣膜之厚度。 2. 3. 4. 其中第四絕緣 段閘極側壁内 申：專利乾圍第1項之半導體記憶裝置，其中第一絕緣 \由、自氧化矽膜與氧成分較大於電荷積聚層 者之忒氮氧化矽膜之材料構成。 申巧專利乾圍第1項之半導體記憶裝置，其中第二絕緣 膜係由—選自該氧切膜、氧成分較大於電荷積聚層者 O:\89\89217.DOC 1235497 之該氮氧化矽膜 膜、一 HfSiON膜 材料構成。 氧化叙膜、一 ZrSiO膜、一 HfSi〇 一 ZrSiON膜、及諸膜之堆疊式膜之 6. :請專^圍第1項之半導體記憶裝置，其中閘極側壁 選自該氧化矽膜與該氮氧化矽膜之材料構成，且 閘極側壁之氧成分較大於電荷積聚層者。 :請專利範圍第1項之半導體記憶裝置，其中閑極側壁 $由-選自該氧切膜與氧成分較大於電荷積聚層者 之该鼠氧切膜之㈣構成，及第四絕緣職由一選自 =成分較大於電荷積聚層者之該氮氧切膜、該氮化石夕 膜、及該氧化鋁膜之材料構成。 7. 申請專利範圍第!項之半導體記憶裝置，其中一 .用電漿CVD沉積之該氮化石夕膜、含有超過lXl〇2W之 硼與磷其中一者之矽酸鹽玻璃、及由瑗$ > 敬碉及由^戍矽烷或聚矽氮 一中-者構成之無機玻璃之材料係提供於第四絕緣 膜上方。 ' O:\89\892I7.DOC 1 =專利範圍第1項之半導體記憶裝置，其中閘極側壁 之厚度係在0.6nm至611111範圍内。 9.如申請專利範圍第丨項之半導體 極之-長度不大於。.2_。 心，其f控制閑 申請專利範圍第〗項之半導體記憶裝置，其中 膜連續地形成於相鄰記憶體單元之問極之間。 η·:申請專利範圍第4項之半導體記憶裝置，其中 緣膜係由一選自兮·童〆μ办4 > 、邑 ^ 膜〃氧成分較大於電荷積聚 1235497 :^ /氮氧化矽膜之材料構成，及第四絕緣膜係由一 、弯^成刀砬大於電荷積聚層者之該氮氧化矽膜、該氮 化矽膜、及該氧化鋁膜之材料構成。 12. 13. 14. 15. 16. 如申請專利範圍第U項之半導體記憶裝置，其中第四絕 緣膜與電荷積聚層之間之該距離較小於該段閘極側壁 内之閘極中央下方之第二絕緣膜之厚度。 如申凊專利範圍第11項之半·導體記憶裝置，其中一選自 用^^CVD>儿積之該氮化矽膜、含有超過 ^硼與磷其中一者之矽酸鹽玻璃、及由環戊矽烷或聚矽 氮烷其中一者構成之無機玻璃之材料係提供於第四絕 緣膜上方。 如申請專利範圍第i丨項之半導體記憶裝置，其中閘極側 壁之厚度係在0.6nm至6nm範圍内。 如申請專利範圍第11項之半導體記憶裝置，其中第四絕 緣膜連續地形成於相鄰記憶體單元之閘極之間。 一種半導體記憶裝置，包含： 一半導體區，其具有一第一導電率型式； 一可電氣編程可抹除記憶體單元電晶體之源極與汲 極區，係^供於半導體區内，其具有一第二導電率型式； 一閘極絕緣膜結構，係提供於半導體區内之源極與没 極區之間之至少一通道區上方，閘極絕緣膜結構係由一 第一絕緣膜、一電荷積聚層及一第二絕緣膜構成，電荷 積聚層則由一選自一氮化矽膜、一氮氧化矽膜、一氧化 鋁膜及諸膜之堆疊式膜之材料構成； O:\89\89217 DOC 1235497 拴制間極，係提供於第二絕緣膜上； ★閘極侧壁’係提供於控制閘極之一側上，其厚度較 薄於㈣閘極中央區域内之第二絕緣膜者； 第二、纟巴緣膜，係提供於控制閘極上方，· 一第四絕緣膜，係提供用於連續地覆蓋相鄰單元電晶 體之各控制閘極之間之一區域； BB 一第五絕緣膜，其覆蓋第四絕緣膜， 5巨離較大於 其中第五絕緣膜與電荷積聚層之間之一 控制閘極巾央内之第二絕緣膜之厚度。 17.如申請專利範圍第16項之半導體記憶裝置，其中第一絕 緣膜係由-選自一氧化石夕膜與氧成分較大於電荷積聚 層者之該氮氧化矽膜之材料構成。 1如申請專利範圍第16項之半導體記憶i置，其中第二絕 緣膜係由—選自該氧化石夕膜、氧成分較大於電荷積聚層 者之該氮氧化石夕膜、一氧化紹膜、-zrsi0膜、一H⑽ 膜、-HfSiON膜、-ZrSi0N膜、及諸膜之堆疊式膜之 材料構成。 、 19·如申請專利範圍第16項之半導體記憶裝置，其中閘極側 壁係由-選自該氧切膜與該氮氧切膜之材料構 成且閘極側壁之氧成分較大於電荷積聚層者。 20·如申請專利範圍第16項之半導體記憶m μ㈣ =膜係由氧化秒膜構成’及第五絕緣膜係由—選自氧成 分較大於電荷積聚層者之該氮氧化韻、該氮化石夕膜、 及該氧化鋁膜之材料構成。 O:\89\892I7.DOC -4- 1235497 21. 如申請專利範圍第2〇項之半導體記憶裝置，其中一選自 利用電漿CVD沉積之該氮化矽膜、含有超過lXl〇'm-3 =與碟其中—者之㈣鹽玻璃、及由環切烧或聚石夕 鼠坑其巾—者構成之無機玻璃之材料係提供於第五絕 、緣膜上方。 22. 如申請專利範圍第16項之半導體記憶裝置，其中問極側 壁之厚度係在0.6 nm至6 nm範圍内。 23. 如申請專利範圍第16項之半導體記憶裝置，其中控制 間極之、長度不大於0.2 μιη。 24. 如申請專利範圍第16項之半導體記憶裝置，其中位於相 2憶體單元之間極之間之第二絕緣膜、第—絕緣膜及 電何積聚層係去除，而以一隔離絕緣膜栽埋之。 2 5 ·如申請專利範圍第！ 9項之半導體記憶裝置，其中第四絕 緣膜係由一選自該氧化石夕膜與氧成分較大於電荷積聚 層者之該氮氧化矽膜之材料構成，及第五絕緣膜係由一 選自氧成分較大於電荷積聚層者之該氮氧化矽膜、該氮 化石夕膜及該氧化鋁膜之材料構成。 如申請專利範圍第25項之半導體記憶裝置，其中一選自 利用電漿CVD沉積之該氮化矽膜、含有超過lxl〇2Gcm_3 巧㈣其中—者之碎酸鹽玻璃、及由環切烧或聚石夕 氮烷其中一者構成之無機玻璃之材料係提供於第四絕 緣膜上方。 2入如申請專利範圍第25項之半導體記憶裝置，其中閘極側 壁之厚度係在0.6 nm至6 nm範圍内。 O:\89\89217 DOC
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