CN108807393A - 存储器及其形成方法 - Google Patents

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Abstract

一种存储器及其形成方法，其中方法包括：提供半导体衬底，所述半导体衬底上具有若干相互分立的浮栅极膜和位于浮栅极膜顶部表面的掩膜结构；在浮栅极膜的侧壁形成保护层；形成所述保护层后，以所述掩膜结构为掩膜刻蚀半导体衬底，在半导体衬底中形成凹槽。所述方法使得存储器的性能得到提高。

Description

存储器及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种存储器及其形成方法。
背景技术
随着半导体技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。
从功能上将存储器分为随机存储器(RAM，Random Access Memory)和只读存储器(ROM，Read Only Memory)。只读存储器是只能读出事先所存数据的存储器。只读存储器所存数据稳定，断电后所存数据不会发生改变。只读存储器结构简单，读出数据较为方便。综上，只读存储器常应用于存储各种固定程度和数据。
快闪存储器为一种重要的只读存储器。快闪存储器的主要特点是在不加电压的情况下能长期保持存储的信息。快闪存储器具有集成度高、较快的存取速度和易于擦除等优点，因而得到广泛的应用。
然而，现有技术中快闪存储器构成的存储器的性能较差。
发明内容
本发明解决的问题是提供一种存储器及其形成方法，以提高存储器的性能。
为解决上述问题，本发明提供一种存储器的形成方法，包括：提供半导体衬底，所述半导体衬底上具有若干相互分立的浮栅极膜和位于浮栅极膜顶部表面的掩膜结构；在浮栅极膜的侧壁形成保护层；形成所述保护层后，以所述掩膜结构为掩膜刻蚀半导体衬底，在半导体衬底中形成凹槽。
可选的，所述保护层的厚度为0.5纳米～5纳米。
可选的，所述半导体衬底上还具有初始浮栅介质膜；所述相互分立的浮栅极膜位于所述初始浮栅介质膜上；所述存储器的形成方法还包括：形成所述保护层后，且在以所述掩膜结构为掩膜刻蚀半导体衬底之前，以所述掩膜结构为掩膜刻蚀所述初始浮栅介质膜，使初始浮栅介质膜形成浮栅介质膜。
可选的，形成所述保护层的方法包括：对所述浮栅极膜的侧壁进行氧化处理，在所述浮栅极膜侧壁形成保护层。
可选的，所述氧化处理的参数包括：采用的气体包括O2和CO2中的一种或两者的组合，温度为500摄氏度～2000摄氏度。
可选的，还包括：在进行所述氧化处理之前，采用离子注入工艺在所述浮栅极膜侧壁掺杂氢离子或氢的同位素离子。
可选的，所述离子注入工艺的参数包括：采用的离子为氢离子或氢的同位素离子，注入能量为10KeV～40KeV，注入剂量为1E10atom/cm2～1E20atom/cm2，注入角度为10度～70度。
可选的，还包括：进行所述氧化处理之后，采用修饰气体对所述保护层进行等离子体处理，以使所述保护层中氧元素的比例增加。
可选的，所述修饰气体为Ar、O2和H2O中的一种或者几种的组合。
可选的，所述保护层还位于掩膜结构的侧壁表面；形成所述保护层的方法包括：采用沉积工艺在所述浮栅极膜的侧壁、掩膜结构的顶部表面和侧壁表面、以及初始浮栅介质膜表面形成保护材料层；回刻蚀所述保护材料层直至暴露出掩膜结构的顶部表面和初始浮栅介质膜表面，形成所述保护层。
可选的，形成所述保护材料层的工艺为原子层沉积工艺。
可选的，还包括：以所述掩膜结构为掩膜刻蚀半导体衬底后，去除所述保护层。
可选的，去除所述保护层的工艺为湿法刻蚀工艺。
可选的，所述浮栅极膜的形状为条形，所述若干浮栅极膜沿着浮栅极膜的宽度方向上排列；去除所述保护层后，所述浮栅极膜具有目标宽度，所述目标宽度为10纳米～50纳米。
可选的，相邻浮栅介质膜之间以及相邻浮栅极膜之间具有开口；所述存储器的形成方法还包括：去除所述保护层后，在所述开口和凹槽中形成隔离层。
可选的，所述掩膜结构包括位于所述浮栅极膜顶部表面的第一掩膜层和位于第一掩膜层上的第二掩膜层；所述存储器的形成方法还包括：在以所述掩膜结构为掩膜刻蚀所述半导体衬底的过程中，去除所述第二掩膜层；形成所述隔离层后，去除所述第一掩膜层。
可选的，形成所述隔离层的方法包括：在所述凹槽和所述开口中、以及第一掩膜层的顶部表面形成隔离材料层；平坦化所述隔离材料层直至暴露出第一掩膜层的顶部表面，形成隔离层。
可选的，形成所述浮栅极膜和掩膜结构的方法包括：在所述初始浮栅介质膜上形成初始浮栅极膜；在所述初始浮栅极膜上形成掩膜结构材料层；图形化所述掩膜结构材料层和所述初始浮栅极膜，在所述初始浮栅介质膜上形成浮栅极膜和掩膜结构。
可选的，所述浮栅极膜中掺杂有导电离子，所述导电离子的类型为N型或P型；所述导电离子的浓度为1E19atom/cm3～1E20atom/cm3。
本发明还提供一种采用上述任意一项方法形成的存储器，包括：半导体衬底，所述半导体衬底上具有若干相互分立的浮栅极膜和位于浮栅极膜顶部表面的掩膜结构；位于浮栅极膜的侧壁的保护层；位于半导体衬底中的凹槽，且所述凹槽位于相邻保护层底部的半导体衬底之间，所述相邻保护层分别位于相邻的浮栅极膜的侧壁。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的存储器的形成方法中，在以所述掩膜结构为掩膜刻蚀所述半导体衬底之前，在浮栅极膜侧壁形成了保护层。在以所述掩膜结构为掩膜刻蚀所述半导体衬底以形成所述凹槽的过程中，所述保护层能够保护浮栅极膜的侧壁不受到刻蚀损伤。进而避免在形成凹槽的过程中对浮栅极膜的电学性能产生影响，因而提高了存储器的性能。
进一步，形成所述保护层的方法包括：对所述浮栅极膜侧壁进行氧化处理，在所述浮栅极膜侧壁形成保护层。采用氧化工艺形成所述保护层使得形成保护层的工艺效率较高、工艺成本较低、且保护层的致密性较高。
进一步，在进行所述氧化处理之前，采用离子注入工艺在所述浮栅极膜侧壁掺杂氢离子或氢的同位素离子。在所述浮栅极膜侧壁掺杂氢离子或氢的同位素离子后，使浮栅极膜侧壁表面的悬挂键得到钝化。进而使氧化工艺形成的保护层的致密性得到进一步提高。在以所述掩膜结构为掩膜刻蚀所述半导体衬底以形成所述凹槽的过程中，保护层的耐刻蚀性增强。
进一步，进行所述氧化处理之后，采用修饰气体对所述保护层进行等离子体处理，以使所述保护层中氧元素的比例增加。进而使得在以所述掩膜结构为掩膜刻蚀所述半导体衬底以形成所述凹槽的过程中，刻蚀工艺对半导体衬底的材料相对于对保护层的材料的刻蚀选择比提高，因而使保护层的耐刻蚀性增强。
附图说明
图1至图3是一种存储器形成过程的结构示意图；
图4至图12是本发明一实施例中存储器形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的存储器的性能较差。
图1至图3是一种存储器形成过程的结构示意图。
参考图1，提供半导体衬底100，所述半导体衬底100上具有初始浮栅介质膜110、位于初始浮栅介质膜110上的初始浮栅极膜120和位于初始浮栅极膜120上的掩膜材料层130。
参考图2，图形化所述掩膜材料层130和初始浮栅极膜120，在所述初始浮栅介质膜110上形成分立的浮栅极膜121和位于浮栅极膜121顶部表面的掩膜层131。
参考图3，形成所述浮栅极膜121和掩膜层131后，以所述掩膜层131为掩膜刻蚀所述初始浮栅介质膜110和半导体衬底100，使所述初始浮栅介质膜110形成浮栅介质膜111，且在所述半导体衬底100中形成凹槽140。
所述凹槽140中用于填充隔离层。
然而，上述方法形成的存储器的性能较差，经研究发现，原因在于：
所述浮栅极膜121用于形成存储器的浮栅极，所述浮栅极膜121的材料为掺杂有导电离子的多晶硅，所述导电离子为N型导电离子或P型导电离子。所述半导体衬底100的材料为硅。一方面，由于浮栅极膜121的材料和半导体衬底100的材料相似，因此使得浮栅极膜121对于刻蚀硅的工艺的耐刻蚀性较差。另一方面，由于浮栅极膜121中具有较多的导电离子，所述导电离子的存在进一步减小了刻蚀初始浮栅介质膜110和半导体衬底100的工艺对半导体衬底100相对于浮栅极膜121的刻蚀选择比。导致在以所述掩膜层131为掩膜刻蚀所述初始浮栅介质膜110和半导体衬底100的过程中，容易对所述浮栅极膜121的侧壁造成较大的刻蚀损耗。进而导致：一方面，浮栅极膜121的尺寸不满足工艺设计的要求；另一方面，浮栅极膜121的侧壁形貌较差。综上，导致存储器的存储性能较差。
为了解决上述问题，本发明提供一种存储器的形成方法，包括：半导体衬底上具有若干相互分立的浮栅极膜和位于浮栅极膜顶部表面的掩膜结构；在浮栅极膜侧壁形成保护层；形成保护层后，以所述掩膜结构为掩膜刻蚀半导体衬底，在半导体衬底中形成凹槽。在形成所述凹槽的过程中，所述保护层能够保护浮栅极膜的侧壁不受到刻蚀损伤，因而提高了存储器的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图12是本发明一实施例中存储器形成过程的结构示意图。
本实施例中，所述存储器为快闪存储器，如NANA快闪存储器或NOR快闪存储器。
参考图4，提供半导体衬底200，所述半导体衬底200上具有若干相互分立的浮栅极膜220和位于浮栅极膜220顶部表面的掩膜结构230。
所述半导体衬底200为形成所述存储器提供工艺平台。
所述半导体衬底200的材料可以为硅、锗或者锗化硅。所述半导体衬底200还可以绝缘体上硅(SOI)、绝缘体上锗(GeOI)或绝缘体上锗化硅(SiGeOI)。本实施例中，所述半导体衬底200的材料单晶硅。
所述半导体衬底200上还具有初始浮栅介质膜210。所述分立的浮栅极膜220位于所述初始浮栅介质膜210上。
所述初始浮栅介质膜210的材料为氧化硅或高K(K大于3.9)介质层。
形成所述初始浮栅介质膜210的工艺为沉积工艺或氧化工艺。
形成所述浮栅极膜220和掩膜结构230的方法包括：在所述初始浮栅介质膜210上形成初始浮栅极膜(未图示)；在所述初始浮栅极膜上形成掩膜结构材料层(未图示)；图形化所述掩膜结构材料层和所述初始浮栅极膜，在所述初始浮栅介质膜210上形成浮栅极膜220和掩膜结构230。
所述浮栅极膜220对应所述初始浮栅极膜。所述掩膜结构230对应所述掩膜结构材料层。
所述浮栅极膜220用于形成存储器的浮栅极。
所述浮栅极膜220的材料为掺杂有导电离子的多晶硅，所述导电离子为N型导电离子或P型导电离子。
所述浮栅极膜220中导电离子的浓度较高。在一个实施例中，浮栅极膜220中导电离子的浓度为1E19atom/cm3～1E20atom/cm3。
所述浮栅极膜220中具有导电离子的作用包括：使后续形成的浮栅极中具有导电离子，浮栅极中的导电性能得到增强，相应的，浮栅极的读写速度得到提高。
所述浮栅极膜220的形状为条形，所述若干浮栅极膜220沿浮栅极膜220的宽度方向排列。所述浮栅极膜220的宽度方向平行于半导体衬底200顶部表面。
所述掩膜结构230可以是单层结构，也可以为叠层结构。
当掩膜结构230为单层结构时，掩膜结构230的材料可以为氮化硅、氮氧化硅或氮碳化硅。
本实施例中，所述掩膜结构230为叠层结构。所述掩膜结构230包括位于浮栅极膜220顶部表面的第一掩膜层231和位于第一掩膜层231上的第二掩膜层232。
所述第一掩膜层231的材料为氮化硅。所述第二掩膜层232的材料为氧化硅。
接着，在浮栅极膜220侧壁形成保护层。
形成所述保护层的方法包括：对所述浮栅极膜220侧壁进行氧化处理，在所述浮栅极膜220侧壁形成保护层。
本实施例中，采用氧化工艺形成所述保护层。相对于采用沉积工艺形成保护层，采用氧化工艺形成所述保护层使得形成保护层的工艺效率较高、工艺成本较低、且保护层的致密性较高。
本实施例中，还包括：在进行所述氧化处理之前，采用离子注入工艺在浮栅极膜220侧壁掺杂氢离子或氢的同位素离子；进行所述氧化处理之后，采用修饰气体对所述保护层进行等离子体处理。
在其它实施例中，可以不进行所述离子注入工艺和等离子体处理，或者，进行所述离子注入工艺，而不进行所述等离子体处理，或者，进行所述等离子体处理，而不进行所述离子注入工艺。
参考图5，采用离子注入工艺在所述浮栅极膜220侧壁掺杂氢离子或氢的同位素离子。
本实施例中，在进行所述离子注入工艺的过程中，初始浮栅介质膜210保护半导体衬底200表面。
在所述浮栅极膜220侧壁掺杂氢离子或氢的同位素离子的作用包括：使浮栅极膜220侧壁表面的悬挂键得到钝化。
具体的，浮栅极膜220侧壁表面具有硅-氢悬挂键和硅-氧悬挂键，使浮栅极膜220侧壁表面的悬挂键得到钝化，表现在：一方面，氢离子或氢的同位素离子将硅-氢悬挂键打断，而保留硅-氧悬挂键；另一方面，硅-氧悬挂键在浮栅极膜220侧壁表面各个区域的键角较为一致，且硅-氧悬挂键的化学键与浮栅极膜220侧壁表面较为垂直。
所述离子注入工艺的参数包括：采用的离子为氢离子或氢的同位素离子，注入能量为10KeV～40KeV，注入剂量为1E10atom/cm2～1E20atom/cm2，注入角度为10度～70度。
所述注入角度为与半导体衬底200法线方向之间的锐角夹角。
参考图6，在所述浮栅极膜220侧壁掺杂氢离子或氢的同位素离子后，对所述浮栅极膜220侧壁进行氧化处理，在所述浮栅极膜220侧壁形成保护层240。
本实施例中，在进行所述氧化处理的过程中，初始浮栅介质膜210保护半导体衬底200表面。
浮栅极膜220侧壁表面的悬挂键得到钝化后，由于浮栅极膜220侧壁表面硅-氢悬挂键减少，而硅-氧悬挂键较多，因此能够使氧化工艺形成的保护层240的致密性得到进一步提高。后续在以所述掩膜结构230为掩膜刻蚀半导体衬底200的过程中，保护层240的耐刻蚀性增强。其次，硅-氧悬挂键在浮栅极膜220侧壁表面各个区域的键角较为一致，且硅-氧悬挂键的化学键与浮栅极膜220侧壁表面较为垂直，因而利于氧化工艺中的氧与各个硅-氧悬挂键结合，因此使氧化工艺形成的保护层240的致密性得到进一步提高。
所述氧化处理的参数包括：采用的气体包括O2和CO2中的一种或两者的组合，温度为500摄氏度～2000摄氏度。本实施例中，所述保护层240的材料为氧化硅。
本实施例中，保护层240的厚度为0.5纳米～5纳米。选择此范围的意义在于：若所述保护层240的厚度小于0.5纳米，导致保护层240对浮栅极膜220侧壁的保护作用较小，在后续进行的刻蚀工艺中，保护层240耐刻蚀的时间较少；若所述保护层240的厚度大于5纳米，导致工艺浪费，且使得相邻浮栅极膜220之间开口的深宽比较大，不利于后续刻蚀初始浮栅介质膜210和半导体衬底200。
参考图7，进行所述氧化处理之后，采用修饰气体对所述保护层240进行等离子体处理，以使所述保护层240中氧元素的比例增加。
所述修饰气体为Ar、O2和H2O中的一种或者几种的组合。
进行所述氧化处理之后，采用O2或H2O的气体对所述保护层240进行等离子体处理，使得所述保护层240中氧元素的比例增加。进而使得后续在以掩膜结构230为掩膜刻蚀所述半导体衬底200以形成凹槽的过程中，刻蚀工艺对半导体衬底200的材料相对于对保护层240的材料的刻蚀选择比提高，因而使保护层240的耐刻蚀性增强。
进行所述氧化处理之后，采用Ar对所述保护层240进行等离子体处理，使保护层240表面的亲水性增强，进而使保护层240中氧元素的比例增加。进而使得后续在以掩膜结构230为掩膜刻蚀所述半导体衬底200以形成凹槽的过程中，保护层240的耐刻蚀性增强。
需要说明的是，在其它实施例中，所述保护层还位于掩膜结构的侧壁表面。形成所述保护层的方法包括：采用沉积工艺在所述浮栅极膜的侧壁、掩膜结构的顶部表面和侧壁表面、以及初始浮栅介质膜表面形成保护材料层；回刻蚀所述保护材料层直至暴露出掩膜结构的顶部表面和初始浮栅介质膜表面，形成所述保护层。
在一个实施例中，形成所述保护材料层的沉积工艺为原子层沉积工艺。随着存储器特征尺寸的不断减小，相邻浮栅极膜之间的距离不断减小，相邻浮栅极膜之间、以及相邻掩膜结构之间的开口的深宽比增加。在此情况下，采用原子层沉积工艺形成所述保护材料层，使得保护材料层容易形成在浮栅极膜的侧壁；且原子层沉积工艺形成的保护材料层的厚度较为均匀。
参考图8，形成保护层240后，以所述掩膜结构230(参考图7)为掩膜刻蚀半导体衬底200，在半导体衬底200中形成凹槽250。
所述存储器的形成方法还包括：形成所述保护层240后，且在以所述掩膜结构230为掩膜刻蚀半导体衬底200之前，以所述掩膜结构230为掩膜刻蚀所述初始浮栅介质膜210，使初始浮栅介质膜210形成浮栅介质膜211。
所述存储器的形成方法还包括：在以所述掩膜结构230为掩膜刻蚀所述半导体衬底200的过程中，去除所述第二掩膜层232(参考图7)；待后续形成隔离层后，去除所述第一掩膜层231。
在以所述掩膜结构230为掩膜刻蚀所述半导体衬底200的过程中，去除所述第二掩膜层232、且保留第一掩膜层231，保留的第一掩膜层231用于后续平坦化隔离材料层的停止层。
在以所述掩膜结构230为掩膜刻蚀所述半导体衬底200的过程中，所述保护层240能够保护浮栅极膜220的侧壁不受到刻蚀损伤。进而使得：一方面，浮栅极膜220的尺寸满足工艺设计的要求；另一方面，浮栅极膜220的侧壁形貌较好。进而避免在形成凹槽250的过程中对浮栅极膜220的电学性能产生影响，因而提高了存储器的性能。
参考图9，以所述掩膜结构230为掩膜刻蚀半导体衬底200后，去除所述保护层240(参考图8)。
去除所述保护层240的工艺为湿法刻蚀工艺。
去除所述保护层240后，所述浮栅极膜220具有目标宽度。
在一个实施例中，所述目标宽度为10纳米～50纳米。
相邻浮栅介质膜211之间、以及相邻浮栅极膜220之间具有开口。
去除所述保护层240后，在所述开口和凹槽250(参考图9)中形成隔离层。
下面参考图10和图11具体介绍形成隔离层的方法。
参考图10，在所述凹槽250和所述开口中、以及第一掩膜层231的顶部表面形成隔离材料层260。
形成所述隔离材料层260的工艺为沉积工艺，如流体化学气相沉积工艺、等离子体化学气相沉积工艺或低压化学气相沉积工艺。
所述隔离材料层260的材料包括氧化硅。
所述隔离材料层260用于形成隔离层。
参考图11，平坦化所述隔离材料层260(参考图10)直至暴露出第一掩膜层231的顶部表面，在所述开口和凹槽250中形成隔离层261。
平坦化所述隔离材料层260的工艺为化学机械研磨工艺或回刻蚀工艺。
在平坦化所述隔离材料层260的过程中以第一掩膜层231为停止层。
参考图12，形成所述隔离层261后，去除所述第一掩膜层231(参考图11)。
去除所述第一掩膜层231的工艺为湿法刻蚀工艺或干法刻蚀工艺。
需要说明的是，在其它实施例中，在以所述掩膜结构为掩膜刻蚀所述半导体衬底的过程中，去除第二掩膜层和第一掩膜层。
本实施例中，还包括：去除所述第一掩膜层后，在半导体衬底200、浮栅极膜220和隔离层261上形成控制栅极结构膜；在所述控制栅极结构膜上形成图形化的第三掩膜层，所述第三掩膜层的延伸方向垂直于浮栅极膜220的延伸方向；以所述第三掩膜层为掩膜刻蚀所述控制栅极结构膜、浮栅极膜220和浮栅介质膜211，使控制栅极结构膜形成控制栅极结构，使浮栅极膜220形成浮栅极，使浮栅介质膜211形成浮栅介质层；然后去除所述第三掩膜层。
相应的，本实施例还提供一种采用上述方法形成的存储器，请继续参考图8包括：半导体衬底200，所述半导体衬底200上具有若干相互分立的浮栅极膜220和位于浮栅极膜220顶部表面的掩膜结构；位于浮栅极膜220的侧壁的保护层240；位于半导体衬底200中的凹槽250，且所述凹槽250位于相邻保护层240底部的半导体衬底200之间，所述相邻保护层240分别位于相邻的浮栅极膜220的侧壁。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有若干相互分立的浮栅极膜和位于浮栅极膜顶部表面的掩膜结构；
在浮栅极膜的侧壁形成保护层；
形成所述保护层后，以所述掩膜结构为掩膜刻蚀半导体衬底，在半导体衬底中形成凹槽。
2.根据权利要求1所述的存储器的形成方法，其特征在于，所述保护层的厚度为0.5纳米～5纳米。
3.根据权利要求1所述的存储器的形成方法，其特征在于，所述半导体衬底上还具有初始浮栅介质膜；所述相互分立的浮栅极膜位于所述初始浮栅介质膜上；所述存储器的形成方法还包括：形成所述保护层后，且在以所述掩膜结构为掩膜刻蚀半导体衬底之前，以所述掩膜结构为掩膜刻蚀所述初始浮栅介质膜，使初始浮栅介质膜形成浮栅介质膜。
4.根据权利要求3所述的存储器的形成方法，其特征在于，形成所述保护层的方法包括：对所述浮栅极膜的侧壁进行氧化处理，在所述浮栅极膜侧壁形成保护层。
5.根据权利要求4所述的存储器的形成方法，其特征在于，所述氧化处理的参数包括：采用的气体包括O2和CO2中的一种或两者的组合，温度为500摄氏度～2000摄氏度。
6.根据权利要求4所述的存储器的形成方法，其特征在于，还包括：在进行所述氧化处理之前，采用离子注入工艺在所述浮栅极膜侧壁掺杂氢离子或氢的同位素离子。
7.根据权利要求6所述的存储器的形成方法，其特征在于，所述离子注入工艺的参数包括：采用的离子为氢离子或氢的同位素离子，注入能量为10KeV～40KeV，注入剂量为1E10atom/cm2～1E20atom/cm2，注入角度为10度～70度。
8.根据权利要求4或6所述的存储器的形成方法，其特征在于，还包括：进行所述氧化处理之后，采用修饰气体对所述保护层进行等离子体处理，以使所述保护层中氧元素的比例增加。
9.根据权利要求8所述的存储器的形成方法，其特征在于，所述修饰气体为Ar、O2和H2O中的一种或者几种的组合。
10.根据权利要求3所述的存储器的形成方法，其特征在于，所述保护层还位于掩膜结构的侧壁表面；形成所述保护层的方法包括：采用沉积工艺在所述浮栅极膜的侧壁、掩膜结构的顶部表面和侧壁表面、以及初始浮栅介质膜表面形成保护材料层；回刻蚀所述保护材料层直至暴露出掩膜结构的顶部表面和初始浮栅介质膜表面，形成所述保护层。
11.根据权利要求10所述的存储器的形成方法，其特征在于，形成所述保护材料层的工艺为原子层沉积工艺。
12.根据权利要求3所述的存储器的形成方法，其特征在于，还包括：以所述掩膜结构为掩膜刻蚀半导体衬底后，去除所述保护层。
13.根据权利要求12所述的存储器的形成方法，其特征在于，去除所述保护层的工艺为湿法刻蚀工艺。
14.根据权利要求12所述的存储器的形成方法，其特征在于，所述浮栅极膜的形状为条形，所述若干浮栅极膜沿着浮栅极膜的宽度方向上排列；去除所述保护层后，所述浮栅极膜具有目标宽度，所述目标宽度为10纳米～50纳米。
15.根据权利要求12所述的存储器的形成方法，其特征在于，相邻浮栅介质膜之间以及相邻浮栅极膜之间具有开口；所述存储器的形成方法还包括：去除所述保护层后，在所述开口和凹槽中形成隔离层。
16.根据权利要求15所述的存储器的形成方法，其特征在于，所述掩膜结构包括位于所述浮栅极膜顶部表面的第一掩膜层和位于第一掩膜层上的第二掩膜层；所述存储器的形成方法还包括：在以所述掩膜结构为掩膜刻蚀所述半导体衬底的过程中，去除所述第二掩膜层；形成所述隔离层后，去除所述第一掩膜层。
17.根据权利要求16所述的存储器的形成方法，其特征在于，形成所述隔离层的方法包括：在所述凹槽和所述开口中、以及第一掩膜层的顶部表面形成隔离材料层；平坦化所述隔离材料层直至暴露出第一掩膜层的顶部表面，形成隔离层。
18.根据权利要求3所述的存储器的形成方法，其特征在于，形成所述浮栅极膜和掩膜结构的方法包括：在所述初始浮栅介质膜上形成初始浮栅极膜；在所述初始浮栅极膜上形成掩膜结构材料层；图形化所述掩膜结构材料层和所述初始浮栅极膜，在所述初始浮栅介质膜上形成浮栅极膜和掩膜结构。
19.根据权利要求1所述的存储器的形成方法，其特征在于，所述浮栅极膜中掺杂有导电离子，所述导电离子的类型为N型或P型；所述导电离子的浓度为1E19atom/cm3～1E20atom/cm3。
20.一种根据权利要求1至19任意一项方法所形成的存储器，其特征在于，包括：
半导体衬底，所述半导体衬底上具有若干相互分立的浮栅极膜和位于浮栅极膜顶部表面的掩膜结构；
位于浮栅极膜的侧壁的保护层；
位于半导体衬底中的凹槽，且所述凹槽位于相邻保护层底部的半导体衬底之间，所述相邻保护层分别位于相邻的浮栅极膜的侧壁。
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