TWI594402B - 具有３ｄ鰭狀場效電晶體結構之分離閘型非揮發性記憶體單元及其製造方法 - Google Patents

具有３ｄ鰭狀場效電晶體結構之分離閘型非揮發性記憶體單元及其製造方法 Download PDF

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Description

具有3D鰭狀場效電晶體結構之分離閘型非揮發性記憶體單元及其製 造方法 相關申請案之交互參考
本申請案主張於2015年3月17日申請之美國專利臨時申請案第62/134,489號的權利，該案以引用方式併入本文中。
發明領域
本發明係關於非揮發性快閃記憶體單元陣列。
目前，已知分離閘類型非揮發性記憶體單元。美國專利第5,029,130號(其係以引用方式併入本文中以用於所有目的)說明此一分離閘型記憶體單元。此記憶體單元具有：一浮閘，其設置於通道區域之一第一部分上方且控制該通道區域之該第一部分之傳導；及一字線(控制)閘，其設置於該通道區域之一第二部分上方且控制該通道區域之該第二部分之傳導。該控制閘具有一第一部分，其經設置成側向相鄰於該浮閘且設置於該通道區域第二部分上方，並且該控制閘具有一第二部分，其向上延伸且延伸於該浮閘上方。因為該通道區域係沿半導體基材之平坦表面而形成，所以隨著裝置幾何愈來愈小，該通道區域之總面積(例如，寬度)亦愈來愈小。此減少源極區域與汲 極區域之間流動之電流，因而需要更靈敏之感測放大器等以偵測記憶體單元之狀態。
因為收縮微影大小藉此減小通道寬度的問題影響了所有半導體裝置，所以已提出一種鰭狀場效電晶體(Fin-FET)類型結構。在一Fin-FET類型結構中，半導體材料之一鰭形狀構件連接源極區域至汲極區域。該鰭形狀構件具有一頂部表面及兩個側表面。接著，自源極區域至汲極區域之電流會沿該頂部表面以及該兩個側表面流動。該通道區域之寬度因而增加，藉此增加電流動。然而，藉由將該通道區域「摺疊」成兩個側表面來增加該通道區域之該寬度，而且不會犧牲更多半導體實際面積(real estate)，藉此減小該通道區域之「佔用區域(footprint)」。已揭示使用此類Fin-FET之非揮發性記憶體單元。先前技術Fin-FET非揮發性記憶體結構之一些實例包括美國專利第7,423,310號、第7,410,913號及第8,461,640號。然而，迄今，這些先前技術Fin-FET結構已揭示使用浮閘作為一堆疊閘裝置，或使用俘獲材料(trapping material)、或使用SRO(富矽氧化物)、或使用奈米晶體矽來儲存電荷，或其他更複雜的記憶體單元組態。
一種改良之非揮發性記憶體單元包括：一第一傳導性類型之一半導體基材，其具有一鰭形狀上表面部分，該鰭形狀上表面部分具有一頂部表面及兩個側表面；及在該鰭形狀上表面部分中的一第二傳導性類型之相隔開之第一及第二區域，且一通道區域延伸於該第一區域與該第二區域之間，該第二傳導性類型不同於該第一傳導性類 型。該通道區域具有：一第一部分，其包括該頂部表面之一第一部分及該兩個側表面之第一部分；並具有一第二部分，其包括該頂部表面之一第二部分及該兩個側表面之第二部分。一傳導浮閘包括：一第一部分，其沿該頂部表面之該第一部分延伸且與該頂部表面之該第一部分絕緣；一第二部分，其沿該兩個側表面之一者之該第一部分延伸且與該兩個側表面之該一者之該第一部分絕緣；及一第三部分，其沿該兩個側表面之另一者之該第一部分延伸且與該兩個側表面之該另一者之該第一部分絕緣。一傳導控制閘包括：一第一部分，其沿該頂部表面之該第二部分延伸且與該頂部表面之該第二部分絕緣；一第二部分，其沿該兩個側表面之一者之該第二部分延伸且與該兩個側表面之該一者之該第二部分絕緣；一第三部分，其沿該兩個側表面之另一者之該第二部分延伸且與該兩個側表面之該另一者之該第二部分絕緣；一第四部分，其向上延伸且延伸於該浮閘第一部分之至少一些上方且與該浮閘第一部分之該至少一些絕緣；一第五部分，其向外延伸且延伸於該浮閘第二部分之至少一些上方且與該浮閘第二部分之該至少一些絕緣；一第六部分，其向外延伸且延伸於該浮閘第三部分之至少一些上方且與該浮閘第三部分之該至少一些絕緣。
一種改良之非揮發性記憶體陣列包括：一第一傳導性類型之一半導體基材，其具有在一第一方向上延伸之複數個平行鰭形狀上表面部分，各鰭形狀上表面部分具有一頂部表面及兩個側表面；及複數個記憶體單元，其等形成在該等鰭形狀上表面部分之各一者上。各記憶體單元包括在該一個鰭形狀上表面部分中的一第二傳導性類型 之相隔開之第一及第二區域，且一通道區域延伸於該第一區域與該第二區域之間，該第二傳導性類型不同於該第一傳導性類型，其中該通道區域具有：一第一部分，其包括該頂部表面之一第一部分及該兩個側表面之第一部分；並具有一第二部分，其包括該頂部表面之一第二部分及該兩個側表面之第二部分。各記憶體單元進一步包括傳導浮閘及控制閘。該傳導浮閘包括：一第一部分，其沿該頂部表面之該第一部分延伸且與該頂部表面之該第一部分絕緣；一第二部分，其沿該兩個側表面之一者之該第一部分延伸且與該兩個側表面之該一者之該第一部分絕緣；及一第三部分，其沿該兩個側表面之另一者之該第一部分延伸且與該兩個側表面之該另一者之該第一部分絕緣。該傳導控制閘包括：一第一部分，其沿該頂部表面之該第二部分延伸且與該頂部表面之該第二部分絕緣；一第二部分，其沿該兩個側表面之一者之該第二部分延伸且與該兩個側表面之該一者之該第二部分絕緣；一第三部分，其沿該兩個側表面之另一者之該第二部分延伸且與該兩個側表面之該另一者之該第二部分絕緣；一第四部分，其向上延伸且延伸於該浮閘第一部分之至少一些上方且與該浮閘第一部分之該至少一些絕緣；一第五部分，其向外延伸且延伸於該浮閘第二部分之至少一些上方且與該浮閘第二部分之該至少一些絕緣；及一第六部分，其向外延伸且延伸於該浮閘第三部分之至少一些上方且與該浮閘第三部分之該至少一些絕緣。複數個控制閘線，各控制閘線在垂直於該第一方向之一第二方向上延伸且電性連接至用於該等鰭形狀上表面部分之各者的該等控制閘之一者。
一種形成一非揮發性記憶體單元之方法包括：形成一對平行渠溝至一第一傳導性類型之一半導體基材之一表面中，導致該等渠溝之間之一鰭形狀上表面部分具有一頂部表面及兩個側表面；沿該頂部表面及該兩個側表面形成絕緣材料；形成一第二傳導性類型之相隔開之第一及第二區域於該鰭形狀上表面部分中，該第二傳導性類型不同於該第一傳導性類型且一通道區域延伸於該第一區域與該第二區域之間(其中該通道區域具有：一第一部分，其包括該頂部表面之一第一部分及該兩個側表面之第一部分；並具有一第二部分，其包括該頂部表面之一第二部分及該兩個側表面之第二部分)；形成一傳導浮閘；及形成一傳導控制閘。該傳導浮閘包括：一第一部分，其沿該頂部表面之該第一部分延伸且與該頂部表面之該第一部分絕緣；一第二部分，其沿該兩個側表面之一者之該第一部分延伸且與該兩個側表面之該一者之該第一部分絕緣；及一第三部分，其沿該兩個側表面之另一者之該第一部分延伸且與該兩個側表面之該另一者之該第一部分絕緣。該傳導控制閘包括：一第一部分，其沿該頂部表面之該第二部分延伸且與該頂部表面之該第二部分絕緣；一第二部分，其沿該兩個側表面之一者之該第二部分延伸且與該兩個側表面之該一者之該第二部分絕緣；一第三部分，其沿該兩個側表面之另一者之該第二部分延伸且與該兩個側表面之該另一者之該第二部分絕緣；一第四部分，其向上延伸且延伸於該浮閘第一部分之至少一些上方且與該浮閘第一部分之該至少一些絕緣；一第五部分，其向外延伸且延伸於該浮閘第二部分之至少一些上方且與該浮閘第二部分之該至少一些絕緣；及一第六 部分，其向外延伸且延伸於該浮閘第三部分之至少一些上方且與該浮閘第三部分之該至少一些絕緣。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍與隨附圖式而變得顯而易見。
10‧‧‧矽基材；基材
12‧‧‧矽氮化物層(氮化物)；氮化物層區塊；氮化物層
14‧‧‧多晶矽層；多晶矽層區塊；多晶矽區塊
16‧‧‧第二氮化物層；氮化物區塊；氮化物層
18‧‧‧二氧化矽層(氧化物)；氧化物間隔物；間隔物
20‧‧‧渠溝
22‧‧‧氧化物
24‧‧‧薄氧化物層；氧化物
26‧‧‧多晶矽層(FG多晶矽)；浮閘
26a‧‧‧尖銳邊緣
28‧‧‧氮化物層；氮化物
30‧‧‧光阻
32‧‧‧經氧化多晶矽
34‧‧‧氧化物層；氧化物
36‧‧‧多晶矽層；第二多晶矽層；源極線接觸件；控制閘
37‧‧‧金屬源極線
38‧‧‧光阻
40‧‧‧光阻
42‧‧‧源極線接面；源極區域(SL)
44‧‧‧汲極區域(DR)
46‧‧‧鰭形狀通道區域
48‧‧‧位元線接觸件
52‧‧‧氧化物層；襯墊氧化物
54‧‧‧氮化物層；氮化物
56‧‧‧光阻
58‧‧‧渠溝
60‧‧‧氧化物
圖1A至圖1X係展示形成本發明之分離閘型非揮發性記憶體單元的步驟之側剖視圖(沿WL(X)方向)。
圖2A至圖2W係展示形成本發明之分離閘型非揮發性記憶體單元的步驟之側剖視圖(沿BL(Y)方向)。
圖3係記憶體單元陣列佈局之俯視圖。
圖4係替代實施例中之記憶體單元陣列佈局之俯視圖。
圖5A至圖5H係根據替代性實施例之形成本發明之分離閘型非揮發性記憶體單元的步驟之側剖視圖(沿WL(X)方向)。
本發明係用於具有僅兩個閘(一浮閘及一控制閘)之簡單分離閘類型記憶體單元之一Fin-FET組態，其中該控制閘具有側向相鄰於該浮閘之一第一部分及向上延伸且延伸於該浮閘上方之一第二部分。製作此一分離閘型記憶體單元之方法提供許多優點，包括用於隔離之矽渠溝蝕刻及部分氧化物填充，及自對齊組件(諸如該浮閘)。
圖1A至圖1Y及圖2A至圖2X係展示形成Fin-FET分離閘型非揮發性記憶體單元陣列的程序步驟之側剖視圖。圖1A至圖1X展示在字線(X)方向上之剖視圖，及圖2A至圖2X展示在位元線(Y)方向上之 剖視圖。該程序開始於形成一矽氮化物層(「氮化物」)12於一矽基材10之表面上。形成一多晶矽(polysilicon/poly)層14於氮化物層12上。形成一第二氮化物層16於多晶矽層14上。所得結構展示於圖1A及圖2A中。使用一微影及蝕刻程序(即，沉積光阻，選擇性曝光及蝕刻光阻，留下被暴露的氮化物層16之部分，接著，使用氮化物蝕刻進行蝕刻)圖案化第二氮化物層16。該氮化物蝕刻移除所有氮化物，惟一對氮化物區塊16除外，如圖1B及圖2B中所展示。
一二氧化矽層(「氧化物」)18形成於結構上方，如圖1C及圖2C中所展示。執行各向異性氧化物蝕刻以降低在BL方向上的氧化物，並留下毗連該等氮化物區塊的氧化物間隔物18(圖1D/圖2D)。接著，用氮化物蝕刻移除氮化物區塊16(圖1E/圖2E)。接著執行多晶矽蝕刻，以在WL方向上移除多晶矽層14之經暴露部分(惟在該等氧化物間隔物下方之多晶矽層區塊14除外)(圖1F/圖2F)。接著，用氧化物蝕刻移除氧化物層及間隔物18(圖1G/圖2G)。使用氮化物蝕刻以在WL方向上移除氮化物層12(惟在多晶矽區塊14下方之氮化物層區塊12除外)(圖1H/圖2H)。接著執行矽蝕刻，矽蝕刻移除多晶矽層14之剩餘部分，且亦形成在WL方向上至矽基材10之經暴露部分中的渠溝20(圖1I/圖2I)。接著沉積氧化物22於結構上方，後續接著使用氮化物層12作為一蝕刻停止層的一化學機械研磨(CMP)，其用氧化物22填充該等渠溝(圖1J/圖2J)。接著執行部分氧化物蝕刻以使渠溝中的氧化物22凹陷(圖1K/圖2K)。接著使用氮化物蝕刻以移除氮化物12(圖1L/圖2L)。
接著沉積或生長一薄氧化物層24(FG OX)於基材10之經暴露表面上，包括渠溝20中之經暴露表面。接著形成一多晶矽層26(FG多晶矽)於氧化物層24上方(圖1M/圖2M)。接著沉積一氮化物層28於多晶矽層上(填充渠溝20，並接著使用平坦化蝕刻平坦化氮化物層28)(圖1N/圖2N)。接著沉積光阻30於結構上，然後使用微影程序選擇性蝕刻光阻30，留下在WL方向上延伸之多條光阻30(FGPR)(留下經暴露之氮化物層28之部分)。藉由氮化物蝕刻移除氮化物層28之經暴露部分(圖1O/圖2O)。接著移除光阻30。使用氧化程序以氧化多晶矽層26之經暴露部分，建立經氧化多晶矽32(多晶矽Ox)之區域(圖1P/圖2P)。接著使用溼式氮化物蝕刻移除氮化物28(圖1Q/圖2Q)。執行各向異性多晶矽蝕刻以移除非在經氧化多晶矽32下方之多晶矽層26之彼等部分(圖1R/圖2R)。
執行字線VT植入(例如，毯覆硼植入)至相鄰於多晶矽層26及經氧化多晶矽32的基材10之表面部分(以控制該字線Vt)。形成一氧化物層34(穿隧Ox)(例如，藉由HTO沉積)於經氧化多晶矽32及多晶矽層26之經暴露部分上(圖1S/圖2S)。接著形成一多晶矽層36於結構上方(圖1T/圖2T)。接著執行一植入程序(例如，N+植入)以摻雜多晶矽層36。接著沉積光阻38於結構上方，並且藉由微影蝕刻程序選擇性移除光阻38之部分，留下在BL方向上經光阻38暴露的多晶矽層36之部分。接著執行多晶矽蝕刻以移除多晶矽層36之經暴露部分。移除光阻38，及沉積新光阻40於結構上方並且藉由微影蝕刻程序選擇性移除光阻40之部分，留下在BL方向上經光阻40暴露的結構之 部分。執行高電壓植入(HVII植入)以形成源極線接面42於相鄰於FG多晶矽26的基材之表面中(圖1V/圖2V)。執行退火以完成形成源極區域(SL)42於基材中。可執行類似的植入/退火以形成汲極區域(DR)44於多晶矽層36之另一側上的基材中。最終結構展示於圖1W、圖1X及圖2W中。接著執行額外處理以形成所屬技術領域中已熟知之電性接觸件、接觸線、源極擴散線等。
上述之程序形成記憶體單元，其具有一浮閘26，浮閘26設置於基材之鰭形狀通道區域46之一第一部分之頂部上方且沿該第一部分之側，鰭形狀通道區域46延伸於源極區域42與汲極區域44之間(請參閱圖1W及圖2W)。第二多晶矽層36係控制閘，其具有：一第一部分，其設置於基材之鰭形狀通道區域46之一第二部分之頂部上方且沿該第二部分之側(請參閱圖1X及圖2W)；及一第二部分，其向上延伸且延伸於浮閘26上方且沿浮閘26之側向下延伸(請參閱圖1W及圖2W)。矽渠溝中的氧化物24及34提供對矽鰭之隔離及相鄰記憶體單元之間之隔離。此單元組態提供一種分離閘型記憶體單元，其組合：(1)一控制閘36，其具有相鄰於浮閘26之一第一部分及向上延伸且延伸於浮閘26上方之一第二部分；(2)一浮閘26，其沿鰭形狀通道區域46之一第一部分之頂部表面及側表面延伸，用於增強其等之間之電容耦合；(3)控制閘36之第一部分沿鰭形狀通道區域46之一第二部分之頂部表面及側表面延伸，控制閘36之第一部分增強其等之間之電容耦合且用較小之按比例調整之裝置組件最大化電流(即，在基材之表面之相同單位面積內有更多裝置組件)；(4)控制閘36之第二部分向上延伸且 延伸於浮閘之頂部部分上方，且向外延伸且延伸於浮閘之側部分上方，用於增強其等之間之電容耦合；及(5)浮閘之上表面傾斜直到一尖銳邊緣26a(相對於浮閘側壁)，尖銳邊緣26a面對控制閘36，用於增強其等之間之穿隧。此組態亦允許運用自對齊記憶體單元組件之有效率形成處理。
圖3展示記憶體單元陣列佈局之俯視圖。在基材中的擴散線將成列之源極區域42連接在一起。浮閘26全部藉由圖2O之光阻30而在X方向上自對齊且藉由圖1F之氧化物間隔物18在Y方向上自對齊。位元線接觸件48連接至汲極區域44，且在Y方向上藉由金屬線(圖中未展示)連接在一起。
圖4展示記憶體單元陣列佈局之替代實施例之俯視圖，其中藉由源極線接觸件36及金屬源極線37(金屬源極線37將接觸件連接在一起且在X方向上延伸)將成列之源極區域連接在一起，而非藉由基材中的擴散線。
圖5A至圖5H係形成Fin-FET分離閘型記憶體單元陣列之替代實施例之側剖視圖。這些圖展示之處理步驟可取代上文關於圖1A至圖1L及圖2A至圖2L所描述之處理步驟。此替代處理直接使用微影來界定半導體鰭之寬度，而非藉由間隔物。該程序開始於形成一氧化物層52於矽基材10上(圖5A)。形成一氮化物層54於氧化物層52上(圖5B)。沉積光阻56於結構上，後續接著微影蝕刻而留下經暴露的氮化物層54之區(圖5C)。氮化物蝕刻移除氮化物層54之經暴露部分(圖5D)。移除光阻56。使用蝕刻以移除氧化物層52之經暴露部分而暴露 下伏基材，並且移除基材10之經暴露部分，以形成渠溝58於基材10之經暴露部分中(圖5E)。接著沉積氧化物於結構上方，後續接著使用氮化物層54作為一蝕刻停止層的化學機械研磨(CMP)，其用氧化物60填充該等渠溝(圖5F)。接著執行部分氧化物蝕刻以使渠溝中的氧化物60凹陷(圖5G)。接著使用氮化物蝕刻以移除氮化物54，並使用氧化物蝕刻以移除襯墊氧化物52(圖5H)。接著，該程序使用上述步驟繼續，其開始於關於圖1M及圖2M描述之彼等步驟。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於藉此支持之申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對任何申請專利範圍之限制。進一步，不需要依所闡釋之精確順序來執行所有方法步驟。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了 「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電性耦接(electrically coupled)」一詞則包括了「直接電性耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電性耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧矽基材；基材
22‧‧‧氧化物
24‧‧‧薄氧化物層；氧化物
26‧‧‧多晶矽層(FG多晶矽)；浮閘
32‧‧‧經氧化多晶矽
34‧‧‧氧化物層；氧化物
36‧‧‧多晶矽層；第二多晶矽層；源極線接觸件；控制閘
46‧‧‧鰭形狀通道區域

Claims (15)

  1. 一種非揮發性記憶體單元，其包含：一第一傳導性類型之一半導體基材，其具有一鰭形狀上表面部分，該鰭形狀上表面部分具有一頂部表面及兩個側表面；在該鰭形狀上表面部分中的一第二傳導性類型之相隔開之第一及第二區域，且一通道區域延伸於該第一區域與該第二區域之間，該第二傳導性類型不同於該第一傳導性類型；其中該通道區域具有：一第一部分，其包括該頂部表面之一第一部分及該兩個側表面之第一部分；並具有一第二部分，其包括該頂部表面之一第二部分及該兩個側表面之第二部分，一傳導浮閘，其包括：一第一部分，其沿該頂部表面之該第一部分延伸且與該頂部表面之該第一部分絕緣，一第二部分，其沿該兩個側表面之一者之該第一部分延伸且與該兩個側表面之該一者之該第一部分絕緣，及一第三部分，其沿該兩個側表面之另一者之該第一部分延伸且與該兩個側表面之該另一者之該第一部分絕緣；一傳導控制閘，其包括：一第一部分，其沿該頂部表面之該第二部分延伸且與該頂部表面之該第二部分絕緣，一第二部分，其沿該兩個側表面之一者之該第二部分延伸 且與該兩個側表面之該一者之該第二部分絕緣，一第三部分，其沿該兩個側表面之另一者之該第二部分延伸且與該兩個側表面之該另一者之該第二部分絕緣，一第四部分，其向上延伸且延伸於該傳導浮閘第一部分之至少一些上方且與該傳導浮閘第一部分之該至少一些絕緣，一第五部分，其向外延伸且延伸於該傳導浮閘第二部分之至少一些上方且與該傳導浮閘第二部分之該至少一些絕緣，及一第六部分，其向外延伸且延伸於該傳導浮閘第三部分之至少一些上方且與該傳導浮閘第三部分之該至少一些絕緣。
  2. 如請求項1之非揮發性記憶體單元，其中該傳導浮閘包括終止於一尖銳邊緣之一傾斜上表面，該尖銳邊緣面對該傳導控制閘且與該傳導控制閘絕緣。
  3. 如請求項1之非揮發性記憶體單元，其中該通道區域第一部分相鄰於該第一區域，且該通道區域第二部分相鄰於該第二區域。
  4. 如請求項3之非揮發性記憶體單元，其中該傳導浮閘部分地延伸於該第一區域上方。
  5. 一種非揮發性記憶體陣列，其包含：一第一傳導性類型之一半導體基材，其具有在一第一方向上延伸之複數個平行鰭形狀上表面部分，各鰭形狀上表面部分具有一頂部表面及兩個側表面；複數個記憶體單元，其等形成在該等鰭形狀上表面部分之各一 者上，其中各記憶體單元包括：在該一個鰭形狀上表面部分中的一第二傳導性類型之相隔開之第一及第二區域，且一通道區域延伸於該第一區域與該第二區域之間，該第二傳導性類型不同於該第一傳導性類型；其中該通道區域具有：一第一部分，其包括該頂部表面之一第一部分及該兩個側表面之第一部分；並具有一第二部分，其包括該頂部表面之一第二部分及該兩個側表面之第二部分，一傳導浮閘，其包括：一第一部分，其沿該頂部表面之該第一部分延伸且與該頂部表面之該第一部分絕緣，一第二部分，其沿該兩個側表面之一者之該第一部分延伸且與該兩個側表面之該一者之該第一部分絕緣，及一第三部分，其沿該兩個側表面之另一者之該第一部分延伸且與該兩個側表面之該另一者之該第一部分絕緣；一傳導控制閘，其包括：一第一部分，其沿該頂部表面之該第二部分延伸且與該頂部表面之該第二部分絕緣，一第二部分，其沿該兩個側表面之一者之該第二部分延伸且與該兩個側表面之該一者之該第二部分絕緣，一第三部分，其沿該兩個側表面之另一者之該第二部分延伸且與該兩個側表面之該另一者之該第二部分絕緣， 一第四部分，其向上延伸且延伸於該傳導浮閘第一部分之至少一些上方且與該傳導浮閘第一部分之該至少一些絕緣，一第五部分，其向外延伸且延伸於該傳導浮閘第二部分之至少一些上方且與該傳導浮閘第二部分之該至少一些絕緣，及一第六部分，其向外延伸且延伸於該傳導浮閘第三部分之至少一些上方且與該傳導浮閘第三部分之該至少一些絕緣；複數個控制閘線，各控制閘線在垂直於該第一方向之一第二方向上延伸且電性連接至用於該等鰭形狀上表面部分之各者的該等傳導控制閘之一者。
  6. 如請求項5之非揮發性記憶體陣列，其進一步包含：在該半導體基材中的複數個平行擴散線，其等在該第二方向上延伸，其中各擴散線電性連接至在該等鰭形狀上表面部分之各者中的該等第一區域之兩者。
  7. 如請求項5之非揮發性記憶體陣列，其進一步包含：複數個接觸件，各接觸件自該等第一區域之兩者延伸且電性連接至該等第一區域之兩者；以及複數個源極線，其等在該第二方向上延伸且電性連接至用於該等鰭形狀上表面部分之各者的該複數個接觸件之一者。
  8. 如請求項5之非揮發性記憶體陣列，其中該等傳導浮閘之各者包括終止於一尖銳邊緣之一傾斜上表面，該尖銳邊緣面對該等傳導控制閘之一者且與該等傳導控制閘之一者絕緣。
  9. 如請求項5之非揮發性記憶體陣列，其中該等通道區域第一部分之各者相鄰於該等第一區域之一者，且該等通道區域第二部分之各者相鄰於該等第二區域之一者。
  10. 如請求項9之非揮發性記憶體陣列，其中該等傳導浮閘之各者部分地延伸於該等第一區域之一者上方。
  11. 一種形成非揮發性記憶體單元之方法，其包含：形成一對平行渠溝至一第一傳導性類型之一半導體基材之一表面中，導致該等渠溝之間之一鰭形狀上表面部分具有一頂部表面及兩個側表面；沿該頂部表面及該兩個側表面形成絕緣材料；形成一第二傳導性類型之相隔開之第一及第二區域於該鰭形狀上表面部分中，且一通道區域延伸於該第一區域與該第二區域之間，該第二傳導性類型不同於該第一傳導性類型；其中該通道區域具有：一第一部分，其包括該頂部表面之一第一部分及該兩個側表面之第一部分；並具有一第二部分，其包括該頂部表面之一第二部分及該兩個側表面之第二部分，形成一傳導浮閘，其包括：一第一部分，其沿該頂部表面之該第一部分延伸且與該 頂部表面之該第一部分絕緣，一第二部分，其沿該兩個側表面之一者之該第一部分延伸且與該兩個側表面之該一者之該第一部分絕緣，及一第三部分，其沿該兩個側表面之另一者之該第一部分延伸且與該兩個側表面之該另一者之該第一部分絕緣；形成一傳導控制閘，其包括：一第一部分，其沿該頂部表面之該第二部分延伸且與該頂部表面之該第二部分絕緣，一第二部分，其沿該兩個側表面之一者之該第二部分延伸且與該兩個側表面之該一者之該第二部分絕緣，一第三部分，其沿該兩個側表面之另一者之該第二部分延伸且與該兩個側表面之該另一者之該第二部分絕緣，一第四部分，其向上延伸且延伸於該傳導浮閘第一部分之至少一些上方且與該傳導浮閘第一部分之該至少一些絕緣，一第五部分，其向外延伸且延伸於該傳導浮閘第二部分之至少一些上方且與該傳導浮閘第二部分之該至少一些絕緣，及一第六部分，其向外延伸且延伸於該傳導浮閘第三部分之至少一些上方且與該傳導浮閘第三部分之該至少一些絕緣。
  12. 如請求項11之方法，其中形成該對渠溝包括：形成一材料區塊於該半導體基材之該表面上方；蝕刻相鄰於該材料區塊的該半導體基材之部分，留下在該材料區塊下方的該鰭形狀上表面部分。
  13. 如請求項12之方法，其中形成該材料區塊包括：形成一材料層於該半導體基材之該表面上；形成一第二材料區塊於該材料層上；形成一材料間隔物於該材料層上且沿該第二材料區塊之一側表面；移除該第二材料區塊；蝕刻相鄰於該材料間隔物的該材料層之部分，留下在該材料間隔物下方的該材料區塊。
  14. 如請求項12之方法，其中形成該材料區塊包括：形成一材料層於該半導體基材之該表面上；形成光阻於該材料層上方；執行一微影曝光及蝕刻，以選擇性移除該光阻之部分，留下該光阻之一區塊於該材料層上；蝕刻相鄰於該光阻區塊的該材料層之部分，留下在該光阻區塊下方的該材料區塊。
  15. 如請求項11之方法，其進一步包含：氧化該傳導浮閘之一頂部表面以形成經氧化之多晶矽，使得該 傳導浮閘之該頂部表面變成傾斜且終止於一尖銳邊緣，該尖銳邊緣面對該傳導控制閘且與該傳導控制閘絕緣。
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