JP2013251312A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、半導体装置のさらなる微細化を実現可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ピラー２８の下端２８Ａに設けられた第１の不純物拡散領域１６と、ピラー２８の上端２８Ｃに設けられた第２の不純物拡散領域３８と、対向配置されたピラー２８の第１の側面２８ａのうち、第１の不純物拡散領域１６と第２の不純物拡散領域３８との間に位置する面に設けられた第１のゲート絶縁膜２２と、ピラー２８の上部２８Ｂに位置する第２の側面２８ｂに設けられた第２のゲート絶縁膜３２と、対向配置された第１のゲート絶縁膜２２と接触し、隣接するピラー２８間に配置された第１のゲート電極２４と、対向配置された第２のゲート絶縁膜３２と接触し、隣接するピラー２８間に設けられた第２のゲート電極３４と、を有する。
【選択図】図１Ｂ

Description

本発明は、半導体装置及びその製造方法に関する。
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化は、もはや限界に近づいており、これ以上、トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しない恐れが生じている。
このような問題を根本的に解決する方法として、立体加工した半導体基板にトランジスタを３次元的に形成する方法が提案されている。半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いる３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である。
図２６は、特許文献１に開示されたセルトランジスタの断面図である。
図２６に示すように、特許文献１に開示されたセルトランジスタ２００は、半導体基板２０１の主面を掘り下げることで形成されたピラー２０２と、ピラー２０２の上端に設けられた第１の不純物拡散領域２０４と、ピラー２０２の下部に設けられた第２の不純物拡散領域（図示せず）と、ピラー２０２の対向する側面を覆うゲート絶縁膜２０６と、ゲート絶縁膜２０６を介して、ピラー２０２の対向する側面に設けられた一対のゲート電極２０７と、を有する。
隣接するピラー２０２間に配置された２つのゲート電極２０７は、完全に分離されている。この２つのゲート電極２０７は、ピラー２０２間の溝の内面（ピラー２０２の側面を含む）を覆う導電膜を成膜した後、該導電膜をエッチバックすることで形成する。
特開２０１１−７７１８５号公報
図２６に示すセルトランジスタ２００は、４Ｆ２の最密レイアウトが実現可能であるが、さらに微細化が進展した場合、例えば、Ｆ４０ｎｍ以降の４Ｆ２のレイアウトの場合、対向するピラー２０２の側面に成膜された導電膜間に形成される隙間がかなり狭くなるため、エッチバックにより、該隙間の下方に位置する導電膜を除去して導電膜を分割（分離）させることが困難となる恐れがあった。
本発明の一観点によれば、半導体基板に形成されたピラーと、前記ピラーの下端に設けられた第１の不純物拡散領域と、前記ピラーの上端に設けられた第２の不純物拡散領域と、対向配置された前記ピラーの第１の側面のうち、前記第１の不純物拡散領域と前記第２の不純物拡散領域との間に位置する面に設けられた第１のゲート絶縁膜と、前記第１の側面の反対側に位置し、かつ対向配置された前記ピラーの第２の側面のうち、前記ピラーの上端を含む該ピラーの上部に位置する面に設けられた第２のゲート絶縁膜と、対向配置された前記第１のゲート絶縁膜と接触するように、隣接する前記ピラー間に配置され、かつ第１の方向に延在する第１のゲート電極と、対向配置された前記第２のゲート絶縁膜と接触するように、隣接する前記ピラー間に設けられ、かつ前記第１の方向に延在する第２のゲート電極と、を有することを特徴とする半導体装置が提供される。
本発明の半導体装置によれば、ピラーの下端に設けられた第１の不純物拡散領域と、ピラーの上端に設けられた第２の不純物拡散領域と、対向配置されたピラーの第１の側面のうち、第１の不純物拡散領域と第２の不純物拡散領域との間に位置する面に設けられた第１のゲート絶縁膜と、第１の側面の反対側に位置し、かつ対向配置されたピラーの第２の側面のうち、ピラーの上端を含む該ピラーの上部に位置する面に設けられた第２のゲート絶縁膜と、対向配置された第１のゲート絶縁膜と接触するように、隣接するピラー間に配置され、かつ第１の方向に延在する第１のゲート電極と、対向配置された第２のゲート絶縁膜と接触するように、隣接するピラー間に設けられ、かつ前記第１の方向に延在する第２のゲート電極と、を有することにより、１つのピラーの上下にそれぞれ１つのトランジスタが配置され、この２つのトランジスタがＯｎ状態になった際に、選択されたセルに電流を流すことが可能となる。
これにより、隣接するピラー間に配置されるゲート電極を２つに分割する必要がなくなる。言い換えれば、隣接するピラー間にゲート電極の母材となる導電膜を成膜後、異方性エッチングにより、該導電膜を２つに分割する必要がなくなる。
したがって、半導体装置のさらなる微細化（Ｆ４０ｎｍ以降の４Ｆ２のレイアウト）を実現することができる。
本発明の実施の形態に係る半導体装置の概略構成を示す平面図であり、第１及び第２のゲート電極とビット線の位置関係を説明するための図である。 本発明の実施の形態に係る半導体装置の概略構成を示す断面図であり、図１Ａに示すＡ−Ａ線断面に対応する図である。 本発明の実施の形態に係る半導体装置の概略構成を示す断面図であり、図１Ａに示すＢ−Ｂ線断面に対応する図である。 本発明の実施の形態に係る半導体装置の等価回路を示す図である。 図１Ｂに示す半導体装置に設けられた所定のセル（選択セル）を動作させる際に半導体装置の各構成要素に印加する電圧の条件を示す図である。 図３に示す条件でセルを動作させた際のＩｄｓ−Ｖｇａｔｅの曲線を示す図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２０）であり、製造途中の半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２０）であり、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２０）であり、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２１）であり、完成した半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２１）であり、図１Ｂに示す半導体装置の切断面に対応する完成した半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２１）であり、図１Ｃに示す半導体装置の切断面に対応する完成した半導体装置の断面図である。 特許文献１に開示されたセルトランジスタの断面図である。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
（実施の形態）
図１Ａは、本発明の実施の形態に係る半導体装置の概略構成を示す平面図であり、第１及び第２のゲート電極とビット線の位置関係を説明するための図である。図１Ａにおいて、Ｘ方向はビット線４３の延在方向（第２の方向）を示しており、Ｙ方向は第１及び第２のゲート電極２４，３４の延在方向（第１の方向）を示している。
なお、図１Ａは、第１及び第２のゲート電極２４，３４とビット線４３の位置関係を説明する図であるので、これら以外の半導体装置１０の構成要素の図示を省略する。
図１Ｂは、本発明の実施の形態に係る半導体装置の概略構成を示す断面図であり、図１Ａに示すＡ−Ａ線断面に対応する図である。
図１Ｃは、本発明の実施の形態に係る半導体装置の概略構成を示す断面図であり、図１Ａに示すＢ−Ｂ線断面に対応する図である。
なお、図１Ａ、図１Ｂ、及び図１Ｃでは、本実施の形態の半導体装置１０の一例として、抵抗変化型のセルを有する半導体装置（例えば、ＲｅＲＡＭや相変化メモリ等）を例に挙げて図示する。
図１Ａ、図１Ｂ、及び図１Ｃを参照するに、本実施の形態の半導体装置１０は、半導体基板１１と、第１の溝１３と、絶縁膜１４と、第１の不純物拡散領域１６と、第１の層間絶縁膜１８と、第２の溝１９と、第１の埋め込み絶縁膜２１と、第１のゲート絶縁膜２２と、第１のゲート電極２４と、第２の層間絶縁膜２５と、第３の溝２７と、ピラー２８と、第２の埋め込み絶縁膜３１と、第２のゲート絶縁膜３２と、第２のゲート電極３４と、トランジスタ３５−１，３５−２と、第３の層間絶縁膜３６と、コンタクトホール３７と、第２の不純物拡散領域３８と、記憶素子４１と、ビット線４３と、第４の層間絶縁膜４４と、を有する。
半導体基板１１は、板状とされた基板である。半導体基板１１としては、例えば、ｐ型単結晶シリコン基板を用いることができる。以下、半導体基板１１としてｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
第１の溝１３は、Ｘ方向に延在する溝であり、半導体基板１１の主面１１ａを掘り下げることで形成される。第１の溝１３は、Ｙ方向に対して所定の間隔（例えば、Ｌ／Ｓ＝４０ｎｍ／４０ｎｍ）で複数設けられている。
複数の第１の溝１３は、Ｙ方向において対向配置されたピラー２８の第３の側面２８ｃ、或いはＹ方向において対向配置されたピラー２８の第４の側面２８ｄを露出している。
第１の溝１３の幅が４０ｎｍの場合、第１の溝１３の深さは、例えば、２００ｎｍとすることができる。
絶縁膜１４は、第１の溝１３の内面（ピラー２８の第３及び第４の側面２８ｃ，２８ｄを含む）を覆うように設けられている。絶縁膜１４の厚さは、第１の溝１３を埋め込まない厚さとされている。絶縁膜１４としては、例えば、厚さが５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
第１の不純物拡散領域１６は、複数のピラー２８の下端２８Ａに設けられると共に、複数のピラー２８の下方において層状に設けられている。これにより、複数のピラー２８に設けられた第１の不純物拡散領域１６は、一体に構成されている。
第１の不純物拡散領域１６は、半導体基板１１にｎ型不純物をドープすることで形成される。
第１の層間絶縁膜１８は、絶縁膜１４を介して、複数の第１の溝１３を埋め込むと共に、第１の溝１８の上方で、かつ記憶素子４１を構成するコンタクトプラグ４６の上面４６ａよりも下方に位置する部分を埋め込むように配置されている。
第１の層間絶縁膜１８の上面１８ａは、コンタクトプラグ４６の上面４６ａに対して面一とされている。第１の層間絶縁膜１８としては、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
第２の溝１９は、Ｙ方向に延在する溝であり、半導体基板１１の主面１１ａを掘り下げることで形成されている。
第２の溝１９は、Ｘ方向に対して、所定の間隔（例えば、Ｌ／Ｓ＝１２０ｎｍ／４０ｎｍ）で複数設けられている。これにより、第２の溝１９は、第１の溝１３と交差（図１Ａ、図１Ｂ、及び図１Ｃでは直交）している。第２の溝１９は、Ｘ方向において、対向配置された２つのピラー２８の第１の側面２８ａを露出している。
第２の溝１９の幅が４０ｎｍの場合、第２の溝１９の深さは、例えば、２００ｎｍとすることができる。
第１の埋め込み絶縁膜２１は、第１のゲート電極２４の形成領域よりも下方に位置する第２の溝１９を埋め込むように配置されている。第１の埋め込み絶縁膜２１は、第１のゲート電極２４の直下に配置されている。
第１の埋め込み絶縁膜２１は、第１のゲート電極２４の高さ方向の位置を調整するための絶縁膜である。第１の埋め込み絶縁膜２１としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
第１のゲート絶縁膜２２は、対向配置された２つのピラー２８の第１の側面２８ａのうち、第１の埋め込み絶縁膜２１よりも上方に位置する面を覆うように設けられている。第１のゲート絶縁膜２２としては、例えば、厚さが５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
なお、第１のゲート絶縁膜２２は、少なくともピラー２８の第１の側面２８ａのうち、第１の不純物拡散領域１６と第２の不純物拡散領域３８との間に位置する面に配置されていればよい。
第１のゲート電極２４は、対向配置された第１のゲート絶縁膜２２と接触するように、隣接するピラー２８間に配置され、かつＹ方向に延在している。第１のゲート電極２４は、１つの第２の溝１９に対して１つ配置されている。
第１のゲート電極２４は、その下端がピラー２８に設けられた第１の不純物拡散領域１６の一部と重なるように配置されている。
第２の層間絶縁膜２５は、第２の溝１９、及び第２の溝１９の上方で、かつコンタクトプラグ４６の上面４６ａよりも下方に位置する部分を埋め込むように配置されている。第２の層間絶縁膜２５の上面２５ａは、コンタクトプラグ４６の上面４６ａに対して面一とされている。
第２の層間絶縁膜２５としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
第３の溝２７は、第２の溝１９と同じ方向（Ｙ方向）に延在する溝であり、半導体基板１１の主面１１ａを掘り下げることで形成されている。第３の溝２７は、第２の溝１９により第１の側面２８ａが露出され、かつＹ方向に配列された２列のピラー群（複数のピラー２８により構成された群）をＸ方向から挟み込むように配置されている。
ピラー２８は、第１乃至第３の溝１３，１９，２７を半導体基板１１に形成することで区画された柱状部であり、半導体基板１１を母材としている。ピラー２８は、Ｘ方向及びＹ方向に対して所定の間隔で、複数配置されている。
ピラー２８は、第２の溝１９に露出された第１の側面２８ａと、第３の溝２７に露出され、かつ第１の側面２８ａの反対側に配置された第２の側面２８ｂと、第１の溝１３に露出された第３及び第４の側面２８ｃ，２８ｄと、を有する。
第２の埋め込み絶縁膜３１は、第２のゲート電極３４の直下に配置されている。第２の埋め込み絶縁膜３１は、第３の溝２７のうち、第２のゲート電極３４よりも下方に位置する部分を埋め込むように設けられている。
第２の埋め込み絶縁膜３１の上面３１ａは、第１の埋め込み絶縁膜２１の上面２１ａよりも上方に配置されている。第２の埋め込み絶縁膜３１は、第２のゲート電極３４を第１のゲート電極２１よりも上方に配置するための絶縁膜である。
第２の埋め込み絶縁膜３１としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
第２のゲート絶縁膜３２は、対向配置されたピラー２８の第２の側面２８ｂのうち、ピラー２８の上部２８Ｂに位置する面（言い換えれば、第２の埋め込み絶縁膜３１よりも上方に位置する面）に設けられている。
第２のゲート絶縁膜３２としては、例えば、厚さが５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
第２のゲート電極３４は、対向配置された第２のゲート絶縁膜３２と接触するように、隣接するピラー２８間に設けられている。第２のゲート電極３４は、Ｙ方向に延在している。第２のゲート電極３４は、１つの第３の溝２７に対して１つ配置されている。第２のゲート電極３４は、第１のゲート電極２４よりも上方に配置されている。
トランジスタ３５−１は、複数のピラー２８の下部にそれぞれ１つ設けられており、トランジスタ３５−２は、複数のピラー２８の上部にそれぞれ１つ設けられている。
つまり、１つのセルに対して、上下に配置されたトランジスタ３５−１，３５−２が設けられている（図３参照）。
よって、所定のセル（選択セル）を動作させる場合には、２つのトランジスタ３５−１，３５−２の両方をＯｎ状態にする必要がある。
これにより、第１のゲート絶縁膜２２を介して、隣接するピラー２８と接触する第１のゲート電極２４と、第２のゲート絶縁膜３２を介して、隣接するピラー２８と接触する第２のゲート電極３４と、を設けても、所定のセル（選択セル）を動作させる際に、隣接するセルが動作することを防止できる。
第３の層間絶縁膜３６は、第２のゲート電極３４の上方であって、コンタクトプラグ４６の上面４６ａよりも下方で、かつ第２のゲート電極３４の上面との間に位置する部分に配置されている。
第３の層間絶縁膜３６の上面３６ａは、コンタクトプラグ４６の上面４６ａに対して面一とされている。第３の層間絶縁膜３６としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
コンタクトホール３７は、第２の不純物拡散領域３８の上方に、第２の不純物拡散領域３８の上面３８ａを露出するように設けられている。
第２の不純物拡散領域３８は、複数のピラー２８の上端２８Ｃ（ピラー２８の上部２８Ｂの一部を構成する部分）に設けられている。第２の不純物拡散領域３８は、第１のゲート電極２４の上方に配置されており、第１のゲート電極２４とは重なっていない。第２の不純物拡散領域３８は、その一部（下端）が第２のゲート電極３４と重なっている。
複数のピラー２８に設けられた第２の不純物拡散領域３８は、他のピラー２８に設けられた第２の不純物拡散領域３８とは完全に分離されている。
第２の不純物拡散領域３８は、複数のピラー２８の上端２８Ｃにｎ型不純物をドープすることで形成される。
記憶素子４１は、第２の不純物拡散領域３８の上方に配置されており、コンタクトプラグ４６と、可変抵抗膜４７と、上部電極膜４８と、を有する。
コンタクトプラグ４６は、コンタクトホール３７を充填しており、下端が第２の不純物拡散領域３８の上面３８ａと接触している。
これにより、記憶素子４１は、第２の不純物拡散領域３８と電気的に接続されている。コンタクトプラグ４６の上面４６ａは、第２の層間絶縁膜２５の上面２５ａ、及び第３の層間絶縁膜３６の上面３６ａに対して面一とされている。
可変抵抗膜４７は、Ｘ方向に延在する帯状の膜（記憶層）であり、Ｘ方向に配置された複数のコンタクトプラグ４６の上端と接続されている。可変抵抗膜４７は、Ｙ方向に所定の間隔で複数設けられている。
可変抵抗膜４７は、印加する電圧の大きさによって抵抗値が変化する膜であり、例えば、金属酸化物等を用いることができる。
上部電極膜４８は、可変抵抗膜４７の上面を覆うように設けられている。これにより、上部電極膜４８は、Ｘ方向に延在している。
上記構成とされた記憶素子４１は、記憶素子４１の下方に配置された複数のトランジスタ３５−２と電気的に接続されている。
ビット線４３は、記憶素子４１上に配置されており、上部電極膜４８の上面を覆うように設けられている。
これにより、ビット線４３は、Ｘ方向に延在すると共に、第１及び第２のゲート電極２４，３４と交差（本実施の形態の場合、直交）している。ビット線４３は、Ｙ方向に対して、所定の間隔で複数配置されている。
第４の層間絶縁膜４４は、第１の層間絶縁膜１８の上面１８ａ、第２の層間絶縁膜２５の上面２５ａ、及び第３の層間絶縁膜３６の上面３６ａに、複数の可変抵抗膜４７、複数の上部電極膜４８、及び複数のビット線４３を覆う厚さで設けられている。
第４の層間絶縁膜４４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
なお、図１Ａ、図１Ｂ、及び図１Ｃには、図示していないが、ビット線４３上に配置された第４の層間絶縁膜４４を貫通するビア、及び第４の層間絶縁膜４４上に配置され、かつ該ビアと電気的に接続された配線等を設けてもよい。
図２は、本発明の実施の形態に係る半導体装置の等価回路を示す図である。図２に示す点線で囲んだ領域Ａが図１Ｂに示す構造体に対応している。図２において、図１Ｂに示す構造体と同一構成部分には同一符号を付す。
また、図２では、説明の便宜上、図３に示す２つの第２のゲート電極３４のうち、左側に位置する第２のゲート電極３４をＷＬ１、図３に示す第１のゲート電極２４をＷＬ２、図３に示す２つの第２のゲート電極３４のうち、右側に位置する第２のゲート電極３４をＷＬ３、図３に示すビット線４３をＢＬ２として図示する。
図３は、図１Ｂに示す半導体装置に設けられた所定のセル（選択セル）を動作させる際に半導体装置の各構成要素に印加する電圧の条件を示す図である。図３において、図２に示す構成要素と同一構成部分には、同一符号を付す。
また、図３では、選択されたセルを選択セルＢ１として図示し、選択セルと隣接する非選択のセルを非選択セルＢ２として図示する。
図４は、図３に示す条件でセルを動作させた際のＩｄｓ−Ｖｇａｔｅの曲線を示す図である。なお、図４に示すデータを取得する際、記憶素子４１の抵抗値Ｒを１００ｋΩとした。
次に、図３及び図４を参照して、本実施の形態の半導体装置１０の動作について説明する。
Ｖｇａｔｅ＝１Ｖの場合、選択セルＢ１に設けられたトランジスタ３５−１，３５−２は、両方ともＯｎ状態となる。よって、選択セルＢ１には、電流が流れる。
一方、非選択セルＢ２（選択セルＢ１に隣接する隣接セル）では、下側に配置されたトランジスタ３５−１がＯｎ状態となるが、上側に配置されたトランジスタ３５−２がＯＦＦ状態となる。このため、非選択セルＢ２には電流が流れない。
このように、１つのピラー２８の上下にトランジスタ（トランジスタ３５−１，３５−２）を設け、２つのトランジスタ３５−１，３５−２の両方がＯｎ状態のときに、セルを動作させることにより、従来必要であった隣接するピラー２８間に配置されるゲート電極の分離（分割）が不要となる。
本実施の形態の半導体装置によれば、ピラー２８の下端２８Ａに設けられた第１の不純物拡散領域１６と、ピラー２８の上端２８Ｃに設けられた第２の不純物拡散領域３８と、対向配置されたピラー２８の第１の側面２８ａのうち、第１の不純物拡散領域１６と第２の不純物拡散領域３８との間に位置する面に設けられた第１のゲート絶縁膜２２と、第１の側面２８ａの反対側に位置し、かつ対向配置されたピラー２８の第２の側面２８ｂのうち、ピラー２８の上部２８Ｂに位置する面に設けられた第２のゲート絶縁膜３２と、対向配置された第１のゲート絶縁膜２２と接触するように、隣接するピラー２８間に配置され、かつＹ方向に延在する第１のゲート電極２４と、対向配置された第２のゲート絶縁膜３２と接触するように、隣接するピラー２８間に設けられ、かつＹ方向に延在する第２のゲート電極３４と、を有することにより、１つのピラー２８の上下にそれぞれ１つのトランジスタ３５−１，３５−２が配置され、この２つのトランジスタ３５−１，３５−２がＯｎ状態になった際に、選択セルＢ１に電流を流すことが可能となる。
これにより、隣接するピラー２８間に配置される第１及び第２のゲート電極２４，３４を２つに分割する必要がなくなる。言い換えれば、隣接するピラー２８間に第１及び第２のゲート電極２４，３４の母材となる導電膜を成膜後、異方性エッチングにより、該導電膜を２つに分割する必要がなくなる。
したがって、半導体装置１０のさらなる微細化（Ｆ４０ｎｍ以降の４Ｆ２のレイアウト）を実現することができる。
特に、ＲｅＲＡＭや相変化メモリ等の半導体記憶装置に有効である。
図５〜図２５は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、及び図２４Ａは、製造途中の半導体装置の平面図である。図２５Ａは、完成された半導体装置の平面図である。
なお、図２５Ａでは、説明の便宜上、半導体装置１０を構成する第４の層間絶縁膜４４の図示を省略する。
図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、及び図２４Ｂは、図１Ｂに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。図２５Ｂは、図１Ｂに示す半導体装置の切断面に対応する完成された半導体装置の断面図である。
図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１８Ｃ、図１９Ｃ、図２０Ｃ、図２１Ｃ、図２２Ｃ、図２３Ｃ、及び図２４Ｃは、図１Ｃに示す半導体装置の切断面に対応する製造途中の半導体装置の断面図である。図２５Ｃは、図１Ｃに示す半導体装置の切断面に対応する完成された半導体装置の断面図である。
図５〜図２５を参照して、本実施の形態に係る半導体装置１０の製造方法について説明する。
始めに、図５Ａ、図５Ｂ、及び図５Ｃに示す工程では、半導体基板１１（例えば、ｐ型単結晶シリコン基板）を準備する。次いで、周知の手法により、半導体基板１１上に、シリコン窒化膜（ＳｉＮ膜）よりなり、かつ第１の溝１３の形成領域に位置する主面１１ａを露出する溝部５５Ａを複数有したエッチングマスク５５を形成する。
シリコン窒化膜（ＳｉＮ膜）の厚さは、例えば、２００ｎｍとすることができる。
次いで、エッチングマスク５５を介した異方性エッチング（例えば、ドライエッチング）により、複数の溝部５５Ａの下方に位置する半導体基板１１をエッチングすることで、Ｘ方向に延在し、かつピラー２８（図１Ｃ参照）の第３及び第４の側面２８ｃ，２８ｄを露出する第１の溝１３を形成する。
複数の第１の溝１３は、例えば、Ｌ／Ｓ＝４０ｎｍ／４０ｎｍ、でかつ深さが２００ｎｍとなるように形成する。半導体基板１１のうち、第１の溝１３間に位置する部分は、ピラー２８の母材となる。
次いで、図６Ａ、図６Ｂ、及び図６Ｃに示す工程では、周知の手法により、複数の第１の溝１３の内面（第３及び第４の側面２８ｃ，２８ｄを含む面）を覆う絶縁膜１４を形成する。
具体的には、例えば、複数の第１の溝１３の内面（半導体基板１１の面）を熱酸化させることで、絶縁膜１４として、厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成する。
次いで、イオン注入法により、絶縁膜１４を介して、複数の第１の溝１３の底部に位置する半導体基板１１にｎ型不純物をドープする。
これにより、半導体基板１１のうち、ピラー２８（図１Ｃ参照）の下端となる部分１１Ａ（図１７Ｂに示すピラー２８の下端２８Ａの母材となる部分）、及びその下方に位置する半導体基板１１に、第１の不純物拡散領域１６が形成される。
第１の不純物拡散領域１６は、半導体基板１１の部分１１Ａの下方において、層状に形成されている。
次いで、図７Ａ、図７Ｂ、及び図７Ｃに示す工程では、周知の手法により、絶縁膜１４が形成された複数の第１の溝１３、及び複数の溝部５５Ａを埋め込み、かつ上面１８ａがエッチングマスク５５の上面５５ａに対して面一とされた第１の層間絶縁膜１８を形成する。
具体的には、第１の層間絶縁膜１８は、例えば、ＣＶＤ法により、複数の第１の溝１３、及び複数の溝部５５Ａを埋め込むシリコン窒化膜（ＳｉＮ膜）を成膜し、その後、ＣＭＰ法により、エッチングマスク５５の上面５５ａよりも上方に位置する余分なシリコン窒化膜（ＳｉＮ膜）を除去することで形成する。
次いで、図８Ａ、図８Ｂ、及び図８Ｃに示す工程では、図７Ａ、図７Ｂ、及び図７Ｃに示す構造体上に、第２の溝１９の形成領域の上方に位置する第１の層間絶縁膜１８の上面１８ａ及びエッチングマスク５５の上面５５ａを露出する溝部５７Ａを有した第１のレジストマスク５７を形成する。
溝部５７Ａは、Ｙ方向に延在している。なお、図８Ａでは、１つの溝部５７Ａのみを図示したが、溝部５７Ａは、Ｘ方向に複数形成する。
次いで、図９Ａ、図９Ｂ、及び図９Ｃに示す工程では、異方性エッチング（例えば、ドライエッチング）により、図８Ａ、図８Ｂ、及び図８Ｃに示す構造体のうち、溝部５７Ａの下方に位置する第１の層間絶縁膜１８及びエッチングマスク５５をエッチングすることで、複数の溝部５８を形成する。
次いで、図８Ａ、図８Ｂ、及び図８Ｃに示す第１のレジストマスク５７を除去した後、異方性エッチング（例えば、ドライエッチング）により、複数の溝部５８が露出する半導体基板１１及び第１の層間絶縁膜１８をエッチングすることで、第１の溝１３と交差するＹ方向に延在し、かつ対向配置されたピラー２８（図１Ｂ参照）の第１の側面２８ａを露出する第２の溝１９を複数形成する。
このとき、第２の溝１９は、第１の不純物拡散領域１６に到達する深さとなるように形成する。第２の溝１９の幅が４０ｎｍの場合、第２の溝１９の深さは、例えば、２００ｎｍとすることができる。
次いで、図１０Ａ、図１０Ｂ、及び図１０Ｃに示す工程では、周知の手法により、複数の第２の溝１９、及び複数の溝部５８を埋め込み、かつ上面２１ａがエッチングマスク５５の上面５５ａに対して面一とされた第１の埋め込み絶縁膜２１を形成する。
具体的には、第１の埋め込み絶縁膜２１は、例えば、ＣＶＤ法により、複数の第２の溝１９、及び複数の溝部５８を埋め込むシリコン酸化膜（ＳｉＯ２膜）を成膜し、その後、ＣＭＰ法により、エッチングマスク５５の上面５５ａよりも上方に位置する余分なシリコン酸化膜（ＳｉＯ２膜）を除去することで形成する。
この段階では、第１の埋め込み絶縁膜２１の上面２１ａは、図１Ｂに示す第１の埋め込み絶縁膜２１の上面２１ａよりも上方に配置されている。
次いで、図１１Ａ、図１１Ｂ、及び図１１Ｃに示す工程では、シリコン酸化膜（ＳｉＯ２膜）が選択的にエッチングされ、かつシリコン窒化膜（ＳｉＮ膜）がエッチングされにくいエッチング条件を用いて、第１の埋め込み絶縁膜２１を選択的にエッチバックすることで、第１の埋め込み絶縁膜２１の上面２１ａを第１の不純物拡散領域１６の上面１６ａよりも少し下方に配置する。
これにより、第２の溝１９の底部に、第１のゲート電極２４の直下に配置される図１Ｂに示す第１の埋め込み絶縁膜２１が形成されると共に、第１の埋め込み絶縁膜２１から、第１の側面２８ａのうち、第１のゲート絶縁膜２２の形成領域に対応する面が露出される。
次いで、図１２Ａ、図１２Ｂ、及び図１２Ｃに示す工程では、周知の手法により、対向配置された第１の側面２８ａのうち、第１の埋め込み絶縁膜２１から露出された面に、第１のゲート絶縁膜２２を形成する。
具体的には、第１の埋め込み絶縁膜２１から露出された第１の側面２８ａを熱酸化することで、第１のゲート絶縁膜２２として、厚さが５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成する。
次いで、図１３Ａ、図１３Ｂ、及び図１３Ｃに示す工程では、周知の手法により、第１の埋め込み絶縁膜２１及び第１のゲート絶縁膜２２が形成された第２の溝２２、及び溝部５８を埋め込み、かつ上面５９ａがエッチングマスク５５の上面５５ａに対して面一とされた第１の導電膜５９を形成する。
次いで、図１４Ａ、図１４Ｂ、及び図１４Ｃに示す工程では、第１の導電膜５９をエッチバックして、図１３Ｂに示す状態から第１の導電膜５９の上面５９ａを下方（半導体基板１１の主面１１ａよりも下方）に移動させることで、第１の埋め込み絶縁膜２１の上面２１ａに、第１の導電膜５９よりなり、対向配置された第１のゲート絶縁膜２２と接触し、かつＹ方向に延在する第１のゲート電極２４を形成する。
つまり、図１４Ａ、図１４Ｂ、及び図１４Ｃに示す工程では、１つの第２の溝１９に、１つの第１のゲート電極２４を形成する。
このように、１つの第２の溝１９に１つの第１のゲート電極２４を形成することで、第１の導電膜５９を２つに分割する異方性エッチングを行う必要がなくなるため、半導体装置１０の微細化がさらに進展した場合でも第１のゲート電極２４を容易に形成することが可能となる。これにより、半導体装置１０のさらなる微細化（Ｆ４０ｎｍ以降の４Ｆ２のレイアウト）を実現できる。
なお、図１４Ａ及び図１４Ｂでは、１つの第１のゲート電極２４のみを図示したが、図１４Ａ、図１４Ｂ、及び図１４Ｃに示す工程では、Ｘ方向に形成された複数の第２の溝１９の下部に、それぞれ１つの第１のゲート電極２４が形成される。
次いで、図１５Ａ、図１５Ｂ、及び図１５Ｃに示す工程では、周知の手法により、第１のゲート電極２４上に位置する第２の溝２２、及び溝部５８を埋め込み、かつ上面２５ａがエッチングマスク５５の上面５５ａに対して面一とされた第２の層間絶縁膜２５を形成する。
具体的には、例えば、ＣＶＤ法により、第１のゲート電極２４上に位置する第２の溝２２、及び溝部５８を埋め込むシリコン窒化膜（ＳｉＮ膜）を成膜し、その後、ＣＭＰ法により、エッチングマスク５５の上面５５ａよりも上方に位置する余分なシリコン窒化膜（ＳｉＮ膜）を除去することで、シリコン窒化膜（ＳｉＮ膜）よりなる第２の層間絶縁膜２５を形成する。
次いで、図１６Ａ、図１６Ｂ、及び図１６Ｃに示す工程では、第１のゲート電極２４の両側に位置する半導体基板１１であって、ピラー２８（図１Ｂ参照）の形成領域に対応する部分の上方に位置する第１の層間絶縁膜１８の上面１８ａ及びエッチングマスク５５の上面５５ａと、第２の層間絶縁膜２５の上面２５ａと、を覆う第２のレジストマスク６２を形成する。第２のレジストマスク６２は、Ｙ方向に延在している。
なお、図１６Ａ及び図１６Ｂでは、１つの第２のレジストマスク６２のみを図示したが、第２のレジストマスク６２は、Ｘ方向に複数形成されている。
次いで、図１７Ａ、図１７Ｂ、及び図１７Ｃに示す工程では、図１６Ａ、図１６Ｂ、及び図１６Ｃに示す第２のレジストマスク６２を介した異方性エッチング（例えば、ドライエッチング）により、エッチングマスク５５及び第１の層間絶縁膜１８をエッチングすることで、Ｙ方向に延在し、かつピラー２８（図１Ｂ参照）の形成領域に対応する半導体基板１１の主面１１ａ及び第１の層間絶縁膜１８を露出する複数の溝部６３を形成し、その後、図１６Ａ、図１６Ｂ、及び図１６Ｃに示す第２のレジストマスク６２を除去する。
次いで、異方性エッチング（例えば、ドライエッチング）により、複数の溝部６３が露出する半導体基板１１及び第１の層間絶縁膜１８をエッチングすることで、第２の溝１９と同じ方向に延在すると共に、第１の溝１３と交差し、かつ対向配置されたピラー２８の第２の側面２８ｂを露出する第３の溝部６３を複数形成する。
このとき、第３の溝部６３は、第１の不純物拡散領域１６に到達する深さで形成する。 第３の溝６３の深さは、第２の溝１９と同じ深さにすることができる。
これにより、Ｘ方向及びＹ方向に所定の間隔で配置され、かつ柱状とされた複数のピラー２８が形成される。つまり、複数のピラー２８は、半導体基板１１に第１乃至第３の溝１３，１９，２７を加工することで形成される。
次いで、図１８Ａ、図１８Ｂ、及び図１８Ｃに示す工程では、周知の手法により、第３の溝２７及び溝部６３を埋め込み、かつ上面３１ａが第２の層間絶縁膜２５の上面２５ａに対して面一とされた第２の埋め込み絶縁膜３１を形成する。
具体的には、例えば、ＣＶＤ法により、第３の溝２７及び溝部６３を埋め込むシリコン酸化膜（ＳｉＯ２膜）を成膜し、その後、ＣＭＰ法により、エッチングマスク５５の上面５５ａよりも上方に位置する余分なシリコン酸化膜（ＳｉＯ２膜）を除去することで、シリコン酸化膜（ＳｉＯ２膜）よりなる第２の埋め込み絶縁膜３１を形成する。
この段階では、第２の埋め込み絶縁膜３１の上面３１ａは、図１Ｂに示す第２の埋め込み絶縁膜３１の上面３１ａの位置よりも上方に配置されている。
次いで、図１９Ａ、図１９Ｂ、及び図１９Ｃに示す工程では、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングする条件（シリコン窒化膜（ＳｉＮ膜）がエッチングされにくい条件）を用いて、図１８Ａ及び図１８Ｂに示す第２の埋め込み絶縁膜３１をエッチバックして、第２の埋め込み絶縁膜３１の上面３１ａを下方に移動させることで、エッチバック後の第２の埋め込み絶縁膜３１から第２のゲート絶縁膜３２（図１Ｂ参照）の形成領域に対応する第２の側面２８ｂを露出させる。
エッチバック後の第２の埋め込み絶縁膜３１の上面３１ａは、第１の埋め込み絶縁膜２１の上面２１ａよりも上方に配置する。エッチバック後の第２の埋め込み絶縁膜３１の上面３１ａは、例えば、第１のゲート電極２４の上面２４ａに対して面一となるように配置する。
これにより、第３の溝２７の下部に、第２のゲート電極３４（図１Ｂ参照）の直下に配置される図１Ｂに示す第２の埋め込み絶縁膜３１が形成される。
次いで、図２０Ａ、図２０Ｂ、及び図２０Ｃに示す工程では、周知の手法により、第２の埋め込み絶縁膜３１から露出され、第２の埋め込み絶縁膜３１の上面３１ａよりも上方に位置するピラー２８の第２の側面２８ｂ（言い換えれば、第１のゲート電極２４よりも上方に配置されたピラー２８の上部２８Ｂ）を覆う第２のゲート絶縁膜３２を形成する。
具体的には、例えば、第２の埋め込み絶縁膜３１の上方に位置するピラー２８の第２の側面２８ｂを熱酸化することで、厚さが５ｎｍのシリコン酸化膜（ＳｉＯ２膜）よりなる第２のゲート絶縁膜３２を形成する。
次いで、図２１Ａ、図２１Ｂ、及び図２１Ｃに示す工程では、周知の手法により、第２のゲート絶縁膜３２上に位置する第３の溝２７、及び溝部６３を埋め込み、かつ上面６５ａがエッチングマスク５５の上面５５ａに対して面一とされた第２の導電膜６５を形成する。
次いで、図２２Ａ、図２２Ｂ、及び図２２Ｃに示す工程では、図２１Ａ、図２１Ｂ、及び図２１Ｃに示す第２の導電膜６５をエッチバックして、第２の導電膜６５の上面６５ａ（第２のゲート電極３４の上面３４ａ）の位置を半導体基板１１の主面１１ａよりも下方に配置することで、Ｙ方向に延在し、第１のゲート電極２４よりも上方に配置されると共に、対向配置された第２のゲート絶縁膜３２と接触し、かつ第２の導電膜６５よりなる第２のゲート電極３４を複数形成する。
つまり、図２２Ａ、図２２Ｂ、及び図２２Ｃに示す工程では、１つの第３の溝２７に、１つの第２のゲート電極３４を形成する。
このように、１つの第３の溝２７に１つの第２のゲート電極３４を形成することで、第２の導電膜６５を２つに分割する異方性エッチングを行う必要がなくなるため、半導体装置１０の微細化がさらに進展した場合でも第２のゲート電極３４を容易に形成することが可能となる。これにより、半導体装置１０のさらなる微細化（Ｆ４０ｎｍ以降の４Ｆ２のレイアウト）を実現できる。
次いで、図２３Ａ、図２３Ｂ、及び図２３Ｃに示す工程では、第２のゲート電極３４上に位置する第３の溝２７、及び溝部６３を埋め込み、かつ上面３６ａがエッチングマスク５５の上面５５ａに対して面一とされた第３の層間絶縁膜３６を形成する。
このとき、第３の層間絶縁膜３６としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
次いで、図２４Ａ、図２４Ｂ、及び図２４Ｃに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、ピラー２８の上面２８ｅ（半導体基板１１の主面１１ａ）を露出するコンタクトホール３７を形成する。
次いで、イオン注入法により、ピラー２８の上面２８ｅに、ｎ型不純物をドープすることで、ピラー２８の上端２８Ｃに第２の不純物拡散領域３８を形成する。このとき、第２の不純物拡散領域３８は、その下端が第２のゲート電極３４と重なるように形成する。
これにより、１つのピラー２８に、ピラー２８の下部に配置された１つのトランジスタ３５−１と、ピラー２８の上部に配置された１つのトランジスタ３５−２と、が形成される。
つまり、１つのセルを動作させるための２つのトランジスタ３５−１，３５−２が形成される。
次いで、周知の手法により、コンタクトホール３７を埋め込み、かつ上面４６ａが第３の層間絶縁膜３６の上面３６ａに対して面一とされたコンタクトプラグ４６を形成する。
これにより、コンタクトプラグ４６の下端は、第２の不純物拡散領域３８の上面３８ａと接触する。
なお、図２４Ｂ及び図２４Ｃでは、ＣＭＰ装置を用いたコンタクトプラグ４６を形成する際の研磨により、コンタクトプラグ４６の深さを調整してもよい。
次いで、図２５Ａ、図２５Ｂ、及び図２５Ｃに示す工程では、周知の手法により、第２の層間絶縁膜２５の上面２５ａ、第３の層間絶縁膜３６の上面３６ａ、及びＸ方向に配列された複数のコンタクトプラグ４６の上面４６ａに、Ｘ方向に延在する帯状の可変抵抗膜４７と、可変抵抗膜４７の上面を覆い、かつＸ方向に延在する上部電極膜４８と、上部電極膜４８の上面を覆い、かつＸ方向に延在するビット線４３と、を一括形成する。
これにより、コンタクトプラグ４６、可変抵抗膜４７、及び上部電極膜４８よりなり、かつ第２の不純物拡散領域３８と電気的に接続された記憶素子４１が形成される。
また、ビット線４３は、第１及び第２のゲート電極２４，３４と交差している。
次いで、周知の手法により、第１の層間絶縁膜１８の上面１８ａ、第２の層間絶縁膜２５の上面２５ａ、及び第３の層間絶縁膜３６の上面３６ａに、可変抵抗膜４７、上部電極膜４８、及びビット線４３を覆う第４の層間絶縁膜４４（例えば、シリコン酸化膜（ＳｉＯ２膜））を形成する。
これにより、本実施の形態の半導体装置１０が製造される。
なお、図２５Ａ、図２５Ｂ、及び図２５Ｃには、図示していないが、ビット線４３上に位置する第４の層間絶縁膜４４を貫通し、かつビット線４３と電気的に接続されたビア（図示せず）、第４の層間絶縁膜４４上に配置され、かつ該ビアと電気的に接続された配線（図示せず）等を設けてもよい。
本実施の形態の半導体装置の製造方法によれば、半導体基板１１のうち、少なくともピラー２８の下端２８Ａとなる部分１１Ａに第１の不純物拡散領域１６を形成し、次いで、半導体基板１１のうち、対向配置されたピラー２８の第１の側面２８ａに、第１のゲート絶縁膜２２を形成し、次いで、対向配置された第１のゲート絶縁膜２２と接触するように、Ｙ方向に延在する第１のゲート電極２４を形成し、次いで、第１の側面２８ａの反対側に位置し、かつ対向配置されたピラー２８の第２の側面２８ｂのうち、第１のゲート電極２４よりも上方に位置する面に、第２のゲート絶縁膜３２を形成し、次いで、対向配置された第２のゲート絶縁膜３２と接触するように、Ｙ方向に延在する第２のゲート電極３４を形成し、その後、ピラー２８の上端２８Ｃに第２の不純物拡散領域３８を形成することにより、１つのピラー２８の上下にそれぞれ１つのトランジスタ３５−１，３５−２が配置され、この２つのトランジスタ３５−１，３５−２がＯｎ状態になった際に、選択セルＢ１に電流を流すことが可能となる。
これにより、隣接するピラー２８間に配置される第１及び第２のゲート電極２４，３４を２つに分割する必要がなくなる。言い換えれば、隣接するピラー２８間に第１及び第２のゲート電極２４，３４の母材となる導電膜を成膜後、異方性エッチングにより、該導電膜を２つに分割する必要がなくなる。
したがって、半導体装置１０のさらなる微細化（Ｆ４０ｎｍ以降の４Ｆ２のレイアウト）を実現することができる。
特に、ＲｅＲＡＭや相変化メモリ等の半導体記憶装置に有効である。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、半導体装置及びその製造方法に適用可能である。
１０…半導体装置、１１…半導体基板、１１ａ…主面、１１Ａ…部分、１３…第１の溝、１４…絶縁膜、１６…第１の不純物拡散領域、１６ａ，１８ａ，２１ａ，２４ａ，２５ａ，２８ｅ，３１ａ，３４ａ，３６ａ，３８ａ，４６ａ，５５ａ，５９ａ，６５ａ…上面、１８…第１の層間絶縁膜、１９…第２の溝、２１…第１の埋め込み絶縁膜、２２…第１のゲート絶縁膜、２４…第１のゲート電極、２５…第２の層間絶縁膜、２７…第３の溝、２８…ピラー、２８ａ…第１の側面、２８ｂ…第２の側面、２８ｃ…第３の側面、２８ｄ…第４の側面、２８Ａ…下端、２８Ｂ…上部、２８Ｃ…上端、３１…第２の埋め込み絶縁膜、３２…第２のゲート絶縁膜、３４…第２のゲート電極、３５−１，３５−２…トランジスタ、３６…第３の層間絶縁膜、３７…コンタクトホール、３８…第２の不純物拡散領域、４１…記憶素子、４３…ビット線、４４…第４の層間絶縁膜、４６…コンタクトプラグ、４７…可変抵抗膜、４８…上部電極膜、５５…エッチングマスク、５５Ａ，５７Ａ，５８，６３…溝部、５７…第１のレジストマスク、５９…第１の導電膜、６２…第２のレジストマスク、６５…第２の導電膜、Ａ…領域、Ｂ１…選択セル、Ｂ２…非選択セル

Claims (12)

  1. 半導体基板に形成されたピラーと、
    前記ピラーの下端に設けられた第１の不純物拡散領域と、
    前記ピラーの上端に設けられた第２の不純物拡散領域と、
    対向配置された前記ピラーの第１の側面のうち、前記第１の不純物拡散領域と前記第２の不純物拡散領域との間に位置する面に設けられた第１のゲート絶縁膜と、
    前記第１の側面の反対側に位置し、かつ対向配置された前記ピラーの第２の側面のうち、前記ピラーの上端を含む該ピラーの上部に位置する面に設けられた第２のゲート絶縁膜と、
    対向配置された前記第１のゲート絶縁膜と接触するように、隣接する前記ピラー間に配置され、かつ第１の方向に延在する第１のゲート電極と、
    対向配置された前記第２のゲート絶縁膜と接触するように、隣接する前記ピラー間に設けられ、かつ前記第１の方向に延在する第２のゲート電極と、
    を有することを特徴とする半導体装置。
  2. 前記第２の不純物拡散領域の上方に配置され、かつ該第２の不純物拡散領域と電気的に接続された記憶素子と、
    前記記憶素子上に配置され、かつ前記第１の方向と交差する第２の方向に延在するビット線と、
    を有することを特徴とする請求項１記載の半導体装置。
  3. 前記記憶素子は、前記第２の不純物拡散領域上に配置され、かつ下端が前記第２の不純物拡散領域の上面と接触するコンタクトプラグと、
    前記第２の方向に延在し、かつ前記コンタクトプラグの上端と接続された可変抵抗膜と、
    前記可変抵抗膜の上面を覆うように配置され、前記第２の方向に延在する上部電極膜と、
    を有することを特徴とする請求項２記載の半導体装置。
  4. 前記第１の不純物拡散領域は、前記ピラーの下方において層状に配置されており、隣接する前記ピラーに設けられた前記第１の不純物拡散領域は、一体に構成されていることを特徴とする請求項１乃至３のうち、いずれか１項記載の半導体装置。
  5. 前記第１のゲート電極の直下に配置された第１の埋め込み絶縁膜と、
    前記第２のゲート電極の直下に配置され、上面が前記第１の埋め込み絶縁膜よりも上方に配置された第２の埋め込み絶縁膜と、
    を有することを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置。
  6. 半導体基板のうち、少なくともピラーの下端となる部分に第１の不純物拡散領域を形成する工程と、
    前記半導体基板のうち、対向配置された前記ピラーの第１の側面に、第１のゲート絶縁膜を形成する工程と、
    対向配置された前記第１のゲート絶縁膜と接触するように、第１の方向に延在する第１のゲート電極を形成する工程と、
    前記第１の側面の反対側に位置し、かつ対向配置された前記ピラーの第２の側面のうち、前記第１のゲート電極よりも上方に配置された前記ピラーの上部に位置する面に、第２のゲート絶縁膜を形成する工程と、
    対向配置された前記第２のゲート絶縁膜と接触するように、前記第１の方向に延在する第２のゲート電極を形成する工程と、
    前記ピラーの上端に第２の不純物拡散領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記半導体基板をエッチングすることで、前記第１の方向に対して交差する第２の方向に延在し、かつ前記ピラーの第３及び第４の側面を露出する第１の溝を形成する工程と、
    前記半導体基板をエッチングすることで、前記第１の溝と交差するように前記第１の方向に延在し、かつ対向配置された前記ピラーの前記第１の側面を露出する第２の溝を形成する工程と、
    前記半導体基板をエッチングすることで、前記第１の溝と交差するように前記第１の方向に延在し、かつ対向配置された前記ピラーの前記第２の側面を露出する第３の溝を形成する工程と、
    を有し、
    前記ピラーは、前記第１乃至第３の溝を加工することで形成し、
    前記第１のゲート電極を形成する工程では、前記第２の溝を埋め込むように、前記第１のゲート電極の母材となる第１の導電膜を成膜後、該第１の導電膜をエッチバックすることで前記第１のゲート電極を形成し、
    前記第２のゲート電極を形成する工程では、前記第３の溝を埋め込むように、前記第２のゲート電極の母材となる第２の導電膜を成膜後、該第２の導電膜をエッチバックすることで前記第２のゲート電極を形成することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第１のゲート電極を形成する工程の前に、前記第２の溝の底部に、前記第１のゲート電極の直下に配置される第１の埋め込み絶縁膜を形成する工程を有することを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記第２のゲート電極を形成する工程の前に、前記第３の溝の下部に、前記第２のゲート電極の直下に配置され、かつ上面が前記第１の埋め込み絶縁膜の上面よりも上方に配置された第２の埋め込み絶縁膜を形成する工程を有することを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第１の不純物拡散領域は、イオン注入法により、前記第１の溝の底部に不純物をドープすることで形成することを特徴とする請求項６乃至９のうち、いずれか１項記載の半導体装置の製造方法。
  11. 前記第２の不純物拡散領域の上方に配置され、かつ該第２の不純物拡散領域と電気的に接続された記憶素子を形成する工程と、
    前記記憶素子上に配置され、かつ前記第１及び第２のゲート電極と交差し、前記第２の方向に延在するビット線を形成する工程と、
    を有することを特徴とする請求項７ないし１０のうち、いずれか１項記載の半導体装置の製造方法。
  12. 前記記憶素子を形成する工程は、前記第２の不純物拡散領域上に、下端が前記第２の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、
    前記第２の方向に延在し、かつ前記コンタクトプラグの上端と接続された可変抵抗膜を形成する工程と、
    前記可変抵抗膜の上面を覆うように配置され、前記第２の方向に延在する上部電極膜を形成する工程と、
    を有することを特徴とする請求項１１記載の半導体装置の製造方法。
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