KR20140110682A - 핀펫을 위한 게이트 콘택트 구조 - Google Patents

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Abstract

실시예는, 일부가 상향 연장하여 핀을 형성하는 기판, 상기 핀의 측벽들의 적어도 일부들 및 상단부 표면 위의 게이트 유전체, 게이트 유전체 위의 게이트 전극, 상기 게이트 전극 위에 있고 상기 게이트 전극 내로 연장되는 콘택트를 포함하고, 상기 콘택트는 상기 게이트 전극 위의 제 1 폭 및 상기 게이트 전극 내의 제 2 폭을 가지고, 상기 제 1 폭이 상기 제 2 폭 보다 좁다.

Description

핀펫을 위한 게이트 콘택트 구조{GATE CONTACT STRUCTURE FOR FINFET}
본 발명은 핀펫(FinFET)을 위한 게이트 콘택트 구조에 관한 것이다.
집적 회로들(IC)의 축소(down-scaling) 요구가 지속적으로 증가되고 있고 ICs의 속도에 대한 요건들이 높아지고 있는 상태에서, 트랜지스터는 점점 더 작아지는 치수들과 함께 보다 더 높은 구동 전류들을 가질 필요가 있다. 그에 따라, 핀(Fin) 전계-효과(field-effect) 트랜지스터들(핀펫)이 개발되었다. 전형적인 핀펫에서, 기판의 부분들을 에칭으로 제거하여 수직 핀 구조물을 생성한다. 이러한 수직 핀 구조물은 측방향으로 소오스/드레인 영역들을 형성하여 핀 내의 채널 영역을 형성하기 위해서 이용된다. 게이트가 수직 방향을 따른 핀의 채널 영역 위에 형성되어 핀펫을 형성한다. 후속하여, 층간 유전체(ILD: inter-layer dielectric) 및 복수의 인터커넥트 층들이 핀펫 위에 형성될 수 있을 것이다. ILD는 복수의 인터커넥트 층들을 통해서 게이트를 IC 내의 다른 활성적(active) 성분들에 대해서 전기적으로 연결하는 게이트 콘택트들을 포함한다.
일반적으로, 게이트 콘택트들은 게이트 보다 그 폭이 더 좁고; 그에 따라 게이트 콘택트 면적(area)이 상대적으로 작을 수 있을 것이다. 작은 게이트 콘택트 면적은 게이트와 게이트 콘택트 사이에 높은 콘택트(접촉) 저항을 을 생성한다. 불행하게도, 설계 규정상의 제한들로 인해서, 게이트 콘택트의 폭은 용이하게 증가되거나 조정되지 못한다.
실시예는, 일부가 상향 연장하여 핀을 형성하는 기판, 상기 핀의 측벽들의 적어도 일부들 및 상단부 표면 위의 게이트 유전체, 게이트 유전체 위의 게이트 전극, 상기 게이트 전극 위에 있고 상기 게이트 전극 내로 연장되는 콘택트를 포함하고, 상기 콘택트는 상기 게이트 전극 위의 제 1 폭 및 상기 게이트 전극 내의 제 2 폭을 가지고, 상기 제 1 폭이 상기 제 2 폭 보다 좁다.
본 실시예들 및 그 장점들의 보다 완전한 이해를 위해서, 이제, 첨부 도면들과 함께 이하에서 기술된 설명들을 참조한다.
도 1-9는 여러 가지 실시예들에 따른 집적 회로(IC) 구조물 제조의 중간 스테이지들을 도시한 단면도들이다.
본 실시예들의 제조 및 이용에 대해서 이하에서 구체적으로 설명한다. 그러나, 본원의 개시 내용이 매우 다양한 특정 문맥들로 구현될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 이해하여야 할 것이다. 기술된 특정 실시예들은 개시된 청구 대상을 제조 및 이용하기 위한 특정 방식들을 단지 예시한 것이고, 그리고 다른 실시예들을 제한하는 것이 아니다.
집적 회로(IC) 구조물의 실시예들을 특정 문맥에 대해서, 즉 핀 전계 트랜지스터(핀펫)에 대해서 기술할 것이다. 다른 트랜지스터 구조물들(예를 들어, 터널 전계 트랜지스터 또는 나노-와이어 전계 트랜지스터) 및 유사한 구조물들이 본원의 개시 내용의 범위 내에 포함될 것이다. 핀펫은 마이크로프로세서, 메모리 셀 및/또는 다른 집적 회로(IC)에 포함될 수 있을 것이다.
도 1-9는 여러 가지 실시예들에 따른 집적 회로(IC) 구조물(100)의 제조 중의 여러 스테이지들의 단면도들을 도시하며, 여기에서 단면은 임의의 소오스/드레인 영역들 대신에 핀을 가로질러 도시된 것이다. 본원에서 채용된 바와 같이, 집적 회로(IC) 구조물(100)이라는 용어는 핀 전계 트랜지스터(핀펫)(100)를 지칭한다. 핀펫(100)은 임의의 핀-기반의, 다중-게이트 트랜지스터를 지칭한다. 핀펫(100)은 수직 핀 위에 형성된 게이트를 포함한다. 게이트의 상단부 부분을 등방 에칭하여(isotropically etching), 게이트 콘택트의 폭을 증가시키지 않으면서, 게이트 콘택트와 게이트 사이의 확장된 콘택트 면적을 생성한다. 이러한 방식으로, 설계 규정들을 위반하지 않으면서, 게이트 콘택트와 게이트 사이의 콘택트 저항을 감소시킬 수 있을 것이다. 여러 가지 실시예들에서, 확장된 콘택트 면적의 폭 대 핀의 폭의 비율은 약 1.2 내지 2.5가 된다.
도 1은, 기판(102)을 포함하는, 핀펫(100)의 단면도를 도시한다. 기판(102)은 벌크(bulk) 기판 또는 세미컨턱터-온-인슐레이터(semiconductor-on-insulator; SOI) 기판일 수 있을 것이다.
기판(102)은 실리콘 또는 실리콘 게르마늄으로 형성될 수 있을 것이나, III족, IV족, 및 V족 원소들을 포함하는 다른 반도체 재료들도 이용될 수 있을 것이다.
버퍼 층(104) 및 마스크(106)가 기판(102) 상에 형성될 수 있을 것이다. 버퍼 층(104)은, 예를 들어, 열적 산화 프로세스를 이용하여 실리콘 산화물로부터 형성될 수 있을 것이다. 버퍼 층(104)은 부착 층으로서의 역할을 할 수 있을 것이고 그리고 기판(102)과 마스크(106) 사이의 변형(strain)을 감소시킬 수 있을 것이다. 버퍼 층(104)은 마스크(106) 에칭에 대한 에칭 중단(stop) 층으로서 추가적으로 작용할 수 있을 것이다. 마스크(106)는, 예를 들어, 저압 화학기상증착(LPCVD), 실리콘의 열적 질화, 플라즈마 화학기상증착(PECVD), 또는 플라즈마 애노딕(anodic) 질화를 이용하여, 실리콘 질화물로부터 형성될 수 있을 것이다. 마스크(106)는 후속 포토리소그래피 프로세스들 중에 하드 마스크로서 이용된다. 포토 레지스트 층(108)이 마스크(106) 상에 형성되고 패터닝되어, 하부 마스크(106)의 부분들을 노출시킨다.
이제 도 2를 참조하면, 마스크(106) 및 버퍼 층(104)은 포토 레지스트 층(108) 내의 개구부들을 통해서 에칭된다. 이어서, 기판(102)이 에칭되어, 핀(110)을 형성한다. 비록 도 2에 단지 하나의 핀(110)이 도시되어 있지만, 대안적인 실시예들은 (예를 들어, 복수-핀 핀펫을 형성하기 위한 또는 복수의 핀펫들을 동시에 형성하기 위한) 동일한 프로세스 단계에서 복수의 핀들을 형성하는 것을 포함한다. 후속하여, 포토 레지스트 층(108)이 제거된다. 그 대신에, 핀들이 또한 기판(102) 상에 산화물 층(예를 들어, 실리콘 산화물)을 증착(depositing; 이하에서 편의상 '증착'이라 함)하는 것, 산화물 층을 패터닝하는 것, 그리고 핀들을 에피텍셜 성장시키는 것에 의해서 형성될 수 있을 것이다.
도 3에서, 유전체 층(112)이 기판(102) 위에 증착된다. 유전체 층(112)은 실리콘 산화물로 형성될 수 있고, SiN, 또는 SiC 등과 같은 다른 유전체 재료들이 또한 이용될 수 있을 것이다. 유전체 층(112)은 기판(102) 위에 증착된 브랭킷(blanket)일 수 있다. 복수의 핀들을 포함하는 여러 가지 실시예들에서, 유전체 층(112)은 개별적인 핀들을 격리시키기 위한 격리 층으로서 역할할 수 있을 것이다. 유전체 층(112)의 상단부 표면이 핀(110)의 상단부 표면과 같은 높이가 되도록(level), 화학적-기계적 폴리싱(CMP)을 유전체 층(112) 상에서 실시하여 핀(110)의 상단부 부분을 노출시킬 수 있을 것이다.
도 4는, 예를 들어, 에칭에 의한 유전체 층(112)의 리세싱(recessing)을 도시한다. 리세싱의 결과로서, 핀(110)의 일부가 노출되고 그리고 유전체 층(112)의 상단부 표면 위에서 연장된다. 핀펫(100)이 완전히 형성될 때, 유전체 층(112)의 상단부 표면 위에서 연장하는 핀(110)의 이러한 부분이 채널 영역으로서 작용한다.
도 5는 핀(110) 위의 게이트 유전체(114) 및 게이트 전극(116) 형성을 도시한다. 게이트 전극(116)은 워크 펑션 메탈(work function metal) 및 시그널 메탈(signal metal)을 포함할 수 있을 것이다. 용이한 설명을 위해서, 게이트 전극(116)의 층들을 개별적으로 도시하지는 않았다. 게이트 유전체는 실리콘 이산화물, 실리콘 질화물, 또는 약 7.0 을 초과하는 k 값을 가지는 고-k 유전체 재료를 포함할 수 있을 것이다. 고-k 유전체 재료는 금속 산화물들을 포함할 수 있을 것이다. 고-k 유전체 재료를 위해서 이용된 금속 산화물들의 예들에는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물들의 산화물들이 포함된다. 일부 실시예들에서, 게이트 유전체(114)는 약 5 Å 내지 약 30 Å 범위의 두께를 가진다. 게이트 유전체(114)는 열적 산화 방법을 통해서 핀(110)의 상단부 표면 또는 측벽들 상에 형성될 수 있고, 또는 화학기상증착(CVD) 프로세스, 원자층 증착(ALD) 프로세스를 통해서 핀(110) 위에 증착된 브랭킷일 수 있다. 이어서, 알루미늄, 티타늄 알루미늄, 텅스텐, 티타늄 질화물, 탄탈룸 질화물, 또는 탄탈룸 탄화물 등의 워크 펑션 메탈이 게이트 유전체 위에 형성될 수 있을 것이다. 워크 펑션 메탈은, 핀펫(100)이 완전히 형성된 후에 적절한 바이어스 전압이 인가될 때, 채널 영역(즉, 핀) 내에서 전하를 유도한다. 일반적으로, 워크 펑션 메탈의 콘택트 저항은 비교적 높다. 그에 따라, 소자(device)의 전체적인 콘택트 저항을 낮추기 위해서, 낮은-저항 시그널 메탈이 워크 펑션 메탈 위에 형성된다. 시그널 메탈은 알루미늄, 또는 알루미늄 구리 등으로 형성될 수 있고, 다른 금속 재료들이 또한 이용될 수 있을 것이다. 게이트 전극(116)(즉, 워크 펑션 메탈 및 시그널 메탈)이 CVD, 도금, ALD 또는 다른 적절한 기술에 의해서 형성될 수 있을 것이다.
추가적으로, 계면 층(interfacial layer)(미도시)이 핀(110) 및 유전체 층(112) 위에서 그리고 게이트 유전체(114) 아래에서 형성될 수 있을 것이다. 계면 층은 실리콘 질화물을 포함할 수 있고 그리고 게이트 유전체(114)와 핀(110) 사이의 글루(glue)/버퍼 층으로서 작용할 수 있을 것이다.
도 6은 게이트 이격부재들(spacers)(118) 및 제 1 층간 유전체(ILD)(120)의 형성을 도시한다. 게이트 이격부재들(118)이 실리콘 산화물, 및 실리콘 질화물 등으로 형성될 수 있을 것이다. 후속하여, 소오스/드레인 영역들 및 소오스/드레인 실리사이드들(미도시)을 포함하는 핀펫(100)의 나머지 부분들이 측방향으로 형성된다. 이어서, 제 1 ILD(120)이 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 및 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG) 등으로 형성될 수 있을 것이다. 제 1 ILD(120)이 유전체 층(112) 및 게이트 이격부재(118) 위에 증착된 브랭킷일 수 있을 것이다. 이러한 성분들의 형성 프로세스들은 당업계에 주지되어 있고, 그에 따라 본원에서 포함되어 설명하지 않는다.
도 7에서, 제 2 ILD(122)가 제 1 ILD(120), 게이트 이격부재들(118), 및 게이트 전극(116)을 포함하는 핀펫(100) 위에 형성된다. 제 2 ILD(122)는, 제 1 ILD(120)과 실질적으로 동일한 기술을 이용하여 실질적으로 동일한 재료로 형성될 수 있을 것이다. 그 대신에, 제 2 ILD(122)가 상기 제 1 ILD(120)과 상이한 재료로 형성될 수 있을 것이다. 예를 들어, 제 1 ILD(120)가 PSG로 형성될 수 있고 그리고 제 2 ILD(122)가 실리콘 산화물로 형성될 수 있을 것이다. 제 2 ILD(122)을 패터닝하여, 하부의 게이트 전극(116)을 노출시키는 개구부(124)를 형성한다. 개구부(124)는, 예를 들어, 포토리소그래픽 기술 및 에칭 기술의 조합을 이용하여 형성될 수 있을 것이다.
도 8은 추가적인 에칭을 통한 개구부(124)의 확장을 도시한다. 게이트 전극(116)의 상단부 표면을 등방 에칭하여 개구부(124)를 확장시킨다. 게이트 전극(116)의 등방 에칭은, 습식 및 건식 에칭 기술들을 이용하여, 바이어스 없이 달성될 수 있을 것이다. 예를 들어, 게이트 전극(116)은, 희석된 불산(DHF)을 이용한 습식 에칭과 염소 함유 가스를 이용한 건식 에칭의 조합을 이용하여 바이어스 없이 에칭될 수 있을 것이다. 예를 들어, 건식 에칭 프로세스는, 약 550 W 내지 약 850 W의 공급원(source) 전력, 및 약 10 내지 200 mTorr의 압력하에서, Cl2, HBr 및 He 를 에칭 가스들로서 이용하여 실시될 수 있을 것이다. 명백하게, 게이트 전극(116) 내의 개구부(124)의 부분은 제 2 ILD(122) 내의 개구부(124)의 부분보다 더 크다.
도 9는 개구부(124) 내의 콘택트 배리어 층(contact barrier layer)(126) 및 콘택트(128)의 형성을 도시한다. 콘택트 배리어 층(126)은 티타늄 질화물, 및 탄탈룸 질화물 등으로 형성될 수 있을 것이다. 일부 실시예들에서, 콘택트 배리어 층(126)은 약 3 Å 내지 약 20 Å 범위의 두께를 가진다. 콘택트 배리어 층(126)은 개구부(124)의 측벽들 및 하단부 표면을 덮는다. 이어서, 개구부(124)가 충진되어 콘택트(128)를 형성한다. 콘택트(128)는 텅스텐, 알루미늄, 또는 구리로 형성될 수 있으나, 다른 금속 재료들도 또한 이용될 수 있을 것이다. 콘택트(128) 및 콘택트 배리어 층(126)을 CMP 하여, 제 2 ILD(122) 위의 콘택트 배리어 층(126)의 과다한 부분들을 제거할 수 있을 것이다. CMP는 또한, 콘택트(128)의 상단부 표면이 ILD(122)의 상단부 표면과 동일한 높이가 되게 하는 결과를 초래한다. 콘택트 배리어 층(126)은 제 2 ILD(122) 내로 콘택트(128)의 금속 원소들이 확산하는 것을 방지하는데 도움이 된다.
대안적인 실시예에서, 콘택트 배리어 층(126)을 어닐링하여 금속 확산을 유도할 수 있을 것이다. 예를 들어, 콘택트 배리어 층(126)을 약 250 ℃ 내지 약 450 ℃에서 어닐링하여, 콘택트 배리어 층(126) 내로의 금속 물질(예를 들어, 알루미늄)의 확산을 유도할 수 있을 것이다. 결과적인 콘택트 배리어 층(126)이 티타늄 알루미늄 질화물, 티타늄 알루미늄 텅스텐 질화물, 탄탈룸 알루미늄 질화물, 및 탄탈룸 알루미늄 텅스텐 질화물 등을 포함할 수 있을 것이다.
콘택트(128)는 2개의 폭들 즉, (제 2 ILD(122)에서의) 폭(W1) 및 (게이트 전극(116)에서의) 폭(W2)을 가진다. 여러 가지 실시예들에서, 폭(W2)은 폭(W1) 보다 더 넓고, 그에 따라 콘택트(128)와 게이트 전극(116)의 시그널 메탈 사이의 콘택트 면적을 증가시킨다. 이렇게 증가된 콘택트 면적은 콘택트(128)와 게이트 전극(116) 사이의 콘택트 저항을 감소시킨다. 여러 가지 기술 노드들(nodes)의 설계 규정상의 제한들로 인해서, 폭(W1)이 특별한 크기로 제한될 수 있을 것이나; 폭(W2)에는 이러한 제한들이 적용되지 않는다. 여러 가지 실시예들에서, 핀(110)의 폭(W2)과 폭(W3)의 비율은 바람직하게 약 1.2 내지 2.5일 수 있을 것이다. 대조적으로, 전형적인 게이트 콘택트 폭(예를 들어, W1) 대 폭(W3)의 비율은 일반적으로 1.2 미만(예를 들어, 약 1)이다. 따라서, 설명된 실시예에서, 콘택트(128)와 게이트 전극(116) 사이의 콘택트 면적이 증대되고, 그에 따라, 여러 가지 기술 노드들의 어떠한 설계 규정상의 제한들도 위반하지 않고, 콘택트 저항을 감소시킨다. 비록 핀펫(100)이 단일-핀 핀펫(즉, 게이트가 하나의 핀 위에 형성된다)인 것으로 도시되어 있지만, 여러 가지 실시예들이 또한 다중-핀 핀펫에도 적용될 수 있을 것이다.
실시예에 따라서, 집적 회로(IC) 구조물이 기판을 포함한다. 기판의 부분이 상향 연장하여 핀을 형성한다. IC 구조물은 핀의 측벽들의 적어도 일부들 및 상단부 표면 위의 게이트 유전체, 상기 게이트 유전체 위의 게이트 전극, 및 상기 게이트 전극 위에서 그리고 그 내부로 연장하는 콘택트를 포함한다. 콘택트는 상기 게이트 전극 위에서 제 1 폭을 가지고 그리고 상기 게이트 전극 내에서 제 2 폭을 가지며, 상기 제 1 폭은 제 2 폭 보다 더 좁다.
다른 실시예에 따라서, 집적 회로(IC) 구조물은 기판, 및 상기 기판 위에서 그 기판에 연결된 반도체 핀을 포함한다. IC 구조물은 핀의 측벽들 및 상단부 표면 위의 게이트 유전체, 상기 게이트 유전체 위의 게이트 전극, 상기 게이트 유전체 위의 층간 유전체(ILD), 상기 ILD의 상단부 표면으로부터 상기 게이트 전극 내로 연장되는 콘택트, 및 상기 콘택트의 측벽들과 하단부 표면을 둘러싸는 콘택트 배리어 층을 더 포함한다. 콘택트는 ILD 내의 제 1 부분 및 게이트 전극 내의 제 2 부분을 포함하고, 상기 제 1 및 제 2 부분은 제 1 및 제 2 폭을 각각 가지며, 상기 제 2 폭은 상기 제 1 폭 보다 더 넓다.
또 다른 실시예에 따라서, 집적 회로(IC) 구조물을 형성하기 위한 방법은 핀을 형성하기 위해서 기판을 에칭하는 단계, 상기 핀의 측벽들의 적어도 일부들 및 상단부 표면 위에 게이트 유전체를 형성하는 단계, 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계, 상기 게이트 유전체 위에 층간 유전체(ILD)를 형성하는 단계, 제 1 폭을 가지고 상기 게이트 전극을 노출시키는 개구부를 상기 ILD 내에 생성하기 위해서 상기 ILD를 패터닝하는 단계, 및 상기 개구부를 게이트 전극 내로 연장시키기 위해서 상기 게이트 전극의 일부를 등방 에칭하는 단계를 포함한다. 게이트 전극 내의 개구부의 일부가 제 2 폭을 가지고, 그리고 상기 제 2 폭은 상기 제 1 폭 보다 더 넓다. 상기 방법은 상기 개구부의 측벽들 및 하단부 표면 내에 콘택트 배리어 층을 형성하는 단계, 및 상기 개구부를 금속 재료로 충진하여 콘택트를 형성하는 단계를 더 포함한다.
비록 본 실시예들 및 그들의 장점들이 구체적으로 설명되었지만, 첨부된 청구항들에 의해서 규정되는 바와 같은 본원 개시 내용의 사상 및 범위로부터 벗어나지 않고도, 여러 가지 변화들, 치환들 및 변경들이 이루어질 수 있다는 것을 이해하여야 할 것이다.
또한, 본원의 범위는 본원 명세서에 기술된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특별한 실시예로 제한되지 않을 것이다. 당업자는, 개시된 내용으로부터, 본원에서 설명된 상응하는 실시예들과 실질적으로 동일한 기능을 하는 또는 실질적으로 동일한 결과를 달성할 수 있는 현재에 존재하는 또는 추후에 개발될, 프로세스들, 기계들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들이 본원의 개시 내용에 따라서 이용될 수 있다는 것을 용이하게 이해할 수 있을 것이다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 기계들, 제조, 물질의 조성들, 수단, 방법들 또는 단계들을 그 범위내에 포함할 것이다.

Claims (10)

  1. 집적 회로(IC: integrated circuit) 구조물에 있어서,
    일부가 상향 연장하여 핀(fin)을 형성하는 기판;
    상기 핀의 측벽들의 적어도 일부들 및 상단부 표면 위의 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극; 및
    상기 게이트 전극 위에 있고 상기 게이트 전극 내로 연장되는 콘택트
    를 포함하고,
    상기 콘택트는 상기 게이트 전극 위에서 제 1 폭을 가지고 상기 게이트 전극 내에서 제 2 폭을 가지며, 상기 제 1 폭이 상기 제 2 폭 보다 좁은 것인, 집적 회로 구조물.
  2. 제 1 항에 있어서,
    상기 핀의 제 3 폭에 대한 상기 제 2 폭의 비율이 1.2와 2.5 사이인 것인, 집적 회로 구조물.
  3. 제 1 항에 있어서,
    상기 콘택트와 상기 게이트 전극 사이의 콘택트 배리어 층(contact barrier layer)을 더 포함하고, 상기 콘택트 배리어 층은 상기 콘택트의 측벽들을 추가적으로 덮는 것인, 집적 회로 구조물.
  4. 제 3 항에 있어서,
    상기 콘택트 배리어 층은 티타늄 질화물, 탄탈룸 질화물, 티타늄 알루미늄 질화물, 티타늄 알루미늄 텅스텐 질화물, 탄탈룸 알루미늄 질화물, 또는 탄탈룸 알루미늄 텅스텐 질화물을 포함하는 것인, 집적 회로 구조물.
  5. 집적 회로(IC: integrated circuit) 구조물에 있어서,
    기판;
    상기 기판 위의 그리고 상기 기판과 연결된 반도체 핀;
    상기 핀의 측벽들 및 상단부 표면 위의 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극;
    상기 게이트 전극 위의 층간 유전체(ILD: inter layer dielectric);
    상기 ILD의 상단부 표면으로부터 상기 게이트 전극 내로 연장되는 콘택트로서, 상기 콘택트는 상기 ILD 내의 제 1 부분 및 상기 게이트 전극 내의 제 2 부분을 가지고, 상기 제 1 및 제 2 부분은 각각 제 1 및 제 2 폭을 가지며, 상기 제 2 폭은 상기 제 1 폭 보다 더 넓은 것인, 상기 콘택트; 및
    상기 콘택트의 측벽들과 하단부 표면을 덮는 콘택트 배리어 층
    을 포함하는, 집적 회로 구조물.
  6. 제 5 항에 있어서,
    상기 게이트 유전체와 상기 핀 사이에 계면 층(interfacial layer)을 더 포함하는, 집적 회로 구조물.
  7. 제 5 항에 있어서,
    상기 게이트 유전체와 상기 핀 사이의 유전체 층을 더 포함하고, 상기 유전체 층은 상기 핀의 대향 측면들 상에 배치된 제 1 및 제 2 부분을 포함하는 것인, 집적 회로 구조물.
  8. 제 5 항에 있어서,
    상기 게이트 전극은 시그널 메탈(signal metal) 및 워크 펑션 메탈(work function metal)을 포함하는 것인, 집적 회로 구조물.
  9. 집적 회로(IC) 구조물을 형성하기 위한 방법에 있어서,
    핀을 형성하기 위해서 기판을 에칭하는 단계;
    상기 핀의 측벽들의 적어도 일부들 및 상단부 표면 위에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 층간 유전체(ILD)를 형성하는 단계;
    제 1 폭을 가지고 상기 게이트 전극을 노출시키는 개구부를 상기 ILD 내에 생성하기 위해서 상기 ILD를 패터닝하는 단계;
    상기 개구부를 상기 게이트 전극 내로 연장시키기 위해서 상기 게이트 전극의 일부를 등방 에칭(isotropically etching)하는 단계로서, 상기 게이트 전극 내의 개구부의 일부가 제 2 폭을 가지고, 그리고 상기 제 2 폭이 상기 제 1 폭 보다 더 넓은 것인, 상기 등방 에칭 단계;
    상기 개구부의 측벽들 및 하단부 표면을 덮는 콘택트 배리어 층을 형성하는 단계; 및
    콘택트를 형성하기 위해 상기 개구부를 금속 재료로 충전하는 단계
    를 포함하는, 집적 회로 구조물 형성 방법.
  10. 제 9 항에 있어서,
    상기 게이트 유전체를 형성하는 단계 이전에,
    상기 기판 위에 유전체 층을 형성하는 단계; 및
    상기 핀의 적어도 일부를 노출시키기 위해서 상기 유전체 층을 리세싱(recessing)하는 단계
    를 더 포함하는, 집적 회로 구조물 형성 방법.
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