KR101543508B1 - FinFET용 메탈 게이트 및 게이트 접촉 구조체 - Google Patents

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Abstract

실시형태는, 기판의 부분이 상방으로 연장되어 핀을 형성하는 기판; 핀의 상면과 측벽 상의 게이트 유전체; 게이트 유전체 위에 놓인 라이너; 및 라이너-라이너의 부분은 게이트 유전체 위에 놓임-상의 연속된 금속 피쳐를 포함하고, 라이너는 연속된 금속 피쳐의 상면으로부터 연장되고 금속 피쳐의 측벽을 커버하고, 게이트 유전체, 라이너, 및 연속된 금속 피쳐는 총괄적으로 게이트, 게이트 콘택트 장벽, 및 게이트 콘택트를 형성한다.

Description

FinFET용 메탈 게이트 및 게이트 접촉 구조체{Metal Gate and Gate Contact Structure for FinFET}
본 발명은 FinFET(Fin field-effect transistor)용 메탈 게이트 및 게이트 접촉 구조체에 관한 것이다.
집적회로(IC: integrated circuit)의 점차적인 소형화와 IC의 속도에 대한 필요조건의 증가하는 요구에 의해, 트랜지스터는 점점 더 작은 치수와 함께 더 높은 구동 전류를 가질 필요가 있다. 이에 따라, FinFET(Fin field-effect transistor)이 개발되었다. 통상적인 FinFET에 있어서, 수직 핀 구조체(vertical fin structure)를 생성하기 위해 기판의 부분이 에칭된다. 핀(fin) 내에 채널 영역을 형성하고 수평 방향(lateral direction)으로 소스/드레인 영역을 형성하기 위해 수직 핀 구조체가 사용된다. FinFET을 형성하는 수직 방향으로 핀의 채널 영역 상에 게이트가 형성된다. 이어서, FinFET 상에 ILD(inter-layer dielectric) 및 복수의 상호접속층이 형성될 수 있다. ILD는 복수의 상호접속층을 통해 IC 내의 다른 액티브 콤포넌트에 게이트를 전기적으로 접속하는 게이트 콘택트를 포함한다.
기존의 FinFET에 있어서의 이슈(issue)는 높은 접촉 저항(high contact resistance)이다. 예컨대, 통상의 게이트는 게이트 유전체 및 게이트 유전체 상의 게이트 전극을 포함할 수 있다. FinFET 내의 게이트 전극은 적절한 바이어스 전압이 인가될 때 FinFET이 채널 영역(즉, 핀) 내에 전하를 포함할 수 있게 하는 워크 펑션 메탈층(work function metal layer)을 포함한다. 불행하게도, 워크 펑션 메탈의 접촉 저항은 비교적 높다. 게이트 콘택트는, 고저항 예컨대 콘택트의 저면과 측벽을 커버하는 확산 방지층을 포함할 수도 있다. 워크 펑션 메탈과 확산 방지층의 포함은 적합한 FinFET 기능에 있어서의 팩터(factor)이다. 그러나, 이들 층들의 비교적 높은 접촉 저항은 디바이스 내의 바람직하지 않은 높은 접촉 저항을 악화시키거나 야기할 수 있다.
실시형태는, 기판의 부분이 상방으로 연장되어 핀을 형성하는 기판; 핀의 상면과 측벽 상의 게이트 유전체; 게이트 유전체 위에 놓인 라이너; 및 라이너-라이너의 일부분은 게이트 유전체 위에 놓임-상의 연속된 금속 피쳐를 포함하고, 라이너는 연속된 금속 피쳐의 상면으로부터 연장되고 금속 피쳐의 측벽을 커버하고, 게이트 유전체, 라이너, 및 연속된 금속 피쳐는 총괄적으로 게이트, 게이트 콘택트 장벽, 및 게이트 콘택트를 형성한다.
이제, 본 실시형태 및 그 장점에 대한 더 완전한 이해를 위해, 첨부 도면과 결합된 이하의 설명에 대한 참조가 이루어진다.
도 1 내지 도 10은 다양한 실시형태에 의한 IC 구조체를 제조하는 중간 스테이지의 단면도이다.
본 실시형태의 제작 및 사용이 이하 상세히 논의된다. 그러나, 본 발명은 광범위한 특정 콘텍스트에서 실시될 수 있는 다수의 적용 가능한 개념을 제공한다는 것이 인식되어야 한다. 논의되는 특정 실시형태는 개시된 대상을 제작하고 사용하기 위한 특정 방식의 예시일 뿐이며, 상이한 실시형태의 범위를 제한하지 않는다.
집적 회로(IC) 구조체의 실시형태들은 특정 콘택스트, 즉 FinFET에 관하여 설명될 것이다. 다른 트랜지스터 구조체[터널 필드 이팩트 트랜지스터(tunnel field-effect transistor) 또는 나노-와이어 필드 이팩트 트랜지스터(nano-wire field-effect transistor) 등] 및 유사한 구조체들은 본 발명의 고려된 범위 내에 있다. FinFET은 마이크로프로세서, 메모리 셀, 및/또는 다른 집적회로(IC)에 포함될 수 있다.
도 1 내지 도 10은 다양한 실시형태에 의한 IC 구조체(100)를 제조하는 다양한 스테이지의 단면도를 나타내고, 이 단면도는 소스/드레인 영역이 아닌 핀(fin)을 교차하여 만들어진다. 본 발명에서 사용되는 바와 같이, 용어 집적 회로(IC) 구조체(100)는 FinFET(100)을 의미한다. FinFET(100)은 임의의 핀 기판(fin-based), 멀티 게이트(multi-gate) 트랜지스터를 의미한다. FinFET(100)은 우선 게이트 유전체 상의 더미 게이트로 형성된다. FinFET(100) 상에 ILD(inter-layer dielectric)가 형성되고, 더미 게이트를 노출시키기 위해 패터닝된다. 이어서, 더미 게이트가 제거된다. 이어서, 장벽층은 ILD의 측벽 및 게이트 유전체를 커버하기 위해 장벽층이 형성된다. ILD의 패터닝된 개구(opening)가 충전되고, 동시에 게이트 구조체가 완성되고, 게이트 콘택트가 형성된다. 장벽층은 콘택트 장벽층(contact barrier layer)으로서 그리고 워크 펑션 메탈로서 기능한다. 따라서, 게이트 구조체 내의 고저항층들 중 하나가 제거되고, 디바이스 내의 전체 접촉 저항이 감소된다.
도 1은 기판(102)을 포함하는 FinFET(100)의 단면도를 나타낸다. 기판(102)은 SOI(semiconductor-on-insulator) 기판 또는 벌크 기판(bulk substrate)이 될 수 있다. 기판(102)은, III족, IV족, 및 V족 원소를 포함하는 다른 반도체 물질로도 형성될 수 있지만, 실리콘 또는 실리콘 게르마늄으로 형성될 수 있다.
버퍼층(buffer layer)(104) 및 마스크(106)는 기판(102) 상에 형성될 수 있다. 버퍼층(104)은 예컨대 열적 산화 공정(thermal oxidation process)을 사용하여 실리콘 산화물로 형성될 수 있다. 버퍼층(104)은 접착층으로서 기능할 수 있고, 기판(102)과 마스크(106) 사이의 스트레인(strain)을 감소시킨다. 버퍼층(104)은 또한 마스크(106)를 에칭하기 위한 에치 스탑층(etch stop layer)으로서 기능할 수 있다. 예컨대, LPCVD(low-pressure chemical vapor deposition), 실리콘의 열적 질화(thermal nitridation of silicon), PECVD(plasma enhanced chemical vapor deposition), 또는 플라즈마 양극성 니트로화(plasma anodic nitration)를 사용하여 마스크(106)가 실리콘 질화물로 형성될 수 있다. 마스크(106)는 후속 포토리소그래피 프로세스 중에 하드 마스크로서 사용된다. 포토레지스트층(108)은 아래에 놓인 마스크(106)의 부분을 노출시키는 마스크(106) 상에 형성 및 패터닝된다.
이제 도 2를 참조하면, 마스크(106) 및 버퍼층(104)은 포토레지스트층(108) 내의 개구를 통해 에칭된다. 이어서, 기판(102)이 에칭되어 핀(110)이 형성된다. 도 2에 오직 하나의 핀(110)이 도시되어 있지만, 대체 실시형태는 동일한 프로세스 단계에서 다수의 핀을 형성하는 단계(예컨대, 멀티 핀 FinFET을 형성하거나 동시에 다수의 FinFET을 형성하기 위해)를 포함한다. 이어서, 포토레지스트층(108)이 제거된다. 대안으로서, 핀은, 기판(102) 상에 산화물층(예컨대, 실리콘 산화물)을 증착하는 단계, 산화물층을 패터닝하는 단계, 및 핀을 에피성장(epitaxially growing)시키는 단계에 의해 형성될 수도 있다.
도 3에서, 유전체층(112)이 기판(102) 상에 증착된다. 유전체층(112)은, SiN, SiC 등의 다른 유전체 물질이 사용될 수도 있지만, 실리콘 산화물로 형성될 수 있다. 유전체층(dielectric layer)(112)은 기판(102) 상에 블랭킷 증착(blanket deposited)될 수 있다. 다수의 핀을 포함하는 다양한 실시형태에서, 유전체층(112)은 개별 핀들을 분리(isolate)시키기 위한 아이솔레이션층(isolation layer)으로서 기능할 수 있다. 유전체층(112)의 상면이 핀(110)의 상면과 동일 레벨이 되도록 하기 위해 유전체층(112)에 CMP(chemical-mechanical polish)가 수행된다.
도 4는 예컨대 에칭에 의한 유전체층(112)의 리세싱(recessing)을 나타낸다. 리세싱의 결과로서, 유전체층(112)의 상면 위로 연장되도록 핀(110)의 부분이 노출된다. FinFET(100)이 완전히 형성되면, 유전체층(112)의 상면 위로 연장되는 핀(110)의 부분이 채널 영역으로서 기능한다.
도 5는 핀(110) 상의 더미 게이트(116) 및 게이트 유전체(114)의 형성을 나타낸다. 예컨대 약 7.0보다 큰 k값을 갖는 하이-k 유전체 물질, 실리콘 질화물, 또는 실리콘 이산화물로 게이트 유전체(114)가 형성될 수 있다. 하이-k 유전체 물질은 금속 산화물을 포함할 수 있다. 하이-k 유전체 물질을 위해 사용되는 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및 이것들의 혼합물의 산화물을 포함한다. 일부 실시형태에서, 게이트 유전체(114)는 약 5 옹스트롬(angstrom) 내지 약 30 옹스트롬의 범위 내의 두께를 갖는다. 게이트 유전체는, 열적 산화 방법(thermal oxidation method)을 통해 핀(110)의 상면과 측벽 상에 형성되거나, 핀(110) 상에 블랭킷 증착될 수 있다. 대체 실시형태에서, 핀(110)과 게이트 유전체(114) 사이에 계면층(interfacial layer, 미도시)이 형성될 수도 있다. 계면층은 실리콘 산화물을 포함할 수 있고, 게이트 유전체(114)와 기판(102) 사이의 글루/버퍼층(glue/buffer layer)으로서 기능한다. 게이트 유전체(114) 상에 더미 게이트(116)가 형성된다. 더미 게이트(116)는 폴리 실리콘, 비결정질 실리콘 등으로 형성될 수 있다. 특히, 워크 펑션 메탈층은 게이트 유전체(114) 및 더미 게이트(116)에 의해 형성되지 않는다.
도 6은 제1 ILD(120) 및 게이트 스페이서(gate spacer)(118)의 형성을 나타낸다. 게이트 스페이서(118)는 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다. 제1 ILD(120)는 실리콘 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등으로 형성될 수 있다. 게이트 스페이서(118) 및 유전체층(112) 상에 제1 ILD(120)가 블랭킷 증착될 수 있다. 이어서, 소스/드레인 영역과 소스/드레인 실리사이드(silicide)(미도시)를 포함하는 FinFET(100)의 나머지 부분이 수평 방향으로 형성된다. 이들 콤포넌트들의 형성 프로세스는 공지되어 있으며, 여기에 포함되지 않는다.
도 7에서, 제1 ILD(120), 게이트 스페이서(118), 및 더미 게이트(116) 상에 제2 ILD(122)가 형성된다. 제2 ILD(122)는 제1 ILD(120)와 실질적으로 동일한 기술을 사용하여 실질적으로 동일 물질로 형성될 수 있다. 대안으로서, 제1 ILD(120)와 상이한 물질로 제2 ILD(122)가 형성될 수 있다. 예컨대, 제1 ILD(120)는 PSG로 형성될 수 있고, 제2 ILD(122)는 실리콘 산화물로 형성될 수 있다. 아래 놓인 더미 게이트(116)을 노출시키는 개구(124)를 형성하기 위해 제2 ILD(122)가 패터닝된다. 예컨대 포토리소그래픽 및 에칭 기술의 조합을 사용하여 개구(124)가 형성될 수 있다.
도 8은 더미 게이트(116)의 제거를 나타낸다. 더미 게이트(116)는 예컨대 습식 에칭 및/또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 적어도 하나의 실시형태에서, 더미 게이트(116)를 제거하기 위한 습식 에칭 프로세스는, 암모늄 수산화물, 희석된 HF, 탈이온수, 및/또는 적합한 다른 부식액(etchant solution)을 포함하는 수산화물 용액에 대한 노출을 포함한다. 다른 실시형태에서, 에칭 가스로서 Cl2, HBr, 및 He를 사용하여, 약 650W 내지 약 800W의 소스 파워와, 약 100W 내지 약 120W의 바이어스 파워와, 약 60mTorr 내지 약 200mTorr의 압력하에서 더미 게이트(116)를 위한 건식 에칭 프로세스가 수행될 수 있다. 대체 실시형태에서, 더미 게이트(116)의 제거에 의해 게이트 유전체(114)가 제거될 수도 있다. 이어서, 게이트 유전체(114)를 형성하기 위해 이전에 사용된 바와 같은 실질적으로 동일 기술을 사용하여 실질적으로 동일 물질로부터 새로운 게이트 유전체가 핀(110) 상에 재형성될 수 있다. 따라서, ILD(120) 내의 더미 게이트(116)가 미리 차지하고 있는 공간을 포함하기 위해 개구(124)가 확장된다.
도 9는 개구(124) 내의 라이너(liner)(126)의 형성을 나타낸다. 라이너(126)는 티타늄 질화물(titanium nitride), 탄탈룸 질화물(tantalum nitride), 티타늄 알루미늄(titanium aluminum) 등으로 형성될 수 있다. 라이너(126)는 예컨대 CVD(chemical vapor disposition), 플레이팅(plating), ALD(atomic layer disposition), 또는 다른 적합한 기술에 의해 형성될 수 있다. 일부 실시형태에서, 라이너(126)는 약 3 옹스트롬(angstrom) 내지 약 20 옹스트롬의 범위 내의 두께를 가질 수 있다. 라이너(126)는 개구(124)의 측벽과 수평면을 커버한다. 라이너(126)는 ILD(122)의 상면을 더 커버할 수 있다. 라이너(126)는 워크 펑션 메탈 및 콘택트 장벽층으로서 기능하는 단일층이다. 즉, 라이너(126)는 FinFET(100)이 턴 온될 때 핀(110) 내의 전하를 포함한다. 동시에, 라이너(126)는 둘러싸는 유전체층들로 게이트 콘택트의 금속 엘리먼트(metallic element)(후속 프로세스 단계에서 형성됨)이 확산되는 것을 방지한다. 기존의 FinFET에서 콘택트 장벽층과 워크 펑션 메탈이 동일 물질(예컨대, 티타늄 질화물, 타탄룸 질화물, 또는 티타늄 알루미늄)로 형성될 수 있는 것이 관찰된다. 따라서, 워크 펑션 메탈과 콘택트 장벽층은 단일 라이너로 통합(merge)될 수 있다.
라이너(126)에서의 콘택트 장벽층과 워크 펑션 메탈의 통합은 FinFET(100) 내의 고저항층을 제거(eliminate)한다. 따라서, FinFET(100)의 전체 접촉 저항이 감소된다.
도 10은 개구(124) 내의 콘택트(128)의 형성을 나타낸다. 콘택트(128)를 생성하기 위해 개구(124)가 충전된다. 콘택트(128)는 다른 물질이 사용될 수도 있지만 텅스텐, 알루미늄, 또는 구리로 형성될 수 있다. 제2 ILD(122) 상의 라이너(126)의 초과부분을 제거하기 위해 콘택트(128)와 라이너(126)에 대하여 CMP가 수행될 수 있다. 또한, ILD(122)의 상면과 동일 레벨이 되는 콘택트(128)의 상면이 CMP에 의해 얻어진다. 라이너(126)는 장벽층으로서 기능하고, 콘택트(128)의 금속 엘리먼트의 제2 ILD(122)로의 확산을 방지하는 것을 돕는다. 동시에, 라이너(126)는 워크 펑션 메탈로서 기능한다.
콘택트(128)는 라이너(126)에 비해 비교적 낮은 저항을 갖는다. 또한, 제1 ILD(120) 내의 콘택트(128)의 부분은 통상적인 FinFET 구조체 내의 게이트 전극의 부분으로서 기능한다. 즉, ILD(120) 내의 콘택트(128)의 부분은 FinFET(100)을 위한 시그널 메탈(signal metal)로서 기능한다. 따라서, 콘택트(128)는 FinFET(100) 내의 게이트 전극의 부분과 게이트 콘택트가 된다. 게이트 유전체(114), 라이너(126), 및 콘택트(128)는 총괄적으로 FinFET(100)에서 게이트, 게이트 콘택트, 및 게이트 콘택트 장벽을 형성한다. 단일 핀 FinFET(즉, 단일 핀 상에 게이트가 형성됨)으로서 FinFET(100)이 도시되어 있지만, 다양한 실시형태는 또한 다수 핀 FinFET에 적용될 수 있다.
실시형태에 의하면, 집적회로(IC) 구조체는 기판 및 기판 상에서 기판과 접속되는 반도체 스트립을 포함한다. 반도체 스트립의 상부는 핀을 형성한다. IC 구조체는 기판 상의 제1 ILD 및 제1 ILD 상의 제2 ILD를 더 포함한다. 핀은 제1 IlD로 연장되지만 제2 ILD로 연장되지 않는다. 라이너는 핀의 측벽과 상면 상에서 제2 ILD의 상면으로부터 제1 ILD로 연장된다. 제1 ILD 내의 시그널 메탈, 핀, 및 시그널 메탈 상에서 시그널 메탈에 접속되는 제2 ILD 내의 게이트 콘택트도 IC 구조체에 포함된다. 시그널 메탈과 핀 사이로 라이너가 연장되고, 라이너튼 게이트 콘택트의 측벽을 커버한다. 게이트 콘택트와 시그널 메탈은 연속된 금속 영역(uninterrupted metallic region)을 형성한다.
다른 실시형태에 의하면, 집적회로(IC) 구조체는 기판을 포함한다. 기판의 부분은 상방으로 연장되어 핀을 형성한다. 핀의 상면과 측벽 상에 게이트 유전체가 증착된다. 라이너는 게이트 유전체 위에 놓인다. 라이너의 부분 상에 있는 연속된 금속 피쳐(uninterrupted metallic feature)는 게이트 유전체 위에 놓인다. 라이너는 연속된 금속 피쳐의 상면으로부터 연장되고 금속 피쳐의 측벽을 커버한다. 또한, 게이트 유전체, 라이너, 및 연속된 금속 피쳐는 총괄적으로 게이트, 게이트 콘택트 장벽, 및 게이트 콘택트을 형성한다.
또 다른 실시형태에 의하면, 집적회로(IC) 구조체의 형성 방법은, 핀을 형성하기 위해 기판을 에칭하는 단계; 핀의 측벽의 적어도 부분과 상면 상에 게이트 유전체를 형성하는 단계; 게이트 유전체 상에 더미 게이트를 형성하는 단계; 더미 게이트 상에 ILD(interlayer dielectric)를 형성하는 단계; ILD 내에 개구를 형성하기 위해 ILD를 패터닝하는 단계; 더미 게이트의 부분을 노출시키는 단계; 더미 게이트를 제거하는 단계; 게이트 유전체를 노출시키기 위해 개구를 확장시키는 단계; 개구의 측벽과 저면을 커버하는 라이너를 형성하는 단계; 및 금속 물질로 개구를 충전시키는 단계를 포함한다. 게이트 유전체, 라이너, 및 금속 물질은 총괄적으로 게이트, 게이트 콘택트 장벽, 및 게이트 콘택트를 형성한다.
본 발명과 그 장점을 상세히 설명했지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 수정, 대체, 및 개조가 이루어질 수 있다는 것을 이해해야 한다.
또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 통상의 기술자는, 여기에 개시된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝을 본 발명으로부터 용이하게 인식할 것이다. 따라서, 청구범위는 이러한 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등이 그 범위 내에 포함되는 것으로 의도된다.

Claims (10)

  1. 집적회로(IC : integrated circuit) 구조체에 있어서,
    기판;
    상기 기판 상에 있고 상기 기판에 접속되는 반도체 스트립 - 반도체 스트립의 상부는 핀(fin)을 형성함 -;
    상기 기판 상의 제1 ILD(first inter-layer dielectric) - 상기 핀은 상기 제1 ILD 내로 연장됨 -;
    상기 제1 ILD 상의 제2 ILD - 상기 핀은 상기 제2 ILD 내로 연장되지 않음 -;
    상기 제2 ILD의 상면으로부터 상기 제1 ILD 내로 연장되며, 상기 핀의 상면과 측벽 상에 있는 라이너(liner);
    상기 핀 상의, 상기 제1 ILD 내에 있는 시그널 메탈(signal metal) - 상기 라이너의 일부분은 상기 시그널 메탈과 상기 핀 사이에 있음 -; 및
    상기 시그널 메탈 위에 있고 상기 시그널 메탈에 접속되는, 상기 제2 ILD 내에 있는 게이트 콘택트 - 상기 게이트 콘택트의 측벽은 상기 라이너에 의해 커버되고, 상기 게이트 콘택트 및 상기 시그널 메탈은 연속된 금속 영역(uninterrupted metallic region)을 형성함 -;
    를 포함하는, 집적회로 구조체.
  2. 제1항에 있어서,
    상기 집적회로 구조체는 개별 워크 펑션 메탈 또는 개별 게이트 콘택트 장벽은 포함하지 않는 것인, 집적회로 구조체.
  3. 제1항에 있어서,
    상기 라이너 아래에 있고 상기 핀의 상기 상면과 측벽 상에 있는 게이트 유전체를 더 포함하는, 집적회로 구조체.
  4. 제3항에 있어서,
    상기 게이트 유전체와 상기 핀 사이에 계면층(interfacial layer)을 더 포함하는, 집적회로 구조체.
  5. 제1항에 있어서,
    상기 제1 ILD와 상기 기판 사이의 상기 반도체 스트립의 대향 측면 상에 배치되는 제1 및 제2 유전체 영역을 더 포함하고, 상기 핀을 형성하는 상기 반도체 스트립의 상부는 상기 제1 및 제2 유전체 영역 위에서 연장되는, 집적회로 구조체.
  6. 제1항에 있어서,
    상기 라이너는 티타늄 질산염(titanium nitrate), 탄탈룸 질산염(tantalum nitrate), 티타늄 알루미늄(titanium aluminum), 또는 이것들의 조합으로 형성되는, 집적회로 구조체.
  7. 제1항에 있어서,
    상기 연속된 금속 영역은 텅스텐, 알루미늄, 구리, 또는 이것들의 조합으로 형성되는, 집적회로 구조체.
  8. 기판 - 상기 기판의 부분은 상방으로 연장되어 핀(fin)을 형성함 -;
    상기 핀의 상면과 측벽 상의 게이트 유전체;
    상기 기판 상의 제1 ILD(first inter-layer dielectric) - 상기 핀은 상기 제1 ILD 내로 연장됨 -;
    상기 제1 ILD 상의 제2 ILD - 상기 핀은 상기 제2 ILD 내로 연장되지 않음 -;
    상기 게이트 유전체 상에 놓이고, 상기 제2 ILD의 상면으로부터 상기 제1 ILD 내로 연장되며, 상기 핀의 상면과 측벽 상에 있는 라이너(liner); 및
    상기 게이트 유전체 상에 놓인 상기 라이너의 부분 상의 연속된 금속 피쳐(uninterrupted metallic feature)
    를 포함하고,
    상기 라이너는 상기 연속된 금속 피쳐의 상면으로부터 연장되고, 상기 금속 피쳐의 측벽을 커버하고, 상기 게이트 유전체, 라이너, 및 연속된 금속 피쳐는 총괄적으로 게이트, 게이트 콘택트 장벽, 및 게이트 콘택트를 형성하며,
    상기 연속된 금속 피쳐는 상기 제2 ILD 내의 상기 게이트 콘택트를 포함하고, 상기 라이너는 상기 게이트 콘택트의 측벽을 커버하는, 집적회로(IC : integrated circuit) 구조체.
  9. 집적회로 구조체의 형성 방법에 있어서,
    핀을 형성하기 위해 기판을 에칭하는 단계;
    상기 핀의 측벽의 적어도 일부와 상면 상에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 상에 더미 게이트를 형성하는 단계;
    상기 더미 게이트 상에 ILD(interlayer dielectric)를 형성하는 단계;
    상기 ILD 내에 개구(opening)를 생성하기 위해 상기 ILD를 패터닝하고, 상기 더미 게이트의 부분을 노출시키는 단계;
    상기 더미 게이트를 제거하는 단계;
    상기 개구의 저면과 측벽을 커버하는 라이너(liner)를 형성하는 단계; 및
    상기 개구를 금속 물질로 충전시키는 단계;
    를 포함하고,
    상기 게이트 유전체, 라이너, 및 금속 물질은 총괄적으로 게이트, 게이트 콘택트 장벽, 및 게이트 콘택트를 형성하며,
    상기 ILD 내의 상기 금속 물질은 상기 게이트 콘택트를 형성하고,
    상기 라이너는 상기 핀의 상면과 측벽 상에 있고 상기 게이트 콘택트의 측벽을 커버하는,
    집적회로 구조체 형성 방법.
  10. 제9항에 있어서,
    상기 게이트 유전체는 유전체층 상에 형성되고,
    상기 핀을 형성하기 위해 상기 기판을 에칭하는 단계 이후에,
    상기 핀의 양측면 상의 상기 기판 상에 상기 유전체층을 형성하는 단계; 및
    상기 핀을 노출시키기 위해 상기 유전체층을 리세싱(recessing)하는 단계;
    를 더 포함하는,
    집적회로 구조체 형성 방법.
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