DE102013105608B3 - FinFET mit Metallgate und Gate-Kontaktstruktur und Herstellungsverfahren dafür - Google Patents

FinFET mit Metallgate und Gate-Kontaktstruktur und Herstellungsverfahren dafür Download PDF

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Abstract

Eine Ausführungsform umfasst ein Substrat, wobei sich ein Teil des Substrates unter Ausbildung einer Finne nach oben erstreckt, ein Gate-Dielektrikum über einer Oberseite sowie auf Seitenwänden der Finne, eine Deckschicht, die über dem Gate-Dielektrikum liegt, sowie ein ununterbrochenes metallisches Element über der Deckschicht, wobei ein Teil der Deckschicht über dem Gate-Dielektrikum liegt, wobei sich die Deckschicht von einer Oberseite des ununterbrochenen metallischen Elementes erstreckt und Seitenwände des metallischen Elementes bedeckt, und wobei das Gate-Dielektrikum, die Deckschicht sowie das ununterbrochene metallische Element gemeinsam eine Gate, eine Gate-Kontaktsperre sowie einen Gate-Kontakt ausbilden.

Description

  • HINTERGRUND
  • Mit der zunehmenden Verkleinerung integrierter Schaltkreise (IC) sowie den wachsenden Anforderungen an die Geschwindigkeit von ICs benötigen Transistoren höhere Steuerströme bei zunehmend kleineren Abmessungen. Es wurden daher Fin-Feldeffekttransistoren (FinFETs) entwickelt. Bei einem typischen FinFET werden Teile eines Substrates weggeätzt, um eine vertikale Finnenstruktur zu erzeugen. Diese vertikale Finnenstruktur wird dazu verwendet, um Source-/Drain-Bereiche in lateraler Richtung auszubilden, wodurch ein Kanalbereich in der Finne ausgebildet wird. Ein Gate wird über dem Kanalbereich der Finne in der vertikalen Richtung ausgebildet, um einen FinFET auszubilden. Daraufhin können ein Zwischenschicht-Dielektrikum (ILD) sowie eine Vielzahl Zwischenschichten über dem FinFET ausgebildet werden. Das ILD umfasst Gate-Kontakte, die das Gate mit anderen aktiven Komponenten in dem IC mit Hilfe der Vielzahl Verbindungsschichten elektrisch verbinden.
  • Ein Problem bei den bestehenden FinFETs ist der hohe Kontaktwiderstand. Beispielsweise kann ein typisches Gate ein Gate-Dielektrikum sowie eine Gate-Elektrode über dem Gate-Dielektrikum umfassen. Die Gate-Elektrode in einem FinFET umfasst eine Austrittsarbeitsmetallschicht, welche es erlaubt, dass der FinFET eine Ladung in den Kanalbereich (d. h. in die Finne) induziert, wenn eine angemessene Vorspannung angelegt ist. Leider ist der Kontaktwiderstand des Austrittsarbeitsmetalls vergleichsweise hoch. Der Gate-Kontakt kann ebenso eine Hochwiderstandsschicht aufweisen, beispielsweise eine Diffusionssperrschicht, welche die Bodenfläche und die Seitenwände des Kontaktes bedeckt. Die Verwendung des Austrittsarbeitsmetalls sowie der Diffusionssperrschicht stellen einen relevanten Faktor für die FinFET-Funktionalität dar. Jedoch kann der vergleichsweise hohe Kontaktwiderstand dieser Schichtzusammensetzung einen unerwünscht hohen Kontaktwiderstand in dem Bauteil verursachen.
  • US 2010/0314684 A1 beschreibt einen FinFET mit getrennten Gates und ein Verfahren zu seiner Herstellung. Der FinFET wird mit einem Substrat, einer Finne, einem Dummy-Gate aus Polysilizium und einem Dummy-Gateoxid aus SiO2 sowie einer ILD aus SiO2 hergestellt. Über eine Öffnung, die seitlich von der Finne liegt, wird ein Teil des Dummy-Gates mit dem Dummy-Gateoxid selektiv entfernt, und ein neues Gateoxid aus High-k Materialien wird gebildet. Darauf werden eine Gate-Elektrode und eine Füllung aus Wolfram gebildet.
  • Die US 2012/0286337 A1 beschreibt ebenfalls einen FinFET mit einem Substrat, einer Finne, einer ersten ILD, einer zweiten ILD, einem Gateoxid und einer Deckschicht. Ein Signalmetall als Gate-Elektrode in der ersten ILD und ein Gate-Kontakt in der zweiten ILD werden ausgebildet.
  • Die US 2002/0142531 A1 und die US 2004/0126977 A1 beschreiben integrierte Schaltkreise mit ununterbrochenen Metallbereichen für Signal und Kontakt, sie betreffen jedoch keine FinFETs.
  • Die US 2013/0037886 A1 beschreibt die Herstellung von FinFETs mit Dummy-Gates, erläutert jedoch nicht das Ausbilden des Gate-Kontakts.
  • Die Erfindung sieht eine integrierte Schaltkreisstruktur gemäß Patentanspruch 1 und ein Verfahren für die Ausbildung einer integrierten Schaltkreisstruktur gemäß Patentanspruch 9 vor. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der vorliegenden Ausführungsformen sowie deren Vorteile wird nunmehr Bezug auf die nachstehende Beschreibung in Verbindung mit den begleitenden Zeichnungen genommen, bei welchen:
  • die 1–10 Querschnittsansichten von Zwischenschritten bei der Herstellung einer integrierten Schaltkreisstruktur (IC) gemäß verschiedenen Ausführungsformen sind.
  • GENAUE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Die Herstellung und die Verwendung der vorliegenden Ausführungsformen sind nachstehend im Detail erklärt.
  • Es werden Ausführungsformen integrierter Schaltkreisstrukturen (IC) mit Bezug auf einen spezifischen Kontext, nämlich einen Fin-Feldeffekttransistor (FinFET) beschrieben. Andere Transistorstrukturen (etwa Tunnel-Feldeffekttransistoren oder Nanodraht-Feldeffekttransistoren) sowie analoge Strukturen liegen innerhalb des vorgesehenen Umfangs der Offenbarung. Der FinFET kann in einem Mikroprozessor, in einer Speicherzelle und/oder in einem anderen integrierten Schaltkreis (IC) umfasst sein.
  • Die 1–10 veranschaulichen Querschnittsansichten verschiedener Zwischenstadien bei der Herstellung einer integrierten Schaltkreisstruktur (IC) 100 gemäß verschiedenen Ausführungsformen, wobei die Querschnittsansicht derart gewählt ist, dass sie eine Finne schneidet, anstatt einen der Source-/Drain-Bereiche. Bei der vorliegenden Offenbarung wird der Ausdruck integrierte Schaltkreisstruktur (IC) 100 derart verwendet, dass er sich auf einen Fin-Feldeffekttransistor (FinFET) 100 bezieht. FinFET 100 bezieht sich somit auf irgendeinen Finnen-basierten Multigate-Transistor. Der FinFET 100 wird zunächst mit einem Dummy-Gate über einem Gate-Dielektrikum ausgebildet. Ein Zwischenschicht-Dielektrikum (ILD) wird über dem FinFET 100 ausgebildet und strukturiert, um das Dummy-Gate freizulegen. Daraufhin wird das Dummy-Gate entfernt. Eine Sperrschicht wird daraufhin ausgebildet, um das Gate-Dielektrikum sowie die Seitenwände der ILD zu bedecken. Die strukturierte Öffnung des ILD wird gefüllt, wobei gleichzeitig eine Gate-Struktur vervollständigt und ein Gate-Kontakt ausgebildet wird. Die Sperrschicht dient sowohl als Kontaktsperrschicht als auch als Austrittsarbeitsmetall. Es wird daher eine der Schichten mit hohem Widerstand in der Gate-Struktur vermieden, wodurch der Gesamtkontaktwiderstand des Bauteils verringert wird.
  • Die 1 veranschaulicht eine Querschnittsansicht eines FinFETs 100, welcher ein Substrat 102 umfasst. Das Substrat 102 kann ein massives Substrat oder ein Halbleiter-auf-Nichtleiter(SOI)-Substrat sein. Das Substrat 102 kann aus Silizium oder Silizium-Germanium ausgebildet sein, obwohl auch andere Halbleitermaterialien einschließlich Gruppe-III-, Gruppe-IV- sowie Gruppe-V-Elemente verwendet werden können.
  • Eine Pufferschicht 104 sowie eine Maske 106 können auf dem Substrat 102 ausgebildet sein. Die Pufferschicht 104 kann aus Siliziumoxyd unter Verwendung von z. B. einem thermischen Oxidationsprozess ausgebildet sein. Die Pufferschicht 104 kann als eine Adhäsionsschicht dienen und Verspannungen zwischen dem Substrat 102 und der Maske 106 verringern. Die Pufferschicht 104 kann weiterhin als eine Ätzstoppschicht für die Ätzmaske 106 dienen. Die Maske 106 kann aus Siliziumnitrid unter Verwendung von beispielsweise chemischer Dampfabscheidung bei Niederdruck (LPCVD), thermischer Nitrierung von Silizium, Plasmaverstärkter chemischer Dampfabscheidung (PECVD) oder anodischer Plasmanitrierung ausgebildet werden. Die Maske 106 wird als eine Hartmaske während darauffolgender Fotolithografieprozesse verwendet. Die Fotolackschicht 108 wird über der Maske 106 ausgebildet und strukturiert, wobei Teile der darunterliegenden Maske 106 freigelegt werden.
  • Nunmehr mit Bezug auf 2 werden die Maske 106 sowie die Pufferschicht 104 durch die Öffnungen in der Fotolackschicht 108 hindurch geätzt. Das Substrat 102 wird daraufhin geätzt, wodurch eine Firme 110 ausgebildet wird. Obwohl lediglich eine Firme 110 in 2 gezeigt ist, umfassen alternative Ausführungsformen das Ausbilden mehrerer Finnen in demselben Prozessschritt (z. B. das Ausbilden eines Multi-Finnen-FinFETs oder das gleichzeitige Ausbilden mehrerer FinFETs). Daraufhin wird die Fotolackschicht 108 entfernt. Alternativ können die Finnen ebenso durch Abscheiden einer Oxidschicht (z. B. Siliziumoxid) über dem Substrat 102, das Strukturieren der Oxidschicht sowie das epitaktische Aufwachsen der Firmen ausgebildet werden.
  • In 3 wird eine dielektrische Schicht 112 über dem Substrat 102 ausgebildet. Die dielektrische Schicht 112 kann aus Siliziumoxid ausgebildet sein, obwohl auch andere dielektrische Materialien wie SiN, SiC oder dergleichen verwendet werden können. Die dielektrische Schicht 112 kann deckend über dem Substrat 102 abgeschieden sein. Bei verschiedenen Ausführungsformen, die mehrere Finnen umfassen, kann die dielektrische Schicht 112 als eine Isolatorschicht dienen, um einzelne Finnen voneinander zu isolieren. Ein chemisch-mechanischer Polierprozess (CMP) wird auf die dielektrische Schicht 112 angewendet, so dass die Oberseite der dielektrischen Schicht 112 mit der Oberseite der Finne 110 fluchtet.
  • Die 4 veranschaulicht das Aussparen der dielektrischen Schicht 112, beispielsweise durch Ätzen. Als Ergebnis des Aussparen ist ein Teil der Finne 110 freigelegt, um sich über die Oberseite der dielektrischen Schicht 112 hinaus zu erstrecken. Wenn der FinFET 100 vollständig ausgebildet ist, erstreckt sich dieser Teil der Finne 110 über die Oberfläche der dielektrischen Schicht 112 hinaus und dient als ein Kanalbereich.
  • Die 5 veranschaulicht die Ausbildung eines Gate-Dielektrikums 114 sowie eines Dummy-Gates 116 über der Finne 110. Das Gate-Dielektrikum 114 kann aus Siliziumdioxid, Siliziumnitrid oder einem dielektrischem Material mit hohem k-Wert, etwa mit einem k-Wert größer als beispielsweise 7,0, ausgebildet werden. Das dielektrische Material mit hohem k-Wert kann Metalloxide aufweisen. Beispiele für Metalloxide, die für dielektrische Materialien mit hohem k-Wert verwendet werden, umfassen Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und Mischungen dieser. Bei manchen Ausführungsformen weist das Gate-Dielektrikum 114 eine Dicke in dem Bereich zwischen ungefähr 0,5 nm bis 3 nm (5 bis 30 Angström) auf. Das Gate-Dielektrikum kann auf der Oberseite sowie auf Seitenwänden der Finne 110 mit Hilfe eines thermischen Oxidationsverfahrens ausgebildet werden, oder es wird über der Finne 110 deckend abgeschieden. Bei alternativen Ausführungsformen kann eine Grenzschicht (nicht dargestellt) ebenso zwischen der Finne 110 und dem Gate-Dielektrikum 114 ausgebildet werden. Die Grenzschicht kann Siliziumoxid umfassen und dient als ein Kleber bzw. eine Pufferschicht zwischen dem Gate-Dielektrikum 114 und dem Substrat 102. Das Dummy-Gate 116 wird über dem Gate-Dielektrikum 114 ausgebildet. Das Dummy-Gate 116 kann aus Polysilizium, amorphem Silizium oder dergleichen ausgebildet sein. Es ist bemerkenswert, dass keine Austrittsarbeitsmetallschicht in Verbindung mit dem Gate-Dielektrikum 114 und dem Dummy-Gate 116 ausgebildet wird.
  • Die 6 veranschaulicht die Ausbildung von Gate-Abstandshaltern 118 sowie eines ersten Zwischenschicht-Dielektrikums (ILD) 120. Die Gate-Abstandshalter 118 können aus Siliziumoxid, Siliziumnitrid und dergleichen ausgebildet werden. Die erste ILD 120 kann aus Siliziumoxid, Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG) und dergleichen ausgebildet werden. Die erste ILD 120 kann deckend über der Dielektrikumsschicht 112 sowie über dem Gate-Abstandshalter 118 abgeschieden werden. Daraufhin werden die verbleibenden Teile des FinFETs 100 einschließlich der Source-/Drain-Bereiche sowie der Source-/Drain-Silizide (nicht dargestellt) in der lateralen Richtung ausgebildet. Der Ausbildungsprozess dieser Komponenten ist aus dem Stand der Technik sehr gut bekannt und wird daher an dieser Stelle nicht wiederholt.
  • In 7 wird eine zweite ILD 122 über der ersten ILD 120, den Gate-Abstandshaltern 118 sowie dem Dummy-Gate 116 ausgebildet. Die zweite ILD 122 kann aus im Wesentlichen demselben Material unter Verwendung im Wesentlichen desselben Prozesses wie die erste ILD 120 ausgebildet werden. Alternativ kann die zweite ILD 122 aus einem sich von dem Material der ersten ILD 120 unterscheidenden Material ausgebildet werden. Beispielsweise kann die erste ILD 120 aus PSG und die zweite ILD 122 aus Siliziumoxid ausgebildet sein. Die zweite ILD 122 wird strukturiert, um eine Öffnung 124 auszubilden, welche das darunterliegende Dummy-Gate 116 freilegt. Die Öffnung 124 kann beispielsweise unter Verwendung einer Kombination von Fotolithografie- und Ätztechniken ausgebildet werden.
  • Die 8 veranschaulicht die Entfernung des Dummy-Gates 116. Das Dummy-Gate 116 kann beispielsweise unter Verwendung eines Nassätz- und/oder eines Trockenätzprozesses entfernt werden. Bei zumindest einer Ausführungsform umfasst ein Nassätzprozess für die Entfernung des Dummy-Gates 116 das Aussetzen dieser einer Hydroxidlösung, welche Ammoniumhydroxid, verdünnte HF, deionisiertes Wasser und/oder andere geeignete Ätzlösungen enthält. Bei anderen Ausführungsformen kann ein Trockenätzprozess für die Entfernung des Dummy-Gates bei einer Leistungszufuhr von ungefähr 650 bis 800 Watt, einer angelegten Leistung von ungefähr 100 bis 120 Watt und bei einem Druck von ungefähr 8 bis 26 Pa (60 bis 200 mTorr) unter Verwendung von Cl2, HBr und He als Ätzgase durchgeführt werden. Bei einer alternativen Ausführungsform kann das Gate-Dielektrikum 114 ebenso mit der Entfernung des Dummy-Gates 116 entfernt werden. Ein neues Gate-Dielektrikum kann dann über der Finne 110 aus im Wesentlichen denselben Materialien und unter Verwendung im Wesentlichen denselben Techniken, wie sie zuvor für die Ausbildung des Gate-Dielektrikums 114 verwendet wurden, ausgebildet werden. Die Öffnung 124 wird daraufhin erweitert, um den Platz einzunehmen, welcher zuvor von dem Dummy-Gate 116 in der ILD 120 eingenommen wurde.
  • Die 9 veranschaulicht die Ausbildung einer Deckschicht 126 in der Öffnung 124. Die Deckschicht 126 kann aus Titannitrid, Tantalnitrid, Titan-Aluminium und dergleichen ausgebildet werden. Die Deckschicht 126 kann beispielsweise mit Hilfe chemischer Dampfabscheidung (CVD), Plattieren, atomarer Schichtabscheidung (ALD) oder mit Hilfe anderer geeigneter Techniken ausgebildet werden. Bei bestimmten Ausführungsformen kann die Deckschicht 126 eine Dicke zwischen ungefähr 0,3 nm und 2 nm (3 und 20 Angström) aufweisen. Die Deckschicht 126 bedeckt die lateralen Oberflächen sowie die Seitenwände der Öffnung 124. Die Deckschicht 126 kann weiterhin die Oberseite der ILD 122 bedecken. Die Deckschicht 126 ist eine Einzelschicht, welche sowohl als Kontaktsperrschicht sowie als Austrittsarbeitsmetall dient. D. h., die Deckschicht 126 induziert Ladung in die Finne 110, wenn der FinFET 100 angeschaltet wird. Gleichzeitig verhindert die Deckschicht 126 die Diffusion von metallischen Elementen eines Gate-Kontaktes (ausgebildet in den nachfolgenden Prozessschritten) in die umgebenden Dielektrikumsschichten hinein. Bei bestehenden FinFETs wurde beobachtet, dass die Kontaktsperrschichten sowie die Austrittsarbeitsmetalle aus demselben Material ausgebildet werden können (z. B. Titannitrid, Tantalnitrid oder Titan-Aluminium). Daher kann ein Austrittsarbeitsmetall und eine Kontaktsperre in einer einzigen Schicht aufgehen.
  • Die Vereinigung einer Kontaktsperrschicht mit einem Austrittsarbeitsmetall durch die Deckschicht 126 verhindert das Vorliegen einer Schicht mit hohem Widerstand in dem FinFET 100. Daher wird der Gesamtkontaktwiderstand des FinFETs 100 verringert.
  • Die 10 veranschaulicht die Ausbildung des Kontaktes 128 in der Öffnung 124. Die Öffnung 124 wird aufgefüllt, um den Kontakt 128 zu erzeugen. Der Kontakt 128 kann aus Wolfram, Aluminium oder Kupfer ausgebildet sein, obwohl auch andere metallische Materialien ebenso verwendet werden können. Der Kontakt 128 und die Deckschicht 126 können einem CMP-Prozess unterzogen werden, um überschüssige Teile der Deckschicht 126 über der zweiten ILD 122 zu entfernen. Der CMP-Prozess führt auch dazu, dass die Oberseite des Kontaktes 128 mit der Oberseite der ILD 122 fluchtet. Die Deckschicht 126 wirkt als eine Sperrschicht und trägt dazu bei, die Diffusion der metallischen Elemente des Kontaktes 128 in die zweite ILD 122 zu vermeiden. Gleichzeitig dient die Deckschicht 126 als ein Austrittsarbeitsmetall.
  • Der Kontakt 128 weist einen vergleichsweise niedrigen Widerstand im Vergleich zu der Deckschicht 126 auf. Darüber hinaus wirken Teile des Kontaktes 128 in der ersten ILD 120 als Teil einer Gate-Elektrode in einer herkömmlichen FinFET-Struktur. D. h., die Teile des Kontaktes 128 in der ILD 120 wirken als ein Signalmetall für den FinFET 100. Daher ist der Kontakt 128 sowohl ein Gate-Kontakt als auch ein Teil der Gate-Elektrode in dem FinFET 100. Das Gate-Dielektrikum 114, die Deckschicht 126 sowie der Kontakt 128 bilden gemeinsam ein Gate, einen Gate-Kontakt sowie eine Gate-Kontaktsperre in dem FinFET 100. Obwohl der FinFET 100 als ein FinFET mit einer einzigen Firme dargestellt ist (d. h. das Gate ist über einer einzigen Firme ausgebildet), können verschiedene Ausführungsformen ebenso auf einen FinFET mit mehreren Finnen angewendet werden.
  • Gemäß einer Ausführungsform umfasst eine integrierte Schaltkreisstruktur (IC) ein Substrat sowie einen Halbleiterstreifen über und verbunden mit dem Substrat. Ein Teil des Halbleiterstreifens bildet eine Firme. Die IC-Struktur umfasst weiterhin ein erstes Zwischenschicht-Dielektrikum (ILD) über dem Substrat und ein zweites ILD über dem ersten ILD. Die Firme erstreckt sich in die erste ILD hinein, die Firme erstreckt sich jedoch nicht in die zweite ILD hinein. Eine Deckschicht erstreckt sich von einer Oberseite der zweiten ILD in die erste ILD hinein sowie über eine Oberseite sowie Seitenwände der Firme. Die IC-Struktur umfasst weiterhin ein Signalmetall in der ersten ILD sowie einen Gate-Kontakt in der zweiten ILD über und verbunden mit dem Signalmetall. Die Deckschicht erstreckt sich zwischen dem Signalmetall und der Firme und die Deckschicht bedeckt Seitenwände des Gate-Kontaktes. Der Gate-Kontakt und das Signalmetall bilden einen ununterbrochenen metallischen Bereich.
  • Gemäß einer anderen Ausführungsform umfasst eine integrierte Schaltkreisstruktur (IC) ein Substrat. Ein Teil des Substrates erstreckt sich nach oben unter Ausbildung einer Firme. Ein Gate-Dielektrikum ist über einer Oberseite und an Seitenwänden der Firme angeordnet. Eine Deckschicht liegt über dem Gate-Dielektrikum. Ein ununterbrochenes metallisches Element über einem Teil der Deckschicht liegt über dem Gate-Dielektrikum. Die Deckschicht erstreckt sich von einer Oberseite des ununterbrochenen metallischen Elementes und bedeckt Seitenwände des metallischen Elementes. Darüber hinaus bilden das Gate-Dielektrikum, die Deckschicht sowie das ununterbrochene metallische Element gemeinsam ein Gate, eine Gate-Kontaktsperre sowie einen Gate-Kontakt.
  • Bei noch einer anderen Ausführungsform umfasst ein Verfahren für die Ausbildung einer integrierten Schaltkreisstruktur (IC) das Ätzen eines Substrates zur Ausbildung einer Finne, das Ausbilden eines Gate-Dielektrikums über der Oberseite und zumindest über Teilen von Seitenwänden der Finne, das Ausbilden eines Dummy-Gates über dem Gate-Dielektrikum, das Ausbilden eines Zwischenschicht-Dielektrikums (ILD) über dem Dummy-Gate, das Strukturieren der ILD, um eine Öffnung in der ILD zu erzeugen, das Freilegen eines Teils des Dummy-Gates, das Entfernen des Dummy-Gates, das Erweitern der Öffnung, um das Gate-Dielektrikum freizulegen, das Ausbilden einer Deckschicht, die eine Unterseite sowie Seitenwände der Öffnung bedeckt, und das Füllen der Öffnung mit einem metallischen Material. Das Gate-Dielektrikum, die Deckschicht sowie das metallische Material bilden gemeinsam ein Gate, eine Gate-Kontaktsperre sowie einen Gate-Kontakt.

Claims (14)

  1. Integrierte Schaltkreisstruktur (IC), die aufweist: ein Substrat (102); einen Halbleiterstreifen über und verbunden mit dem Substrat, wobei ein oberer Teil des Halbleiterstreifens eine Finne (110) ausbildet; ein erstes Zwischenschicht-Dielektrikum (ILD) (120) über dem Substrat (102), wobei sich die Finne (110) in das erste ILD (120) hinein erstreckt; ein zweites ILD (122) über dem ersten ILD (120), wobei sich die Finne (110) nicht in das zweite ILD (122) hinein erstreckt; eine Deckschicht (126), die sich von einer Oberseite des zweiten ILD (122) in die erste ILD (120) hinein und über eine Oberseite sowie über Seitenwände der Finne (110) erstreckt; ein Signalmetall in dem ersten ILD (120) über der Finne (110), wobei ein Teil der Deckschicht (126) zwischen dem Signalmetall und der Finne (110) angeordnet ist; und ein Gate-Kontakt (128) in dem zweiten ILD (122) über und verbunden mit dem Signalmetall, wobei die Deckschicht (126) Seitenwände des Gate-Kontaktes (128) bedeckt, und wobei der Gate-Kontakt (128) sowie das Signalmetall einen ununterbrochenen Metallbereich ausbilden.
  2. IC-Struktur nach Anspruch 1, wobei die IC-Struktur keine gesonderte Gate-Kontaktsperre und kein gesondertes Austrittsarbeitsmetall aufweist.
  3. IC-Struktur nach Anspruch 1 oder 2, die weiterhin ein Gate-Dielektrikum (114) unter der Deckschicht (126) und über der Oberseite sowie auf Seitenwänden der Finne (110) aufweist.
  4. IC-Struktur nach Anspruch 3, die weiterhin eine Grenzschicht zwischen dem Gate-Dielektrikum (114) und der Finne (110) aufweist.
  5. IC-Struktur nach einem der vorangegangenen Ansprüche, die weiterhin einen ersten und einen zweiten Dielektrikumsbereich aufweist, die auf gegenüberliegenden Seiten des Halbleiterstreifens zwischen dem ersten ILD (120) und dem Substrat (102) angeordnet sind, wobei sich der Teil des Halbleiterstreifens, welcher die Finne (110) ausbildet, über den ersten und den zweiten Dielektrikumsbereich erstreckt.
  6. IC-Struktur nach einem der vorangegangenen Ansprüche, bei der die Deckschicht (126) aus Titannitrid, Tantalnitrid, Titan-Aluminium oder einer Kombination dieser ausgebildet ist.
  7. IC-Struktur nach einem der vorangegangenen Ansprüche, bei der der ununterbrochene metallische Bereich aus Wolfram, Aluminium, Kupfer oder einer Kombination dieser ausgebildet ist.
  8. IC-Struktur nach einem der vorangehenden Ansprüche, bei der das Gate-Dielektrikum (114) aus Siliziumoxid, Siliziumnitrid, einem Dielektrikum mit einem hohen k-Wert oder einer Kombination dieser ausgebildet ist.
  9. Verfahren für die Ausbildung einer integrierten Schaltkreisstruktur (IC), das aufweist: Ätzen eines Substrates (102) unter Ausbildung einer Finne (110); Ausbilden eines Gate-Dielektrikums (114) über einer Oberseite und zumindest auf Teilen von Seitenwänden der Finne (110); Ausbilden eines Dummy-Gates (116) über dem Gate-Dielektrikum (114); Ausbilden eines ersten Zwischenschicht-Dielektrikums (ILD) (120) über dem Substrat (102); Ausbilden eines zweiten Zwischenschicht-Dielektrikums (ILD) (122) über dem ersten ILD (120) und dem Dummy-Gate (116); Strukturieren des zweiten ILD (122), um eine Öffnung in dem ILD zu erzeugen, wobei die Öffnung einen Teil des Dummy-Gates (116) freilegt; Entfernen des Dummy-Gates (116); Ausbilden einer Deckschicht (126), welche eine Unterseite sowie Seitenwände der Öffnung bedeckt; und Füllen der Öffnung mit einem metallischen Material (128), wobei das Gate-Dielektrikum (114), die Deckschicht (126) sowie das metallische Material (128) gemeinsam ein Gate, eine Gate-Kontaktsperre sowie einen Gate-Kontakt ausbilden; und wobei ein Signalmetall in dem ersten ILD (120) und der Gate-Kontakt in dem zweiten ILD (122) einen ununterbrochenen Metallbereich ausbilden.
  10. Verfahren nach Anspruch 9, bei dem das Gate-Dielektrikum (114) über einer dielektrischen Schicht ausgebildet wird, und das weiterhin nach dem Ätzen des Substrates (102) zur Ausbildung einer Finne (110) aufweist: Ausbilden einer dielektrischen Schicht (112) über dem Substrat (102) auf beiden Seiten der Finne (110); und Aussparen der dielektrischen Schicht (112), um die Finne (110) freizulegen.
  11. Verfahren nach Anspruch 9 oder 10, das weiterhin nach dem Entfernen des Dummy-Gates (116) das Entfernen des Gate-Dielektrikums (114) und das Ausbilden eines neuen Gate-Dielektrikums in der Öffnung über der Oberseite und zumindest auf Teilen von Seitenwänden der Finne (110) aufweist.
  12. Verfahren nach einem der Ansprüche 9 bis 11, das weiterhin das Ausbilden der Deckschicht (126) mit Titannitrid, Tantalnitrid, Titan-Aluminium oder einer Kombination dieser aufweist.
  13. Verfahren nach einem der Ansprüche 9 bis 12, bei dem das Ausbilden der Deckschicht (126) das Verwenden eines chemischen Dampfabscheidungsverfahrens oder eines Verfahrens zur atomaren Schichtabscheidung aufweist.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei das Verfahren nicht das Ausbilden einer gesonderten Gate-Sperre oder eines Austrittsarbeitsmetalls in der IC-Struktur aufweist.
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