KR20090110667A - 게르마늄 응축을 이용한 ｃｍｏｓ 트랜지스터 및 그제조방법 - Google Patents

게르마늄 응축을 이용한 ｃｍｏｓ 트랜지스터 및 그제조방법 Download PDF

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Abstract

본 발명은 게르마늄 응축을 이용한 CMOS 트랜지스터 및 그 제조방법에 관하여 개시한다. 개시된 게르마늄 응축을 이용한 CMOS 트랜지스터는, 절연층; 상기 절연층 상에 형성되며, p-MOS 트랜지스터 영역과 n-MOS 트랜지스터 영역으로 구별된 실리콘층; 상기 p-MOS 트랜지스터 영역의 채널영역 상에 형성된 제1게이트 절연층 및 제1게이트; 및 상기 n-MOS 트랜지스터 영역의 채널영역 상에 형성된 제2게이트 절연층 및 제2게이트;를 구비한다. 상기 p-MOS 트랜지스터 영역의 소스 영역 및 드레인 영역은 게르마늄(Ge)이 응축되어 신장 긴장된 영역이며, 상기 n-MOS 트랜지스터 영역의 상기 채널영역은 Ge가 응축되어 신장 긴장된 영역이다.

Description

게르마늄 응축을 이용한 ＣＭＯＳ 트랜지스터 및 그 제조방법{CMOS transistor using germanium condensation and method of fabricating the same}
본 발명은 게르마늄 응축을 이용한 CMOS 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 p-MOS 영역과 n-MOS 영역을 동시에 게르마늄 응축을 하여 p-MOS 트랜지스터와 n-MOS 트랜지스터를 제조하는 방법에 관한 것이다.
반도체 소자의 속도를 증가시키기 위해서 실리콘을 기반으로 하는 소자의 접근 방법은 스케일링 다운(scaling down)이 주를 이뤘다. 그러나, 스케일링 다운이 한계에 이르고, 소자 증가로 인한 열 방출이 심각한 문제로 대두되었다. 이러한 열방출 문제를 해결하기 위해서 이동도가 높은 채널(high mobility channel)에 대한 연구에 많은 관심을 보이고 있다.
CMOS 트랜지스터는 하나의 기판에 p-MOS 트랜지스터와 n-MOS 트랜지스터를 구비한다. 하나의 기판에 p-MOS 트랜지스터와 n-MOS 트랜지스터를 형성하기 위해서 p 채널과 n 채널의 물질을 다르게 형성하는 방법이 제안되었다. 그러나, 이러한 방법은 선택적으로 에피텍셜 성장 공정을 필요로 하므로, 그 공정이 복잡해지고, 또한 비용도 증가된다.
본 발명은 실리콘 웨이퍼에 Ge 응축(condensation)을 이용하여 p 채널과 n채널을 구분하여 형성함으로써 용이하게 CMOS 트랜지스터를 제조하는 방법을 제공한다.
본 발명의 일 실시예에 따른 게르마늄 응축을 이용한 CMOS 트랜지스터는:
절연층;
상기 절연층 상에 형성되며, p-MOS 트랜지스터 영역과 n-MOS 트랜지스터 영역으로 구별된 실리콘층;
상기 p-MOS 트랜지스터 영역의 채널영역 상에 형성된 제1게이트 절연층 및 제1게이트; 및
상기 n-MOS 트랜지스터 영역의 채널영역 상에 형성된 제2게이트 절연층 및 제2게이트;를 구비하며,
상기 p-MOS 트랜지스터 영역의 소스 영역 및 드레인 영역은 게르마늄(Ge)이 응축되어 신장 긴장된 영역이며, 상기 n-MOS 트랜지스터 영역의 상기 채널영역은 Ge가 응축되어 신장 긴장된 영역이다.
상기 p-MOS 트랜지스터 영역의 상기 채널영역은 압축 긴장된 상태일 수 있다.
상기 신장 긴장된 영역은 0.1%~2% 길이 신장된 영역일 수 있다.
본 발명의 다른 국면에 따르면, 상기 p-MOS 트랜지스터 영역의 상기 채널 영역은 Ge가 응축된 영역이며, 상기 p-MOS 트랜지스터 영역의 상기 채널 영역의 Ge의 몰분율은 상기 p-MOS 트랜지스터 영역의 상기 소스 영역 및 드레인 영역의 Ge 몰분율 보다 낮게 형성될 수 있다.
본 발명의 다른 실시예에 따른 게르마늄 응축을 이용한 CMOS 트랜지스터의 제조방법은: 절연층 상의 실리콘층이 형성된 기판에서, 상기 실리콘층을 p-MOS 트랜지스터와 n-MOS 트랜지스터 영역으로 패터닝하는 단계;
상기 기판 상에서 상기 p-MOS 트랜지스터의 채널영역과, 상기 n-MOS 트랜지스터의 소스 영역 및 드레인 영역 상에 유전물질 마스크층을 형성하는 단계;
상기 기판 상으로 SiGe 층을 도포하는 단계; 및
상기 SiGe층을 산화시켜서 상기 기판 상에서 상기 마스크층으로 노출된 p-MOS 트랜지스터의 소스 영역 및 드레인 영역과 n-MOS 트랜지스터의 채널영역에 상기 SiGe 층의 Ge를 응축시키는 단계;를 구비할 수 있다.
본 발명에 따르면, 상기 p-MOS 트랜지스터의 채널영역은 상기 p-MOS 트랜지스터의 소스 영역 및 드레인 영역에 비해서 상대적으로 압축 긴장되(compressive strained)되고, 상기 n-MOS 트랜지스터의 채널영역은 신장 긴장된(tensile strained) 영역일 수 있다.
상기 유전물질 마스크층은 실리콘 나이트라이드 또는 실리콘 옥사이드로 형성될 수 있다.
본 발명에 따르면, 상기 SiGe 층 도포는 스퍼터링 또는 화학 기상 증착법으 로 수행될 수 있다.
본 발명에 따르면, 상기 Ge의 응축은, 상기 SiGe 층의 Ge가 상기 실리콘층에 응축되어 상기 Ge가 응축된 상기 실리콘층이 0.1~2% 길이 신장되게 형성될 수 있다.
본 발명의 다른 국면에 따르면, 상기 p-MOS 트랜지스터의 패터닝 단계는, 상기 p-MOS 트랜지스터의 영역 상으로 제2 SiGe 층을 도포하는 단계; 및 상기 제2 SiGe 층을 산화시켜서 상기 제2 SiGe층의 Ge를 상기 p-MOS 트랜지스터의 소스 영역, 드레인 영역, 및 채널 영역에 응축시키는 단계;를 더 포함할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 게르마늄 응축을 이용한 CMOS 트랜지스터 및 그 제조 방법을 상세히 설명한다. 참고로, 도면에 나타낸 각 층의 두께 및 폭은 설명을 위하여 다소 과장되게 도시한 것이다.
도 1은 본 발명의 일 실시예에 의한 CMOS 트랜지스터(100)의 구조를 나타낸 도면이다.
도 1을 참조하면, 실리콘 기판(110) 상에 절연층(112)이 형성되어 있다. 절연층(112)은 실리콘 산화물일 수 있다. 절연층(112) 상에는 서로 이격된 p-MOS 트랜지스터(120)와 n-MOS 트랜지스터(140)가 형성되어 있다. 이들 p-MOS 트랜지스터(120) 및 n-MOS 트랜지스터(140)는 CMOS(상보성금속산화물반도체, Complimentary Metal Oxide Semiconductor) 트랜지스터를 구성한다.
p-MOS 트랜지스터(120)는 절연층(112) 상의 p 채널(122)과, p 채널(122)의 양측에 각각 형성된 소스(121) 및 드레인(123)을 구비한다. 소스(121) 및 드레인(123)은 신장 긴장된(tensile stained) SiGe층이며, 이들 사이의 p 채널(122)은 상대적으로 압축 긴장(compressive strained)된 Si층일 수 있다. 압축 긴장이 형성된 채널(122)에서는 정공(hole)의 이동도(mobility)가 향상된다. 상기 p 채널(122)은 소스(121) 및 드레인(123)의 팽창에 의해서 압축된 상태이다.
소스(121) 및 드레인(123)의 팽창은 실리콘으로 이루어진 소스(121) 및 드레인(123)에 실리콘 보다 격자상수가 큰 Ge을 응축시켜서 형성된다. 소스(121) 및 드레인(123)은 0.1~2% 길이 신장될 수 있다.
n-MOS 트랜지스터(140)는 절연층(112) 상의 n 채널(142)과, n 채널(142)의 양측에 각각 형성된 소스(141) 및 드레인(143)을 구비한다. n 채널(142)은 신장성 긴장(tensile strained)된 SiGe 층이다. 상기 n 채널(142)은 소스(141) 및 드레인(143)과 비교해서 원자들이 신장되어 있다. 상기 n 채널(142)은 0.1~2% 길이 신장될 수 있다.
p-채널(122) 위에는 제1 게이트 절연층(124) 및 제1 게이트(125)가 순차적으로 적층되어 있다. 그리고, n-채널(142) 위에는 제2 게이트 절연층(144) 및 제2 게이트(145)가 순차적으로 적층되어 있다.
게이트 절연층(124, 144)는 실리콘 옥사이드 또는 실리콘 옥사이드 보다 유전율이 높은 유전물질로 형성될 수 있다. 게이트(125, 145)는 폴리 실리콘 또는 금속 물질로 형성될 수 있다. 소스(121, 141) 및 드레인(123, 143)은 각각 도핑에 의해서 형성될 수 있다.
상기 트랜지스터(120, 140)는 핀(fin) 구조, 트리게이트(trigate), 오메가 게이트, 게이트 올 어라운드(gate-all-around) 구조일 수 있다.
한편, 본 발명의 변형예로서, 상기 p-MOS 트랜지스터의 채널 영역(122)도 SiGe층일 수 있다. 상기 p-MOS 트랜지스터의 채널 영역의 SiGe층의 Ge의 몰분율은 상기 p-MOS 트랜지스터 영역의 상기 소스(121) 및 드레인(122)의 Ge 몰분율 보다 낮게 형성된다. 이러한 채널영역(122)을 SiGe 물질로 형성하는 것은 정공의 이동도를 향상시키기 위한 것이며, Ge 몰분율의 차이는 후술하는 제조방법에서 채널영역(122)을 압축 긴장되게 하기 위해서 소스 영역 및 드레인 영역에 Ge 응축에 기인한다.
도 1에서는 도시되지 않았지만, p-MOS 트랜지스터(120)와 n-MOS 트랜지스터(140)는 소자분리영역(미도시)으로 분리될 수 있다.
이하 도면을 참조하여 본 발명의 실시예에 의한 CMOS 트랜지스터의 제조방법을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예의 의한 CMOS 트랜지스터의 제조방법을 단계별로 설명하는 도면이다.
먼저, 도 2a를 참조하면, 실리콘 기판(210) 상에 절연층(212)이 형성되며, 절연층(212) 상에 실리콘층(214)을 형성한다. 이에 따라 SOI(silicon on insulator)이 형성된다.
도 2b를 참조하면, 실리콘층(214)을 패터닝하여 p-MOS 트랜지스터 영역(220)에는 소스 영역(221), 채널 영역(222), 및 드레인 영역(223)이 형성된다. n-MOS 트랜지스터 영역(240)에는 소스 영역(241), 채널 영역(242) 및 드레인 영역(243)이 형성된다. 이어서, p-MOS 트랜지스터 영역(220)과 n-MOS 트랜지스터 영역(220)을 덮는 마스크층(230)을 형성한다. 마스크층(230)은 유전물질, 예컨대 실리콘 나이트라이드(Si3N4)로 형성될 수 있다.
도 2c를 참조하면, 마스크층(240)을 패터닝하여 p-MOS 트랜지스터 영역(220)의 소스 영역(221) 및 드레인 영역(222)을 개방한 제1홀(h1)과, n-MOS 트랜지스터 영역(240)의 채널영역(242)을 개방하는 제2홀(h2)을 형성한다.
도 2d를 참조하면, 기판(210) 상으로 SiGe층(250)을 형성한다. SiGe층(250)의 형성은 스퍼터링 공정 또는 화학 기상증착(chemical vapor deposition: CVD) 방법을 사용할 수 있다. 이러한 SiGe 층(250) 형성은 개방된 p-MOS 트랜지스터의 소스 영역(221) 및 드레인 영역(223)과, n-MOS 트랜지스터의 채널영역(242)과 SiGe 층(250)을 접촉시키기 위한 것이다.
이어서, SiGe 층(250)을 건식 산화 또는 습식 산화를 한다. 이 산화과정은 퍼니스(furnace)에 기판(210)을 배치한 상태에서 800~950 ℃에서 수분 ~ 1시간 열처리하면서 산소를 퍼니스에 공급하여 수행된다. 이러한 열처리 조건은 SiGe 층(250)의 두께와, SiGe층(250)의 Ge의 몰 분율에 따라서 달라질 수 있다. 상기 산화과정에서, SiGe층(250)의 Si는 산화되며 Ge는 접촉된 p-MOS 트랜지스터의 소스 영역(221) 및 드레인 영역(223)과, n-MOS 트랜지스터의 채널영역(242)으로 이동한다. 이와 같이 이동한 Ge은 아래의 절연층 (212)에 의해서 더 이상 확산되지 못하 고,, 이들 영역(221, 223, 242)에서 Ge 가 응축(condensation)된다.
p-MOS 트랜지스터의 소스 영역(221) 및 드레인 영역(223)은 SiGe 물질로 된다. Ge는 Si 보다 격자 상수가 크므로, 이 p-MOS 트랜지스터 영역(220)의 소스 영역(221) 및 드레인 영역(223)은 신장 긴장(tensile strained)되며, 따라서 이들 사이의 채널 영역(222)은 압축 긴장(compressive strained)된다. 압축 긴장된 채널영역(222)에서는 정공(hole)의 이동도(mobility)가 향상된다.
n-MOS 트랜지스터의 채널영역(242)은 SiGe 물질로 된다. 채널영역(242)은 Ge의 응축으로 신장성 긴장(tensile strained)되며, 이에 따라 채널영역(242)에서는 전자의 이동도가 향상될 수 있다.
p-MOS 트랜지스터의 소스 영역(221) 및 드레인 영역(223)과 n-MOS 트랜지스터의 채널영역(242)의 Ge 몰분율은 채널길이 방향으로 0.1~2% 길이 신장되도록 상기 SiGe층(250)의 Ge 농도 및 SiGe층(250)의 두께를 조정하는 것이 바람직하다.
이어서, 일반적인 CMOS 공정에 의해 p-MOS 트랜지스터의 게이트 적층물과 n-MOS 트랜지스터의 게이트 적층물이 형성되며, 상세한 설명은 생략한다. 이러한 공정들을 거쳐서 도 1의 CMOS 트랜지스터가 완성된다.
상술한 트랜지스터는 핀(fin) 구조, 트리게이트(trigate), 오메가 게이트, 게이트 올 어라운드 구조의 트랜지스터일 수 있다.
본 발명에 따르면, p-MOS 트랜지스터 및 n-MOS 트랜지스터의 각각의 채널영역이 이동도가 최적이 되도록 형성될 수 있다. 특히, p-MOS 트랜지스터 및 n-MOS 트랜지스터의 채널이 하나의 공정으로 형성될 수 있다. 또한, 별도의 에피텍셜 공 정 없이 용이하게 CMOS 트랜지스터가 형성될 수 있다.
도 3은 n-MOS 트랜지스터 영역에서의 Ge 몰 분율(mole fraction)을 보여주는 그래프이다. 도 3을 참조하면, 소스 영역 및 드레인 영역에는 Ge가 거의 없으며, 채널영역에서의 Ge 몰 분율이 대략 60%일 수 있다. 채널영역과 소스영역 및 드레인 영역 사이의 Ge 몰분율의 경사도(gradient)는 도 2c에서의 제2홀(h2)의 크기 및 위치에 따라 달라질 수 있다. p-MOS 트랜지스터 영역에서의 Ge 몰분율은 도 3과 반대로 소스 영역 및 드레인 영역에서의 Ge 몰분율이 높으며, 채널영역에서의 Ge는 거의 없다.
이하에서는 본 발명의 다른 실시예에 따른 CMOS 트랜지스터의 제조방법을 설명한다. 상기 실시예의 CMOS 트랜지스터의 제조방법과 다른 부분을 설명한다. 상기 실시예와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 의한 CMOS 트랜지스터의 제조방법을 설명하는 도면이다.
도 4a를 참조하면, Si 기판(310) 상에 형성된 절연층(312)와, 절연층(312) 상의 실리콘층(314)으로된 SOI 기판을 마련한다. 실리콘층(314)를 패터닝하여 p-MOS 트랜지스터 영역(320)과 n-MOS 트랜지스터 영역(340)을 한정한다. p-MOS 트랜지스터 영역(320)에는 소스 영역(321), 채널 영역(322), 및 드레인 영역(323)이 형성된다. n-MOS 트랜지스터 영역(340)에는 소스 영역(341), 채널 영역(342) 및 드레인 영역(344)이 형성된다. 이어서, p-MOS 트랜지스터 영역(320)을 제외한 영역을 덮는 유전물질 마스크층(330)을 형성한다.
도 4b를 참조하면, 기판(310) 상에 SiGe층(360)을 형성한다. SiGe층(360)의 형성은 스퍼터링 공정 또는 화학 기상증착(chemical vapor deposition: CVD) 방법을 사용할 수 있다. 이러한 SiGe 층(360) 형성은 개방된 p-MOS 트랜지스터 영역(320)과 SiGe 층(360)을 접촉시키기 위한 것이다.
SiGe 층(360)을 건식 산화 또는 습식 산화를 한다. 이 산화과정에서 Si는 산화되어 p-MOS 트랜지스터 영역(320) 상에서 실리콘 산화물로 된다. 그리고, Ge는 접촉된 p-MOS 트랜지스터의 채널영역(322)과, p-MOS 트랜지스터의 소스 영역(321) 및 드레인 영역(323)으로 이동한다. 따라서, 이들 영역(321, 322, 323)에서 Ge 가 응축(condensation)된다. 이러한 Ge 응축은 p-MOS 트랜지스터에서의 정공의 이동도를 향상시킨다.
이어서, 상기 산화과정에서 생성된 실리콘 산화물을 제거하고, 기판(310) 상으로 마스크층(도 2b의 230 참조)을 형성한다. 이하의 공정은 상기 실시예와 실질적으로 동일하므로 상세한 설명은 생략한다.
이와 같이 본 발명의 다른 실시예에 따르면, p-MOS 트랜지스터의 이동도를 최적화할 수 있다.
상기 실시예들에서느는 p-MOS 트랜지스터의 채널영역과 n-MOS 트랜지스터의 채널영역을 동시에 긴장시키는 것을 설명하였으나 본 발명은 이에 한정되지 않는다. 즉, p-MOS 트랜지스터 영역에서의 SiGe층과 n-MOS 트랜지스터 영역에서의 SiGe층의 두께를 달리하거나 또는 SiGe층의 Ge의 비율을 변화시켜서 각 채널영역의 스 트레인 정도를 최적화할 수도 있다. 또한, p-MOS 트랜지스터 영역과 n-MOS 트랜지스터 영역에서의 SiGe층 형성을 순차적으로 실시할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 의한 CMOS 트랜지스터(100)의 구조를 나타낸 도면이다.
도 2a 내지 도 2d는 본 발명의 실시예의 의한 CMOS 트랜지스터의 제조방법을 단계별로 설명하는 도면이다.
도 3은 n-MOS 트랜지스터 영역에서의 Ge 몰 분율(mole fraction)을 보여주는 그래프이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 의한 CMOS 트랜지스터의 제조방법을 설명하는 도면이다.

Claims (10)

  1. 절연층;
    상기 절연층 상에 형성되며, p-MOS 트랜지스터 영역과 n-MOS 트랜지스터 영역으로 구별된 실리콘층;
    상기 p-MOS 트랜지스터 영역의 채널영역 상에 형성된 제1게이트 절연층 및 제1게이트;
    상기 n-MOS 트랜지스터 영역의 채널영역 상에 형성된 제2게이트 절연층 및 제2게이트;를 구비하며,
    상기 p-MOS 트랜지스터 영역의 소스 영역 및 드레인 영역은 게르마늄(Ge)이 응축되어 신장 긴장된 영역이며, 상기 n-MOS 트랜지스터 영역의 상기 채널영역은 Ge가 응축되어 신장 긴장된 영역인 게르마늄 응축을 이용한 CMOS 트랜지스터.
  2. 제 1 항에 있어서,
    상기 p-MOS 트랜지스터 영역의 상기 채널영역은 압축 긴장된 상태인 CMOS 트랜지스터.
  3. 제 1 항에 있어서,
    상기 신장 긴장된 영역은 0.1%~2% 길이 신장된 CMOS 트랜지스터.
  4. 제 1 항에 있어서,
    상기 p-MOS 트랜지스터 영역의 상기 채널 영역은 Ge가 응축된 영역이며, 상기 p-MOS 트랜지스터 영역의 상기 채널 영역의 Ge의 몰분율은 상기 p-MOS 트랜지스터 영역의 상기 소스 영역 및 드레인 영역의 Ge 몰분율 보다 낮은 CMOS 트랜지스터.
  5. 절연층 상의 실리콘층이 형성된 기판에서, 상기 실리콘층을 p-MOS 트랜지스터와 n-MOS 트랜지스터 영역으로 패터닝하는 단계;
    상기 기판 상에서 상기 p-MOS 트랜지스터의 채널영역과, 상기 n-MOS 트랜지스터의 소스 영역 및 드레인 영역 상에 유전물질 마스크층을 형성하는 단계;
    상기 기판 상으로 SiGe 층을 도포하는 단계;
    상기 SiGe층을 산화시켜서 상기 기판 상에서 상기 마스크층으로 노출된 p-MOS 트랜지스터의 소스 영역 및 드레인 영역과 n-MOS 트랜지스터의 채널영역에 상기 SiGe 층의 Ge를 응축시키는 단계;를 구비하는 것을 특징으로 하는 게르마늄 응축을 이용한 CMOS 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 p-MOS 트랜지스터의 채널영역은 상기 p-MOS 트랜지스터의 소스 영역 및 드레인 영역에 비해서 상대적으로 압축 긴장(compressive strained)되고, 상기 n-MOS 트랜지스터의 채널영역은 신장 긴장된(tensile strained) CMOS 트랜지스터의 제조방법.
  7. 제 5 항에 있어서,
    상기 유전물질 마스크층은 실리콘 나이트라이드로 형성된 CMOS 트랜지스터의 제조방법.
  8. 제 5 항에 있어서,
    상기 SiGe 층 도포는 스퍼터링 또는 화학 기상 증착법으로 수행되는 CMOS 트랜지스터의 제조방법.
  9. 제 8 항에 있어서,
    상기 Ge의 응축은, 상기 SiGe 층의 Ge가 상기 실리콘층에 응축되어 상기 Ge가 응축된 상기 실리콘층이 0.1~2% 길이 신장되게 하는 CMOS 트랜지스터의 제조방법.
  10. 제 5 항에 있어서,
    상기 p-MOS 트랜지스터의 패터닝 단계는, 상기 p-MOS 트랜지스터의 영역 상으로 제2 SiGe 층을 도포하는 단계; 및 상기 제2 SiGe 층을 산화시켜서 상기 제2 SiGe층의 Ge를 상기 p-MOS 트랜지스터의 소스 영역, 드레인 영역, 및 채널 영역에 응축시키는 단계;를 더 포함하는 CMOS 트랜지스터의 제조방법.
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