CN1901233A - 齐纳二极管 - Google Patents
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Abstract
本发明提供一种能够以很好的精度决定齐纳电压且齐纳电压不变的齐纳二极管。该齐纳二极管包括半导体衬底、在半导体衬底的表面上形成的第1导电型的第1区域和以包含在第1区域中的方式形成在半导体衬底表面上的第2导电型的第2区域，将第1区域和第2区域的接合面作为pn结面，第1区域中的第1导电型的杂质浓度在半导体衬底的表面最高，第2区域中的第2导电型的杂质浓度在半导体衬底的表面最高。
Description
技术领域
本发明涉及齐纳二极管，特别涉及介由栅极氧化膜在齐纳结上设置有栅电极的齐纳二极管。
背景技术
图5是整体以500表示的现有的齐纳二极管的剖面结构(例如，参照专利文献1)。齐纳二极管500包含n型的硅衬底51。在硅衬底51上设置p型阱区52。在p型阱区52上设置深注入的p+阳极区53和n+阴极区54，该n+阴极区54以与p+阳极区53重叠，与p+阳极区53相比注入深度较浅(各区域的浓度和深度的关系在图5的右面示出)。
此外，在硅衬底51的表面形成表面氧化膜55，并在其上形成绝缘膜56。
进而，设置阳极57和阴极58，分别与p型阱区52和n+阴极区54连接。
【专利文献1】特开平3-87072号公报
在齐纳二极管500中，与p+阳极区53重叠的n+阴极区54的底面变成二极管的pn结面(在图5中，注有二极管的电路符号)，由与pn结面相邻的p+阳极区53、n+阴极区54的杂质浓度决定齐纳电压(耐压)。
但是，因为利用离子注入法或扩散法形成p+阳极区53或n+阴极区54，故在pn结面附近难以以高精度控制杂质浓度。因此，存在会在齐纳二极管500之间产生齐纳电压离散的问题。
另一方面，当较浅地形成p+阳极区53或n+阴极区54时，因为在表面附近形成pn结(齐纳结)，所以，因齐纳击穿(zener breakdown)产生的电子被表面氧化膜55俘获(充电现象)，存在齐纳电压变化的问题。
发明内容
本发明的目的在于提供一种能够以很好的精度决定齐纳电压、而且没有齐纳电压变化的齐纳二极管。
本发明是一种齐纳二极管，是一种包括：半导体衬底；在该半导体衬底的表面上形成的第1导电型的第1区域；和以包含在该第1区域中的方式形成在该半导体衬底表面上的第2导电型的第2区域，将该第1区域和该第2区域的接合面作为pn结面的齐纳二极管，该第1区域中的该第1导电型的杂质浓度在该半导体衬底的表面最高，该第2区域中的该第2导电型的杂质浓度在该半导体衬底的表面最高。
由以上的说明可知，本发明的齐纳二极管可以高精度地决定齐纳电压的值。
附图说明
图1是本实施方式的齐纳二极管的剖面图。
图2是本实施方式的齐纳二极管的栅极电压和齐纳电压的关系。
图3是本实施方式的齐纳二极管的控制电路。
图4是本实施方式的齐纳二极管的制造工序的剖面图。
图5是现有的齐纳二极管的剖面图。
具体实施方式
图1是整体以100表示的本发明的实施方式的齐纳二极管的剖面图。
齐纳二极管100包含n型硅衬底1。其n型区也可以是形成在硅衬底1上的阱区。
在硅衬底1上设置p+阳极区5，进而设置n+阴极区10，使其包含在p+阳极区5中。
在硅衬底1的表面设置表面氧化膜(栅极氧化膜)2，并在其上设置例如由多晶硅构成的栅电极6。进而，在栅电极6上设置栅极布线14。
另一方面，分别在p+阳极区5上连接阳极布线12，在n+阴极区10连接阴极布线13。
阳极布线12、阴极布线13和栅极布线14例如由铝等金属构成。进而，硅衬底1的表面被氧化硅等绝缘膜11、BPSG膜等表面保护膜15覆盖。
如图1的右图所示，在齐纳二极管100中，p+阳极区5和n+阴极区10都以杂质浓度在硅衬底1的表面最高的方式形成。
其结果是，如图1中的虚线所示，从n+阴极区10向p+阳极区5延伸的耗尽层在n+阴极区10的底面变厚，越靠近硅衬底1的表面越薄。
在齐纳二极管100中，在耗尽层的薄区即硅衬底1的表面附近(在图1中，注有二极管电路符号)容易发生齐纳击穿，由该部分的p+阳极区5和n+阴极区10的杂质浓度决定齐纳电压(耐压)。
当利用离子注入法或扩散法向硅衬底1注入杂质时，若在硅衬底1的表面附近，可以以高精度控制杂质的浓度。在本实施方式的齐纳二极管100中，如上所述，因为硅衬底1的表面附近决定齐纳电压(耐压)，故齐纳电压的值也可以高精度地决定。
进而，在本实施方式的齐纳二极管100中，在硅衬底1的齐纳结(p+阳极区5和n+阴极区10的边界)上，介由表面氧化膜2设置栅电极6。栅电极6的电压可以通过栅极布线14来控制。
当在硅衬底1的表面附近形成齐纳结时，因齐纳击穿产生的电子被表面氧化膜2俘获，发生齐纳电压变化的充电现象，但是，在齐纳二极管100中，通过在齐纳结上设置栅布线14，可以防止这样的充电。
即，在齐纳二极管100中，通过对栅电极6施加预定的正电压，可以消除表面氧化膜2中积蓄的电子，可以防止充电现象。其结果是，可以防止因充电现象引起的齐纳电压变化。
此外，通过改变施加给栅电极6的电压，可以控制齐纳电压。即，当对栅电极6施加正电压时，耗尽层从硅衬底1的表面向p+阳极区延伸。其结果是，在决定齐纳二极管100的齐纳电压的硅衬底1的表面附近的齐纳结上，难以发生齐纳击穿。
相反，当对栅电极6加负电压时，向p+阳极区延伸的耗尽层变薄，容易发生齐纳击穿。
图2是齐纳二极管100中的栅极电压和齐纳电压的关系，横轴是施加给栅电极6的栅极电压，纵轴是齐纳二极管100的齐纳电压。
由图2可知，当向栅电极6施加正电压时，齐纳电压变小，相反，当向栅电极6施加负电压时，齐纳电压变大。因此，在齐纳二极管100中，可通过改变施加给栅极6的电压控制齐纳电压。
图3是齐纳二极管100中使用了栅极电压的齐纳电压控制电路图的一例。在齐纳二极管的A(阳极)和K(阴极)之间，与齐纳二极管并联地连接控制器。控制器一边对A(阳极)和K(阴极)之间的电压(齐纳电压)进行电压监视，一边按照该监测值控制G(栅极)的电压。
在齐纳二极管100中，通过使用该控制电路，一边监视齐纳电压一边使栅极电压变化，可以将齐纳电压设定在所要的值上。
其次，使用图4说明本实施方式的齐纳二极管100的制造方法。制造方法包含以下的工序1～4。
工序1：如图4(a)所示，准备n型硅衬底1。该n型区域也可以是在硅衬底1上形成的阱区。其次，利用例如热氧化法，在硅衬底1的表面形成由氧化硅膜构成的表面氧化膜2。
接着，形成抗蚀剂掩模3，并将其用作注入掩模，向硅衬底1注入硼(B)等p型离子4。p型离子4的离子注入的注入能量例如是10～30KeV，剂量例如是1×1014～1×1015cm-2。离子注入后，必要时进行退火工序。
通过在该条件下进行离子注入，形成p+阳极区5，以使杂质浓度在硅衬底1的表面附近最高，随着深度的增加逐渐减小。
工序2：如图4(b)所示，例如，利用CVD法，在表面氧化膜2上形成多晶硅层，使用抗蚀剂掩模7进行构图。其结果是，在p+阳极区5上形成由多晶硅构成的栅电极6。
工序3：如图4(c)所示，以覆盖栅电极6及其外部的方式形成抗蚀剂掩模8，将该抗蚀剂掩模8用作注入掩模，向p+阳极区5中注入砷(As)等n型离子9。n型离子9的离子注入的注入能量例如是10～30KeV，剂量例如是1×1015～1×1016cm-2。离子注入后，必要时进行退火工序。
通过在该条件下进行离子注入，形成n+阴极区10，以使杂质浓度在硅衬底1(p+阳极区5)的表面附近最高，随着深度的增加逐渐减小。并且，n+阴极区10包含在p+阳极区5之内。
工序4：如图4(d)所示，利用CVD法，制作例如由氧化硅构成的层间绝缘膜11。层间绝缘膜11的膜厚例如是3000～10000。
最后，对层间绝缘膜11进行开口，形成与p+阳极区5连接的阳极布线12、与n+阴极区10连接的阴极线13和与栅电极6连接的栅极布线14。阳极布线12、阴极布线13和栅极布线14例如可以通过蒸镀铝来形成。
并且，必要时，也可以在层间绝缘膜11上形成由BPSG等构成的表面保护膜(未图示)。
通过以上工序，完成本实施方式的齐纳二极管100。
Claims (4)
1.一种齐纳二极管，其特征在于，
是一种包括：
半导体衬底；
在该半导体衬底的表面上形成的第1导电型的第1区域；和
以包含在该第1区域中的方式形成在该半导体衬底表面上的第2导电型的第2区域，
将该第1区域和该第2区域的接合面作为pn结面的齐纳二极管，
该第1区域中的该第1导电型的杂质浓度在该半导体衬底的表面最高，该第2区域中的该第2导电型的杂质浓度在该半导体衬底的表面最高。
2.如权利要求1所述的齐纳二极管，其特征在于，
在上述半导体衬底的表面上设置绝缘膜，并包含栅电极，该栅电极介由该绝缘膜以与在该表面露出的上述pn结面的端部对置的方式设置。
3.如权利要求2所述的齐纳二极管，其特征在于，
对上述栅极施加正电压。
4.如权利要求2所述的齐纳二极管，其特征在于，
改变施加给上述栅极的电压，使上述pn结面的耐压变化。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |