CN1855393A - 薄膜晶体管及其制造方法 - Google Patents

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Abstract

本发明提供了一种薄膜晶体管(TFT)和制造该TFT的方法，其中，简化了制造工艺并且减小了对栅极绝缘层的损坏。制造该TFT的方法包括：在基底上形成至少一个缓冲层；在缓冲层上形成第一半导体层，通过在第一半导体层上沉积用掺杂剂掺杂的半导体来形成第二半导体层；将第二半导体层图案化，形成源区和漏区；在源区和漏区上形成栅极绝缘层；在栅极绝缘层上形成栅极。

Description

薄膜晶体管及其制造方法
本申请要求2005年4月28日在韩国知识产权局提交的10-2005-0035785号韩国专利申请的优先权和权益，其全部内容通过引用被包含于此。
                        技术领域
本发明的实施例涉及一种薄膜晶体管(TFT)及其制造方法，更具体地讲，涉及一种TFT及其制造方法，其中，简化了制造工艺并且减小了对栅极绝缘层破坏的潜在性。
                        背景技术
近来，薄膜晶体管(TFT)已经广泛地用作操作显示器例如有机发光显示器(OLED)和液晶显示器(LCD)中的像素的开关器件。因此，大量的注意力集中在有效TFT的设计和TFT的制造上。
参照图1至图2F来详细描述制造传统TFT的工艺。图1是示出制造传统TFT的工艺的流程图。图2A至图2F是示出图1中的制造传统TFT的工艺的剖视图。
参照图1和图2A至图2F，为了制造传统TFT 200，首先，设置基底201(方框P1)。
设置基底201后，在基底201上形成缓冲层202。缓冲层202为可选元件，可由单层或多层形成。氮化物层或氧化物层用作缓冲层202。图2A至图2F中示出的TFT 200的缓冲层202包括由氮化物层形成的第一缓冲层202a和由氧化物层形成的第二缓冲层202b(方框P2)。
形成缓冲层202后，在第二缓冲层202b上形成非晶硅层a-Si。形成的非晶硅层a-Si通过使用激光来晶化。当非晶硅层a-Si被晶化时，晶化的非晶硅层a-Si被图案化，形成半导体层203(方框P3)。
参照图2B，形成半导体层203后，在半导体层203上形成栅极绝缘层204。在形成栅极绝缘层204后，形成掩模210。掩模210形成在栅极绝缘层204上，覆盖半导体层203的第一区域203a。因此，半导体层除了第一区域203a之外的区域203b利用掩模210进行掺杂。可注入n型或p型掺杂剂。已掺杂的半导体层区域203b成为源区和漏区，并且被称作第一掺杂区域203b(方框P4)。形成第一掺杂区域203b后，去除掩模210。
参照图2C，接着，在栅极绝缘层204上形成金属层(未示出)。形成的金属层被图案化，形成栅极205(方框P5)。
形成栅极205后，利用栅极205作为掩模在半导体层203中形成第二掺杂区域203c。第二掺杂区域203c是形成在半导体层203的第一掺杂区域203b和第一区域或沟道203a之间的轻掺杂的漏极(LDD)区域(方框P6)。
参照图2D，形成第二掺杂区域203c后，在栅极205上形成中间绝缘层206(方框P7)。
参照图2E，形成中间绝缘层206后，穿过中间绝缘层206形成暴露源区和漏区(即，第一掺杂区域203b)的多个接触孔207(方框P8)。
参照图2F，形成接触孔207后，穿过接触孔207形成与第一掺杂区域203b电连接的TFT 200的源极和漏极208(方框P9)。
通过前述工艺(方框P1至P9)制造了传统TFT 200。在该制造工艺(方框P1至P9)中，需要用于形成第一掺杂区域203b和第二掺杂区域203c的掩模，结果，使整个制造工艺复杂化。另外，栅极绝缘层204在掺杂工艺期间可被损坏，并且掺杂剂会不均匀地分布。因此，可破坏TFT 200并可劣化迁移率(mobility)。
                        发明内容
因此，本发明的一方面提供了一种薄膜晶体管(TFT)及其制造方法，其中，掺杂剂均匀地分布在源区和漏区中，栅极绝缘层在制造工艺期间免受损坏，并且简化了整个制造工艺。
根据本发明的实施例包括一种制造薄膜晶体管的方法。该制造方法包括：在基底上形成至少一个缓冲层；形成半导体层，该半导体层包括第一半导体层和第二半导体层，其中，在缓冲层上形成第一半导体层，通过在第一半导体层上沉积用掺杂剂掺杂的半导体来形成第二半导体层。该制造方法还包括将第二半导体层图案化来形成源区和漏区，在源区和漏区上形成栅极绝缘层，也包括在栅极绝缘层上形成栅极。
可通过低压化学气相沉积(LPCVD)法或等离子体增强化学气相沉积(PECVD)法，在缓冲层上沉积用n型或p型掺杂剂掺杂的半导体来形成第一半导体层。另外，通过沉积用掺杂剂掺杂的微晶硅或非晶硅来形成第一半导体层。通过LPCVD法或PECVD法，在第一半导体层上直接沉积用n型或p型掺杂剂掺杂的半导体来形成第二半导体层。第一半导体层和第二半导体层可顺序形成在相同的室中。在形成第二半导体层中使用的掺杂剂可包括硼。形成源区和漏区的步骤可包括利用掩模执行的图案化工艺、蚀刻工艺和/或剥离工艺。该方法还包括：在栅极上形成中间绝缘层；在中间绝缘层上形成与源区和漏区电连接的源极和漏极。
在本发明的另一实施例中，提供了一种薄膜晶体管，该薄膜晶体管包括：至少一个缓冲层，形成在基底上；第一半导体层，形成在缓冲层上；源区和漏区，形成在第一半导体层上；栅极绝缘层，形成在源区和漏区上；栅极，形成在栅极绝缘层上，其中，源区和漏区包括用n型或p型掺杂剂掺杂的半导体。
第一半导体层可包括用与源区和漏区的掺杂剂不同类型的n型或p型掺杂剂掺杂的半导体层。第一半导体层可包括用n型或p型掺杂剂掺杂的微晶硅或非晶硅。源区和漏区可包括用硼掺杂的半导体。薄膜晶体管还可包括：中间绝缘层，形成在栅极上；源极和漏极，形成在中间绝缘层上并与源区和漏区电连接。
                     附图说明
从结合附图对本发明的实施例进行的下面的描述中，本发明的这些和/或其它方面及优点将变得清楚和更容易理解。
图1是示出传统薄膜晶体管(TFT)的制造工艺的流程图。
图2A是传统TFT的制造工艺的第一阶段的剖视图。
图2B是传统TFT的制造工艺的第二阶段的剖视图。
图2C是传统TFT的制造工艺的第三阶段的剖视图。
图2D是传统TFT的制造工艺的第四阶段的剖视图。
图2E是传统TFT的制造工艺的第五阶段的剖视图。
图2F是传统TFT的制造工艺的第六阶段的剖视图。
图3是示出TFT的制造工艺的一个实施例的流程图。
图4A是TFT的制造工艺的第一阶段的一个实施例的剖视图。
图4B是TFT的制造工艺的第二阶段的一个实施例的剖视图。
图4C是TFT的制造工艺的第三阶段的一个实施例的剖视图。
                        具体实施方式
将参照图3至图4C来描述本发明的实施例。
图3是示出根据本发明一个实施例的薄膜晶体管(TFT)的制造工艺的流程图。如这里使用的，术语工艺可包括一系列的操作，该操作还可以包括很多工艺。
参照图3，设置基底(方框S1)。根据一个实施例的TFT的制造工艺包括：在基底上形成缓冲层的工艺(方框S2)；在缓冲层上形成已掺杂的第一半导体层的工艺(方框S3)；在第一半导体层上形成已掺杂的第二半导体层的工艺(方框S4)；将第二半导体层图案化来形成源区和漏区的工艺(方框S5)；在源区和漏区上形成栅极绝缘层的工艺(方框S6)和在栅极绝缘层上形成栅极的工艺(方框S7)。
本领域的技术人员应该理解，栅极的制造工艺还包括在栅极上形成中间绝缘层并在中间绝缘层上形成源极和漏极的工艺，该工艺未在图3中示出。
将参照图4A至图4C来详细描述根据本实施例的TFT的制造工艺，图4A至图4C是示出图3中示出的TFT的制造工艺的剖视图。
参照图4A至图4C，为了制造根据本发明一个实施例的TFT 400，首先，设置基底401(方框S1)。
设置基底401后，在基底401上可形成缓冲层402。缓冲层402是可由单层或多层形成的可选元件。氮化物层或氧化物层可用作缓冲层402。根据一个实施例的缓冲层402可包括由氮化物层形成的第一缓冲层402a和由氧化物层形成的第二缓冲层402b(方框S2)。
形成缓冲层402后，可通过低压化学气相沉积(LPCVD)法或等离子体增强化学气相沉积(PECVD)法，在第二缓冲层402b上形成第一半导体层403。在一个实施例中，第一半导体层403根据将要形成的沟道的类型由n型或p型掺杂的微晶硅μ-Si或者非晶硅a-Si来形成。在另一个实施例中，第一半导体层403可由本征半导体层形成。当TFT 400工作时，在第一半导体层403中形成沟道(方框S3)。
参照图4A，形成第一半导体层403后，可通过LPCVD法或者PECVD法在第一半导体层403上形成掺杂的第二半导体层404。在一个实施例中，在形成第一半导体层403后，在与形成第一半导体层403的室相同的室中接着形成第二半导体层404，而不改变室。根据将要形成的TFT 400的类型，第二半导体层404还可通过沉积n型或p型预先掺杂的半导体来形成。例如，第二半导体层404可通过沉积硼掺杂的半导体来形成。在这个例子中，TFT400为p型晶体管(方框S4)。
参照图4B，形成第二半导体层404后，第二半导体层404可被图案化，形成源区和漏区404a。可使用掩模工艺、蚀刻工艺或者剥离工艺(strippingprocess)。因为第一半导体层403和直接沉积在第一半导体层上形成源区和漏区404a的第二半导体层404用作TFT 400的半导体层，所以在掺杂工艺期间栅极绝缘层405免受损坏。因此，减小了TFT 400破坏的潜在性，从而提高了TFT 400的性能(方框S5)。
形成源区和漏区404a后，在源区和漏区404a上可形成栅极绝缘层405。栅极绝缘层405是可由单层或者多层形成的可选元件。氮化物层或者氧化物层可用作栅极绝缘层405(方框S6)。
参照图4C，形成栅极绝缘层405后，在栅极绝缘层405上可形成金属层(未示出)。金属层可被图案化，形成栅极406(方框S7)。
此后，在栅极406上可形成中间绝缘层(未示出)，然后，源极和漏极(未示出)可形成在中间绝缘层上并且与源区和漏区404a电连接。
通过上述工艺(方框S1至S7)来制造根据一个实施例的TFT 400。即，按一个实施例形成的TFT包括：至少一个缓冲层402，形成在基底401上；第一半导体层403，形成在缓冲层402上；源区和漏区404a，形成在第一半导体层403上；栅极绝缘层405，形成在源区和漏区404a上；栅极406，形成在栅极绝缘层405上；中间绝缘层，形成在栅极406上；源极和漏极，分别与源区和漏区404a电连接。可通过沉积用与源区和漏区的掺杂剂不同类型n型或p型的掺杂剂预先掺杂的微晶硅或非晶硅，通过LPCVD法或者PECVD法，来形成第一半导体层403。根据本发明的一个实施例，第一半导体层403可不限于掺杂的半导体层，可用本征半导体层来代替形成。当TFT 400工作时，第一半导体层403可形成沟道。第二半导体层或硼掺杂的半导体层404可通过LPCVD法或PEVCD法沉积和/或可被图案化形成源区和漏区404a。在一个实施例中，源区和漏区404a由硼掺杂半导体形成。然而，源区和漏区404a可由用不同的n型或p型掺杂剂掺杂的半导体形成。
在一个实施例中，掺杂的第二半导体层404可顺序且直接沉积在掺杂的第一半导体层403上，形成源区和漏区404a，从而掺杂剂均匀地分布在源区和漏区404a中，并且栅极绝缘层在这些工艺中免受损坏。另外，形成源区和漏区404a时，不执行利用掩模的掺杂工艺，从而简化了整个工艺。
通过在第一半导体层上直接沉积掺杂的半导体来形成源区和漏区，从而栅极绝缘层在掺杂工艺中免受损坏。因此，提高了TFT的性能，例如，减小了TFT破坏的潜在性。另外，掺杂剂均匀地分布在源区和漏区中，从而提高了迁移率。同样，在形成源区和漏区时不执行使用掩模的掺杂工艺，从而简化了整个工艺。
本领域的技术人员将清楚的是，在不脱离本发明的精神或范围的情况下，可对本发明作各种修改和变型。因此，本发明意图覆盖落入权利要求及其等同物范围内的本发明的修改和变型。

Claims (11)

1、一种制造薄膜晶体管的方法，所述方法包括：
在基底上形成至少一个缓冲层；
形成半导体层，所述半导体层包括第一半导体层和第二半导体层，其中，在所述缓冲层上形成所述第一半导体层，通过在所述第一半导体层上沉积用掺杂剂掺杂的半导体来形成所述第二半导体层；
将所述第二半导体层图案化，来形成源区和漏区；
在所述源区和漏区上形成栅极绝缘层；
在所述栅极绝缘层上形成栅极。
2、如权利要求1所述的方法，其中，通过低压化学气相沉积法或等离子体增强化学气相沉积法，在所述缓冲层上沉积用n型或p型掺杂剂掺杂的半导体来形成所述第一半导体层。
3、如权利要求2所述的方法，其中，通过沉积用掺杂剂掺杂的微晶硅或者用掺杂剂掺杂的非晶硅来形成所述第一半导体层。
4、如权利要求1所述的方法，其中，通过低压化学气相沉积法或等离子体增强化学气相沉积法，在所述第一半导体层上直接沉积用n型或p型掺杂剂掺杂的半导体来形成所述第二半导体层。
5、如权利要求4所述的方法，其中，所述第一半导体层和所述第二半导体层顺序形成在相同的室中。
6、如权利要求1所述的方法，其中，在形成所述第二半导体层中使用的所述掺杂剂包括硼。
7、如权利要求1所述的方法，其中，形成所述源区和漏区的步骤包括：
利用掩模执行图案化工艺、蚀刻工艺和/或剥离工艺。
8、一种薄膜晶体管，包括：
至少一个缓冲层，形成在基底上；
第一半导体层，形成在所述缓冲层上；
源区和漏区，形成在所述第一半导体层上；
栅极绝缘层，形成在所述源区和漏区上；
栅极，形成在所述栅极绝缘层上，
其中，所述源区和漏区包括用n型或p型掺杂剂掺杂的半导体。
9、如权利要求8所述的薄膜晶体管，其中，所述第一半导体层包括用与所述源区和漏区的掺杂剂不同类型的n型或p型掺杂剂掺杂的半导体层。
10、如权利要求9所述的薄膜晶体管，其中，所述第一半导体层包括用n型或p型掺杂剂掺杂的微晶硅或者用n型或p型掺杂剂掺杂的非晶硅。
11、如权利要求8所述的薄膜晶体管，其中，所述源区和漏区包括用硼掺杂的半导体。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101378082B (zh) * 2007-08-31 2012-10-10 株式会社半导体能源研究所 显示装置以及显示装置的制造方法
CN101369604B (zh) * 2007-08-17 2012-12-05 株式会社半导体能源研究所 半导体装置及其制造方法
WO2013007066A1 (zh) * 2011-07-14 2013-01-17 深圳市华星光电技术有限公司 薄膜晶体管的制造方法以及薄膜晶体管
CN105070686A (zh) * 2015-08-20 2015-11-18 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板结构
WO2016106897A1 (zh) * 2014-12-30 2016-07-07 深圳市华星光电技术有限公司 薄膜晶体管及薄膜晶体管的制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101444B2 (en) * 2007-08-17 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20090090915A1 (en) 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
US8703365B2 (en) 2012-03-06 2014-04-22 Apple Inc. UV mask with anti-reflection coating and UV absorption material
US8823003B2 (en) 2012-08-10 2014-09-02 Apple Inc. Gate insulator loss free etch-stop oxide thin film transistor
US9601557B2 (en) 2012-11-16 2017-03-21 Apple Inc. Flexible display
US9600112B2 (en) 2014-10-10 2017-03-21 Apple Inc. Signal trace patterns for flexible substrates
CN104576756B (zh) * 2014-12-30 2019-03-12 深圳市华星光电技术有限公司 薄膜晶体管及薄膜晶体管的制备方法
KR20180075733A (ko) 2016-12-26 2018-07-05 엘지디스플레이 주식회사 플렉서블 표시장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4670763A (en) 1984-05-14 1987-06-02 Energy Conversion Devices, Inc. Thin film field effect transistor
US5241197A (en) * 1989-01-25 1993-08-31 Hitachi, Ltd. Transistor provided with strained germanium layer
JP2781706B2 (ja) 1991-09-25 1998-07-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6413805B1 (en) * 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
CN1134600A (zh) 1995-01-13 1996-10-30 株式会社半导体能源研究所 制造薄膜晶体管的方法及设备
JP3440291B2 (ja) 1995-05-25 2003-08-25 独立行政法人産業技術総合研究所 微結晶シリコン薄膜トランジスタ
JPH10326837A (ja) * 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
US6696309B2 (en) * 1998-09-25 2004-02-24 Hideo Yamanaka Methods for making electrooptical device and driving substrate therefor
KR20020002655A (ko) 2000-06-30 2002-01-10 주식회사 현대 디스플레이 테크놀로지 박막 트랜지스터 액정표시 소자의 제조방법
GB0017471D0 (en) 2000-07-18 2000-08-30 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
KR100387122B1 (ko) * 2000-09-15 2003-06-12 피티플러스(주) 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법
CN1195321C (zh) 2000-10-24 2005-03-30 友达光电股份有限公司 薄膜晶体管平面显示器
JP2002184710A (ja) * 2000-12-18 2002-06-28 Sony Corp 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子
JP2001210836A (ja) 2000-12-20 2001-08-03 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
US6747838B2 (en) * 2001-02-15 2004-06-08 Seagate Technology Llc Thermal performance of an integrated amplifier in a disc drive
US6835954B2 (en) * 2001-12-29 2004-12-28 Lg.Philips Lcd Co., Ltd. Active matrix organic electroluminescent display device
TW554538B (en) * 2002-05-29 2003-09-21 Toppoly Optoelectronics Corp TFT planar display panel structure and process for producing same
JP2005011915A (ja) * 2003-06-18 2005-01-13 Hitachi Ltd 半導体装置、半導体回路モジュールおよびその製造方法
TWI222225B (en) * 2003-07-24 2004-10-11 Au Optronics Corp Manufacturing method of low-temperature polysilicon thin-film transistor
KR20050070240A (ko) 2003-12-30 2005-07-07 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막 트랜지스터 및 그 제조 방법

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101369604B (zh) * 2007-08-17 2012-12-05 株式会社半导体能源研究所 半导体装置及其制造方法
US8395158B2 (en) 2007-08-17 2013-03-12 Semiconductor Energy Labortory Co., Ltd. Thin film transistor having microcrystalline semiconductor layer
TWI487031B (zh) * 2007-08-17 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
CN101378082B (zh) * 2007-08-31 2012-10-10 株式会社半导体能源研究所 显示装置以及显示装置的制造方法
CN102790075A (zh) * 2007-08-31 2012-11-21 株式会社半导体能源研究所 显示装置以及显示装置的制造方法
CN102790075B (zh) * 2007-08-31 2015-02-25 株式会社半导体能源研究所 显示装置以及显示装置的制造方法
WO2013007066A1 (zh) * 2011-07-14 2013-01-17 深圳市华星光电技术有限公司 薄膜晶体管的制造方法以及薄膜晶体管
US8629507B2 (en) 2011-07-14 2014-01-14 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin film transistor
US8829523B2 (en) 2011-07-14 2014-09-09 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin film transistor manufacturing method
WO2016106897A1 (zh) * 2014-12-30 2016-07-07 深圳市华星光电技术有限公司 薄膜晶体管及薄膜晶体管的制备方法
CN105070686A (zh) * 2015-08-20 2015-11-18 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板结构
CN105070686B (zh) * 2015-08-20 2018-03-30 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板结构

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