CN1950949A - 具有附加源/漏绝缘层的共面薄膜晶体管 - Google Patents
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Abstract
一种共面薄膜晶体管TFT(22)及其制造方法，其中，在源极接触(30)和漏极接触(32)上设置附加绝缘层，并且将该附加绝缘层的第一区域(34)限定为基本占据与源极接触(30)相同面积，该附加绝缘层的第二区域(36)基本占据与漏极接触(32)相同面积。这样趋于减小栅(62)源电容和栅(62)漏电容。在有些结构中，无需任何附加掩模或限定步骤即可实现。
Description
技术领域
本发明涉及薄膜晶体管，具体涉及共面薄膜晶体管以及这种晶体管的制造方法。
背景技术
在共面薄膜晶体管(TFT)中，源极、漏极和栅极金属均设置在薄膜半导体层的同一侧上。
在传统的共面TFT中，在栅极金属与源极金属之间仅具有相对较薄的绝缘层，同样，在栅极金属与漏极金属之间也是这样，这是因为这种绝缘层还设置在栅极与半导体材料之间，从而该层的过大厚度将会降低TFT性质。结果，与底栅TFT和顶栅TFT相比，传统的共面TFT通常具有更高的有效栅源电容和栅漏电容。
共面TFT的一种特别有希望的用途是作为有源矩阵聚合物发光二极管(AMPLED)显示装置中的电流控制，即驱动TFT。在US2003/0098828中描述了这种显示装置。通常，采用基于多晶硅的共面TFT，因为多晶硅具有低反向泄漏，并且电学稳定，对于施加给TFT的给定栅电压，能够通过LED输送精确电流。
发明内容
第一方面，本发明提供一种共面薄膜晶体管TFT，包括：由多个半导体层和第一金属层在衬底上形成的沟道区，源极接触和漏极接触；第一绝缘层，其形成在源极接触和漏极接触上，并限定第一绝缘层的第一区域基本占据与源极接触相同面积，第一绝缘层的第二区域基本占据与漏极接触相同面积；第二绝缘层，其形成在沟道区和第一绝缘层的第一及第二区域上；以及第二金属层，其形成在第二绝缘层上，并用于提供栅极。
第一绝缘层可包括绝缘材料和接触孔；在此情形中，由于源极接触和漏极接触的一些区域被第一绝缘层的绝缘材料所占据，并且源极接触和漏极接触的一些区域被第一绝缘层中的接触孔所占据，第一绝缘层的第一区域基本占据与源极接触相同面积，第一绝缘层的第二区域基本占据与漏极接触相同面积。
所述多个半导体层可包括未掺杂的μ-Si层。
所述多个半导体层可包括n+a-Si层，提供源极和漏极。
另一方面，本发明提供一种有源矩阵显示装置，包括根据上述第一方面的任何变型的薄膜晶体管。
另一方面，本发明提供一种共面薄膜晶体管TFT的形成方法，包括在衬底上形成：沟道区；源极；漏极；源极接触；漏极接触的步骤；在源极接触上形成且基本占据与源极接触相同面积的第一绝缘层的第一区域的步骤；在漏极接触上形成且基本占据与漏极接触相同面积的第一绝缘层的第二区域的步骤；在沟道区和第一绝缘层的第一及第二区域上形成第二绝缘层的步骤；以及在第二绝缘层上形成栅极的步骤。
第一绝缘层的第一区域和第二区域中可具有能够接触到源极接触和漏极接触的接触孔。
TFT可由包括未掺杂μ-Si的第一半导体层形成。
TFT可由包括n+a-Si的第二半导体层形成。
与传统共面TFT中的绝缘层相比，第一绝缘层，更具体而言，第一绝缘层的第一区域和第二区域实际上是附加的绝缘层区域。该附加第一绝缘层的第一和第二区域趋于减小TFT的栅源电容和栅漏电容。在某些结构中，无需任何附加掩模或定义步骤即可实现。
另一方面，上述的共面TFT与不同结构的a-Si TFT在相同衬底上并且通过某些共有的处理步骤制造而成。即便在此情形中，仅需要一个附加掩模就能具有第一绝缘层的第一区域和第二区域的优点。
可以将第一绝缘层的第一和第二区域视作衬垫介电层。这样，根据本发明，衬垫介电层区域形成在共面TFT的源极接触和漏极接触上面。
衬垫介电层区域趋于分别增大栅极与源极和栅极与漏极之间的绝缘性，即，它们可减小栅源电容和栅漏电容。在本发明的某些方面，衬垫介电层区域在基本垂直于衬底的方向，换言之，如果将衬底视作“水平”平面，则在基本“垂直”的方向，或者再换一种说法，在与衬底平面方向不同的各层沉积和叠加方向，增大绝缘性，即减小电容。在本发明另一方面，衬垫介电层区域可额外地增大在并非基本垂直于衬底、即在与衬底平面成45°、远离衬底的方向，栅极与源极和栅极与漏极之间的绝缘性，即减小栅极与源极和栅极与漏极之间的电容。在本发明的其他方面，在并非基本垂直衬底、即在与衬底平面成45°、远离衬底平面的方向，衬垫介电层可增大栅极与源极和栅极与漏极之间的绝缘性，即减小栅极与源极和栅极与漏极之间的电容，不需要在基本垂直于衬底的方向提供这种减小的电容。
更一般地，可以想到在任何方向，和源和/漏极接触重叠和/或与栅金属相当靠近的位置处，衬垫介电层趋于增大绝缘性，即减小电容。
附图说明
现在将参照附图，通过例子描述本发明的实施例，在附图中：
图1为包括TFT的有源矩阵寻址的彩色电致发光显示装置的一部分的示意图；
图2表示图1显示装置的每个像素所用的像素和驱动电路装置的简化示意形式；
图3所示的流程图表示在图1显示装置的TFT制造过程中所采用的处理步骤；和
图4a-4g示意地表示随着图3处理的进行，各层在衬底上的叠加。
具体实施方式
下面所述的第一实施例为AMPLED显示装置中所用的TFT装置。然而可以理解的是，在其他实施例中，针对不同用途可采用相同或相应的TFT结构，的确，TFT结构和TFT制造过程本身就代表本发明的
实施方式。
图1为包括第一实施例TFT的有源矩阵寻址的彩色电致发光显示装置的一部分的示意图。该有源矩阵寻址的电致发光显示装置包括具有规则间隔的像素的行和列矩阵阵列的面板，其中像素由方块1表示，且包括电致发光显示元件2以及相关的开关装置。像素1位于交叉的行(选择)和列(数据)地址导体组4和6的交点处。图中为了简单仅表示出几个像素1。实际上，存在数百行和列像素1。由与各导体组的端部相连接的、包括行、扫描驱动电路8和列、数据驱动电路9的外围驱动电路，通过行和列地址导体组来寻址像素1。
电致发光显示元件2包括有机发光二极管，此处表示为二极管元件(LED)并且包括一对电极，在该对电极之间夹有一层或多层有机电致发光材料有源层。显示元件阵列与相关的有源矩阵电路一起设置在绝缘衬底的同一侧上。显示元件的阴极或阳极由透明导电材料形成。衬底为诸如玻璃之类的透明材料，显示元件2的最靠近衬底的电极可由诸如ITO的透明导电材料构成，从而电致发光层产生的光透过这些电极和衬底，可由处于衬底另一侧的观看者看到。通常，有机电致发光材料层的厚度介于100nm与200nm之间。
可用于元件2的适当的有机电致发光材料的典型例子是众所周知的，并且在EP-A-O 717446中已有描述。还可以使用如WO 96/36959中所述的共轭聚合物材料。
图2用简化示意图形式表示像素1和本实施例中每个像素1所用的驱动电路结构。每个像素1包括EL显示元件2和相关的驱动电路。驱动电路具有可由行导体4上的行地址脉冲导通的寻址晶体管16。当寻址晶体管16被导通时，列导体6上的电压可通过像素的其余部分。具体而言，寻址晶体管16将列导体电压输送给电流源20，所述电流源20包括驱动晶体管22和存储电容24。列电压被提供给驱动晶体管22的栅极，并且即使在行地址脉冲结束之后，通过存储电容24也能使栅极保持该电压。
像素和驱动电路结构按照类似的方式工作。选择驱动晶体管22上栅电压的范围以及为电流源20供电的电源轨26上的电压，使晶体管工作在线性区域，从而源漏电流与栅电压近似成线性比例。因而，使用列导体6上的电压来选择流向显示元件2的所需电流。通常，在驱动晶体管22上存在大约6V的压降，结果，电源轨26上的电压需要为大约10V，从而实现LED上所需的大约4V的电压降(当如图所示阴极接地时)。典型的栅电压处于使存储电容24上所存储的电压为大约4V的范围内。例如，列导体6上的数据信号可处于大约5-7V的范围内。
在这种有源矩阵寻址的彩色电致发光显示装置中，驱动晶体管22和寻址晶体管16具体具有不同的相应TFT技术，然而，在共同的总体多层处理过程中在相同衬底上制造而成。本质上，驱动晶体管22的主半导体层包括通过一种形成的等离子体增强型化学汽相沉积(PECVD)过程沉积的微晶硅(μ-Si)，而主寻址晶体管16包括通过另一种形式的PECVD过程沉积的非晶硅(a-Si)。
寻址晶体管16为了实现其开关功能需要具有低的反向泄漏。驱动晶体管22需要具有高的电学稳定性，从而输送给EL显示元件2的电流准确地反映出施加给驱动晶体管22的栅极的信号电压。
通常优选由a-Si来制造TFT，因为这是一种相对简单并且经济有效的制造技术。然而，尽管a-Si TFT具有低的反向泄漏，但它们不具有高的电学稳定性，从而不能同时用作寻址晶体管16和驱动晶体管22。因此，对于AMPLED显示装置而言，通常使用多晶硅技术来制造TFT，因为所产生的TFT同时具有低反向泄漏和高电学稳定性。然而，多晶硅技术不如a-Si技术相比简单和经济有效。
在本例中，使用通过PECVD沉积的μ-Si来制造驱动晶体管22，因为这种处理产生具有驱动晶体管22所需的高电学稳定性的TFT。这种TFT不具有低反向泄漏，但对于驱动晶体管22而言并没有关系。这是有益的，因为PECVDμ-Si沉积过程相对简单和经济有效。此外，PECVDμ-Si沉积过程与a-Si制造过程类似，从而此处在用a-Si制造寻址晶体管16、用μ-Si制造驱动晶体管的整个组合过程中，在相同衬底上实施两种处理是有益的。这样就结合了针对两种晶体管类型的简单和经济有效处理的优点，同时，每种晶体管类型实现所需的各自工艺的强健性能。
按照上述方式结合a-Si和μ-Si这两种技术，与单独使用任何一种技术相比需要附加的掩模步骤，增加了制造过程的复杂性和成本。所需的附加掩模数量取决于两个晶体管所选择的相应结构，例如，是否为顶栅、底栅或共面型。在本例中，a-Si寻址晶体管16为底栅型，μ-Si驱动晶体管22为共面型，这种组合的有利之处在于仅需要一个附加掩模步骤。
在下面所述的结构中，共面μ-Si驱动晶体管22在源极接触和漏极接触上设有衬垫介电层区域，从而减轻了传统共面TFT中通常存在的具有相对高的栅源电容和栅漏电容的特性。
图3表示本实施例中制造寻址晶体管16和驱动晶体管22所采用的处理步骤。现在将借助图4a-4g描述这些处理步骤，图4a-4g示意地表示随着处理的进行，各个层在衬底24上的堆积。图4a-4g用剖面图表示对于一个寻址晶体管16和一个驱动晶体管22，即对于一个像素1的各层的堆积。然而可以理解的是，实际上可针对整个像素阵列同时执行下面所述的有关一个像素1的工序。
图4a中所示的部件按照如下方式形成。在步骤s2，在衬底24上沉积微晶硅(μ-Si)层。在步骤s4，在μ-Si层上沉积n+非晶硅(a-Si)层。在步骤s6，使用第一掩模来蚀刻μ-Si层和n+a-Si层，限定μ-Si TFT区域，即在该阶段，形成如图4a中所示的μ-Si TFT区域26和中间n+a-Si区域28。这些结构将构成驱动晶体管22的一部分。
图4b中所示附加的特征部件按照如下方式形成。在步骤s8，在衬底24上、包括在中间n+a-Si区域28上沉积第一金属层。在步骤s10，在第一金属层上沉积介电层，即绝缘层(下面称之为衬垫介电层)。在本实施例中，该衬垫介电层为SiN。然而，在其他实施例中，该衬垫介电层可以为任何适当的低介电常数材料。在步骤s12，使用第二掩模蚀刻第一金属层和衬垫介电层，以限定出用于驱动晶体管22和寻址晶体管16的元件。
为驱动晶体管22限定的元件为由第一金属层形成且位于中间n+a-Si区域28的相应部分上的源极接触30和漏极接触32；以及源衬垫介电层区域34和漏衬垫介电层区域36。由于使用相同掩模来蚀刻金属层和衬垫介电层，源衬垫介电层区域34直接处于驱动晶体管22的源极接触30的顶部，并且占据与源极接触30相应的衬底区域。同样，漏衬垫介电层区域36直接处于驱动晶体管22的漏极接触32的顶部，并且占据与漏极接触32相应的衬底区域。因此，驱动晶体管22的源极接触30被源衬垫介电层区域34所覆盖；同样，驱动晶体管22的漏极接触32被漏衬垫介电层区域36所覆盖。
为寻址晶体管16限定的元件为栅极38，即栅金属，其由第一金属层蚀刻而成，并且残余的衬垫介电层区域40直接处于新限定的寻址晶体管16的栅极38的顶部，并且占据与栅极38相应的衬底区域。
在步骤s14，蚀刻掉驱动晶体管22的源极接触30和漏极接触32之间的中间n+a-Si区域28，从而形成驱动晶体管22的沟道区42。
参照图4c，在步骤s16，使用第三掩模蚀刻掉残余的衬垫介电层区域40，从而再次将寻址晶体管16的金属栅区域38暴露出。由于全部的残余衬垫介电层区域40都被蚀刻掉，与被构图相比，该掩模在清晰度或分辨率方面要求并不严格。因此，例如，正如在本实施例的情形中，可采用印刷或喷墨限定处理，而不采用更麻烦的光刻处理。此外，注意在实施例中，仅制造与驱动晶体管相应的晶体管，即不具有另一个与寻址晶体管16相应的晶体管，从而既不需要步骤16，也不需要第三掩模。
图4d中所示附加的特征部件按照如下方式形成。在步骤s18，在图4c所示的结构上沉积用于寻址晶体管16的a-Si TFT叠层44。a-Si TFT叠层44按照沉积的顺序包括：SiN绝缘(钝化)层46，未掺杂a-Si层48和n+掺杂a-Si层50。注意，在驱动晶体管22的区域中，SiN绝缘(钝化)层分别在栅金属与源极接触和栅金属与漏极接触之间提供常规的绝缘。
图4e中所示附加的特征部件按照如下方式形成。在步骤s20，使用第四掩模蚀刻a-Si叠层44的a-Si层48和n+a-Si层50，从而限定出在金属栅区域38的区域上延伸且延伸到金属栅区域38外部的寻址晶体管的a-Si岛52。a-Si岛52包括被n+a-Si岛区域56覆盖的未掺杂的a-Si岛区域54。在蚀刻步骤s20过程中，将a-Si叠层44的a-Si层48和n+a-Si层50与其他区域蚀刻分开，特别是远离驱动晶体管22的区域。
图4f中所示附加的特征部件按照如下方式形成。在步骤s22，在图4e所示的结构上沉积第二金属层。在步骤s24，使用第五掩模蚀刻第二金属层，限定出用于寻址晶体管16的源极接触58和漏极接触60；以及用于驱动晶体管22的栅极62。在步骤s 26，蚀刻掉寻址晶体管16的源极接触58和漏极接触60之间的介于寻址晶体管16的源极接触58与漏极接触60之间的n+a-Si层50，从而形成寻址晶体管16的背沟道区64。
图4g中所示附加的特征部件按照如下方式形成。在步骤s28，在图4f所示的结构上沉积钝化SiN绝缘层66。在步骤s30，使用第六掩模适当形成接触孔，通过各层到达第一和第二金属层上的所需接触点。在步骤s32，在包括步骤s30中形成的接触孔的结构上沉积氧化铟锡(ITO)透明导电层。在步骤s34，使用第七掩模蚀刻ITO层，形成到达各金属层的内部连线68。在图4g中，为了清楚起见，仅表示出一部分所需内部连线68，即用于寻址晶体管16的源内部连线68a和漏内部连线68b，以及用于驱动晶体管22的源内部连线68c和漏内部连线68d。这表示一种简单的连接过程，即本发明的另一优点在于无需引入复杂的连接要求即可形成衬垫介电区域。
驱动晶体管22的源内部连线68c穿过源衬垫介电层区域34，到达驱动晶体管22的源极接触30。与之不同的是，源衬垫介电层区域34保留在驱动晶体管22的源极接触30上，源衬垫介电层区域34的面积对应于驱动晶体管22的源极接触30的面积。
同样，驱动晶体管22的漏内部连线68d穿过漏衬垫介电层区域36，到达驱动晶体管22的漏极接触32。与之不同的是，漏衬垫介电层区域36保留在驱动晶体管22的漏极接触32上，漏衬垫介电层区域36的面积对应于驱动晶体管22的漏极接触32的面积。
因此，包括源衬垫介电层区域34和漏衬垫介电层区域36的共面驱动晶体管22，是根据本发明的TFT的一个实施例。
源衬垫介电层区域34和漏衬垫介电层区域36分别增大栅极与源极以及栅极与漏极之间的绝缘性，即分别减小栅源电容和栅漏电容。在本实施例中，源衬垫介电层区域34和漏衬垫介电层区域36，在基本垂直于衬底24的方向，换言之如果将衬底视作处于“水平”平面中则在大致“垂直”方向，或者再换言之，在与衬底平面的方向相对地沉积和堆积层的方向上，增大绝缘性，即减小电容。
在其他实施例中，由于源金属，漏金属和栅金属的相应位置，可将根据本发明的衬垫介电区域设置成，在并非大致垂直于衬底、例如在与衬底平面成45°、远离衬底平面的方向，额外地增大栅极与源极以及栅极与漏极之间的绝缘性，即减小栅极与源极以及栅极与漏极之间的电容。在另外的结构中，可将根据本发明提供的衬垫介电区域设置成，在并非大致垂直于衬底、例如在与衬底平面成45°、远离衬底平面的方向，增大栅极与源极以及栅极与漏极之间的绝缘性，即减小栅极与源极以及栅极与漏极之间的电容，不必在基本垂直于衬底的方向减小电容。
更概括而言，可以想到，衬垫介电区域倾向于在任何方向，和源和/或漏金属重叠和/或与栅金属相对靠近的位置处，增大绝缘性，即减小电容。
在上述实施例中，在其他晶体管(寻址晶体管)的制造过程中制造其中设有衬垫介电区的晶体管(驱动晶体管22)。结果，需要一个附加掩模步骤来提供衬垫介电区域(在上述实施例中为步骤s16，即第三掩模)。在其他实施例中，仅制造其中设有衬垫介电区的晶体管。在此情形中，不需要附加的掩模步骤(即，在上述实施例中可省略使用第三掩模的步骤s16)，即，在这些实施例中可有利地提供本发明的衬垫介电区，与传统的共面TFT制造过程相比，不需要任何附加掩模步骤。
在上述实施例中，AMPLED显示装置是底部发光型，从而将内部连线沉积为ITO。在顶部发光型显示器中，内部连线可由金属与ITO结合形成。
在上述实施例中，增加了衬垫介电区的TFT为AMPLED显示装置的驱动晶体管22。然而，在其他实施例中，TFT可以用于其他类型的显示装置，或者更概括而言，本发明可应用于任何其他共面TFT，无论是显示装置还是其他应用装置，其几何结构允许沿上面描绘出的线条引入衬垫介电区。
在上述实施例中，形成衬垫介电区的共面TFT的未掺杂半导体材料为μ-Si。然而，在其他实施例中，可使用其他未掺杂半导体材料，例如a-Si。
在上述实施例中，衬垫介电区由SiN制造而成。然而，在其他实施例中，可使用任何其他适当的绝缘材料。此外，在上述实施例中，与衬垫介电区邻接的钝化层(SiN层46)也由SiN制造而成，其绝缘厚度可有效地增大衬垫介电区提供的绝缘性，即传统的绝缘层和增加的衬垫介电区由相同材料制造。然而，并非必然这样，在其他实施例中它们可以为不同材料。
Claims (10)
1、一种共面薄膜晶体管，TFT，包括：
衬底(24)；
多个半导体层(26，28)和第一金属层，其在衬底(24)上沉积并且限定用于提供沟道区(42)，源极接触(30)和漏极接触(32)；
第一绝缘层，其设置在源极接触(30)和漏极接触(32)上，并且限定为使得第一绝缘层的第一区域(34)基本占据与源极接触(30)相同的面积，第一绝缘层的第二区域(36)基本占据与漏极接触(32)相同的面积；
第二绝缘层(46)，其设置在沟道区(42)以及第一绝缘层的第一(34)和第二(36)区域上；以及
第二金属层，其设置在第二绝缘层(46)上，并且限定用于提供栅极(62)。
2、根据权利要求1所述的共面TFT，其中所述第一绝缘层包括绝缘材料和接触孔；并且由于源极接触(30)和漏极接触(32)的一些面积被第一绝缘层的绝缘材料所占据，且源极接触(30)和漏极接触(32)的一些面积被第一绝缘层中的接触孔所占据，第一绝缘层的第一区域(34)基本占据与源极接触(30)相同的面积，第一绝缘层的第二区域(36)基本占据与漏极接触(32)相同的面积。
3、根据权利要求1或2所述的共面TFT，其中，所述多个半导体层包括未掺杂的μ-Si层(26)。
4、根据权利要求1，2或3所述的共面TFT，其中，所述多个半导体层包括提供源极和漏极的n+a-Si层(28)。
5、一种有源矩阵显示装置，包括根据权利要求1，2，3或4任何一个所述的薄膜晶体管。
6、一种共面薄膜晶体管TFT的形成方法，包括以下步骤：
在衬底(24)上沉积并限定多个半导体层(26，28)、第一金属层和第一绝缘层；
执行所述限定以便形成：
在所述多个半导体层的第一半导体层(26)中的沟道区(42)；
源极和漏极；
由第一金属层形成的源极接触(30)和漏极接触(32)；
在源极接触(30)上设置的、并且基本占据与源极接触(30)相同面积的第一绝缘层的第一区域(34)；
在漏极接触(32)上设置的、并且基本占据与漏极接触(32)相同面积的第一绝缘层的第二区域(36)；
在沟道区(42)以及第一绝缘层的第一(34)和第二(36)区域上沉积第二绝缘层(46)；以及
在第二绝缘层(46)上沉积并限定第二金属层，以形成栅极(62)。
7、根据权利要求6所述的共面TFT的形成方法，其中，使用相同的掩模限定第一金属层和第一绝缘层。
8、根据权利要求6或7所述的共面TFT的形成方法，还包括在第一绝缘层中形成接触孔。
9、根据权利要求6、7或8所述的共面TFT的形成方法，其中，第一半导体层包括未掺杂的μ-Si层(26)。
10、根据权利要求6，7，8或9所述的共面TFT的形成方法，其中，所述多个半导体层的第二层包括提供源极和漏极的n+a-Si层(28)。
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Cited By (1)
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|---|---|---|---|---|
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Families Citing this family (7)
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| CN101740631B (zh) * | 2008-11-07 | 2014-07-16 | 株式会社半导体能源研究所 | 半导体装置及该半导体装置的制造方法 |
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Family Cites Families (13)
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|---|---|---|---|---|
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| JPH03278466A (ja) * | 1990-03-27 | 1991-12-10 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
| TW367564B (en) * | 1995-09-25 | 1999-08-21 | Toshiba Corp | Forming method for polycrystalline silicon, thin film transistor containing the polycrystalline silicon and manufacturing method thereof, and the liquid crystal display containing the thin film transistor |
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| JP4363684B2 (ja) * | 1998-09-02 | 2009-11-11 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタ基板およびこれを用いた液晶表示装置 |
| JP3524029B2 (ja) * | 2000-01-04 | 2004-04-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | トップゲート型ｔｆｔ構造を形成する方法 |
| GB0000292D0 (en) * | 2000-01-07 | 2000-03-01 | Koninkl Philips Electronics Nv | Top gate thin-film transistor and method of producing the same |
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| US6511869B2 (en) * | 2000-12-05 | 2003-01-28 | International Business Machines Corporation | Thin film transistors with self-aligned transparent pixel electrode |
| US6551885B1 (en) * | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6395589B1 (en) * | 2001-02-12 | 2002-05-28 | Advanced Micro Devices, Inc. | Fabrication of fully depleted field effect transistor with high-K gate dielectric in SOI technology |
| TW546853B (en) * | 2002-05-01 | 2003-08-11 | Au Optronics Corp | Active type OLED and the fabrication method thereof |
| TWI290008B (en) * | 2002-12-24 | 2007-11-11 | Ritdisplay Corp | Active driven organic electroluminescent device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10693013B2 (en) | 2015-04-13 | 2020-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11217703B2 (en) | 2015-04-13 | 2022-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
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