JP2007535164A - ソース及びドレインの追加絶縁層を備えた共平面型薄膜トランジスタ - Google Patents

Abstract

共平面型薄膜トランジスタ、ＴＦＴ（22）及びその製造方法において、追加の絶縁層がソースコンタクト（30）及びドレインコンタクト（32）上に設けられ、当該追加の絶縁層の第１領域（34）がソースコンタクト（30）と実質的に同一領域を占有し、当該追加の絶縁層の第２領域（36）がドレインコンタクト（32）と実質的に同一領域を占有するように形が定められる。これにより、ゲート（62）−ソース容量、及びゲート（62）−ドレイン容量が低減される。一部の構成では、このことが追加のマスク又は形を定める工程なくして実現され得る。

Description

本発明は薄膜トランジスタに関し、具体的には、共平面型（co-planar）薄膜トランジスタ及びそのようなトランジスタの製造方法に関する。

共平面型（co-planar）薄膜トランジスタ（ＴＦＴ）においては、ソース、ドレイン及びゲートの金属層は全て薄膜半導体層の同一側に設けられる。

従来の共平面型ＴＦＴには、ゲート金属とソース金属との間、及び同様にゲート金属とドレイン金属との間に比較的薄い絶縁層が存在する。なぜなら、この絶縁層はゲート電極と半導体材料との間にも設けられるが、この層が必要以上に厚いとＴＦＴの性能を低下させるからである。結果として、従来の共平面型ＴＦＴは、一般に、底面ゲート型ＴＦＴや上面ゲート型ＴＦＴより大きい実効的なゲート−ソース容量及びゲート−ドレイン容量を有する。

共平面型ＴＦＴの特に有望な用途の１つに、アクティブマトリックス型ポリマー発光ダイオード（ＡＭＰＬＥＤ）表示装置の電流制御ＴＦＴ、すなわち、駆動ＴＦＴがある。このような表示装置は特許文献１に記載されている。一般に、ポリシリコンに基づく共平面型ＴＦＴが採用されている。なぜなら、ポリシリコンは逆方向リークが小さく、且つ電気的に安定であるため、ＴＦＴに所定のゲート電圧が印加されたときにＬＥＤを介して正確な電流を供給することが可能だからである。
米国特許出願公開第２００３／００９８８２８号明細書

本発明は、ソース及びドレインの追加絶縁層を備えた共平面型薄膜トランジスタを提供することを目的とする。

本発明の第１の態様に従った共平面型薄膜トランジスタ（ＴＦＴ）は、基板上に複数の半導体層及び第１金属層から形成された、チャネル領域、ソースコンタクト及びドレインコンタクト；前記ソースコンタクト及び前記ドレインコンタクト上に設けられた第１絶縁層であり、該第１絶縁層の第１領域が該ソースコンタクトと実質的に同一領域を占有し、且つ該第１絶縁層の第２領域が該ドレインコンタクトと実質的に同一領域を占有するように形を定められた第１絶縁層；前記チャネル領域並びに前記第１絶縁層の前記第１及び第２領域上に設けられた第２絶縁層；並びに前記第２絶縁層上に設けられ、ゲートをもたらすように形を定められた第２金属層；を有する。

前記第１絶縁層は絶縁体及びコンタクトホールを有してもよく、この場合、前記ソースコンタクト及び前記ドレインコンタクトの領域の一部が前記第１絶縁層の絶縁体で占有され、前記ソースコンタクト及び前記ドレインコンタクトの領域の一部が前記第１絶縁層の前記コンタクトホールで占有されていることにより、前記第１絶縁層の前記第１領域が前記ソースコンタクトと実質的に同一領域を占有し、前記第１絶縁層の第２領域が前記ドレインコンタクトと実質的に同一領域を占有する。

前記複数の半導体層はアンドープのμ-Si層を有してもよい。

前記複数の半導体層はソース及びドレインをもたらすｎ＋型a-Si層を有してもよい。

本発明の他の態様に従ったアクティブマトリックス型表示装置は、上記幾つかの変形版を有する上述の第１の態様に従った薄膜トランジスタを有する。

本発明の更なる態様に従った、共平面型薄膜トランジスタ（ＴＦＴ）の製造方法は、基板に：チャネル領域；ソース；ドレイン；ソースコンタクト；ドレインコンタクト；前記ソースコンタクト上に設けられ、該ソースコンタクトと実質的に同一領域を占有する前記第１絶縁層の第１領域；前記ドレインコンタクト上に設けられ、該ドレインコンタクトと実質的に同一領域を占有する前記第１絶縁層の第２領域；前記チャネル領域、並びに前記第１絶縁層の前記第１及び第２領域上の第２絶縁層；並びに前記第２絶縁層上のゲート；を形成する工程群を有する。

前記第１絶縁層の前記第１及び第２領域は、前記ソースコンタクト及び前記ドレインコンタクトとの接触を可能にするコンタクトホールを有してもよい。

ＴＦＴはアンドープのμ-Siを有する第１半導体層で形成されてもよい。

ＴＦＴはｎ＋型a-Siを有する第２半導体層で形成されてもよい。

第１絶縁層、より具体的には、第１絶縁層の第１及び第２領域は、従来の共平面型ＴＦＴに存在する絶縁層とは対照的に、実質的に追加の絶縁層領域である。この追加の第１絶縁層の第１及び第２領域は、ＴＦＴのゲート−ソース容量、及びゲート−ドレイン容量の低減をもたらす傾向がある。これは、一部の構成では、追加のマスク又は形を定める工程なくして実現され得る。

さらなる態様では、上述の共平面型ＴＦＴは異なる構成のa-SiのＴＦＴと同一基板に、幾つかの共通処理工程を用いて作成される。この場合でさえ、第１絶縁層の第１及び第２の領域の効果をもたらすために、唯一の追加マスクが必要とされるのみである。

第１絶縁層の第１及び第２領域は挿入誘電体層であると見なされてもよい。このように、本発明に従って、共平面型ＴＦＴのソースコンタクト及びドレインコンタクト上に付け足しの挿入誘電体層領域が設けられる。

挿入誘電体層領域はゲート−ソース間、及びゲート−ドレイン間それぞれの絶縁を増強する傾向にある。すなわち、挿入誘電体層領域はゲート−ソース容量及びゲート−ドレイン容量を低減する。本発明の一部の態様においては、挿入誘電体層領域は基板に実質的に垂直な方向、換言すれば、基板が“水平”平面にあると見なされるときには実質的に“鉛直”方向、あるいは更に言い換えれば、基板平面の方向ではなく層が堆積され積層される方向で、この絶縁増強すなわち容量低減をもたらす。本発明の更なる態様では、挿入誘電体層領域は、基板に実質的に垂直ではなく基板平面から離れる方向、例えば基板平面に45°の方向で、ゲート−ソース間、及びゲート−ドレイン間の絶縁増強、すなわち、ゲート−ソース間及びゲート−ドレイン間の容量低減をさらにもたらし得る。本発明のより更なる態様では、挿入誘電体領域は、基板に実質的に垂直な方向でこのような容量低減をもたらすことを必ずしも必要とせずに、基板に実質的に垂直ではなく基板平面から離れる方向、例えば基板平面に45°の方向で、ゲート−ソース間、及びゲート−ドレイン間の絶縁増強、すなわち、ゲート−ソース間及びゲート−ドレイン間の容量低減をさらにもたらし得る。

より一般的には、挿入誘電体領域は、ソース及び／又はドレインコンタクトがゲート金属に対して重なる、且つ／或いは比較的近接する何れの方向及び位置でも、絶縁増強すなわち容量低減をもたらす傾向があり得ることは認識されるところである。

添付図面を参照しながら本発明の実施形態について説明する。

以下で説明される実施形態はＡＭＰＬＥＤ表示装置に使用されるようなＴＦＴ構成に向けられたものである。しかしながら、他の実施形態においても、別の用途のために同一又は対応するＴＦＴ構造が設けられてもよく、実際にＴＦＴ構造及びＴＦＴの製造プロセスの何れもそれ自体が本発明の実施形態を表すことは認識されるべきところである。

図１は、第１実施形態に従ったＴＦＴを有するカラー・エレクトロルミネッセンス表示装置向けのアクティブマトリックス部分を例示する概略図である。エレクトロルミネッセンス表示装置用のアクティブマトリックスは、規則的に間隔を設けられた画素から成る行及び列のマトリックス配列を備えるパネルを有する。画素は、区画1で表記されており、付随するスイッチング手段とともにエレクトロルミネッセンス表示素子2を有する。画素1は交差する行（選択）及び列（データ）のアドレス導体4及び6の組間の交差箇所に位置する。単純化のために少数の画素1のみが図示されているが、実際には数百といった行及び列を成す画素1が存在する場合がある。画素1は周辺駆動回路によって行アドレス導体及び列アドレス導体の組を介してアクセスされる。周辺駆動回路は、それぞれの導体の組の端部に接続された行走査駆動回路8及び列データ駆動回路9を有する。

エレクトロルミネッセンス表示素子2は有機発光ダイオードを有する。有機発光ダイオードはここではダイオード素子（ＬＥＤ）として表されており、１層以上の有機エレクトロルミネッセンス材料の活性層を挟み込んだ１対の電極を有する。配列の表示素子は、付随するアクティブマトリックス回路とともに絶縁性の支持体の片側に支持されている。表示素子のカソード又はアノードの何れかは透明導電体で形成されている。支持体は例えばガラス等の透明材料から成り、表示素子2の基板側の電極は、エレクトロルミネッセンス層で発生された光がこれらの電極及び支持体を透過して支持体の他方側の観察者の目に見えるように、例えばＩＴＯ等の透明導電体で構成される。典型的に、有機エレクトロルミネッセンス材料層の厚さは100nmと200nmとの間である。

素子2に使用し得る好適な有機エレクトロルミネッセンス材料の典型例は欧州特許文献ＥＰ−Ａ−０７１７４４６に記載されている。国際公開された特許文献ＷＯ９６／３６９５９に記載されたような共役ポリマー材料も使用可能である。

図２は、この実施形態の各画素1に用いられる画素及び駆動回路配置の簡略化された概略形態を示している。各画素1はエレクトロルミネッセンス（ＥＬ）表示素子2及び関連駆動回路を有する。駆動回路は、行導体4上の行アドレスパルスによってターンオンされるアドレストランジスタ16を有する。アドレストランジスタがターンオンされると、列導体6上の電圧が画素の残りの部分に伝わることが可能になる。具体的には、アドレストランジスタ16は、駆動トランジスタ22と蓄積キャパシタ24とを有する電流源20に列導体電圧を供給する。列の電圧が駆動トランジスタ22のゲートに印加され、行アドレスパルスの終了後も蓄積キャパシタ24によってゲートはこの電圧に保持される。

この画素及び駆動回路構成はアナログモードで動作する。電流源20に供給する電源線26の電圧と結合した駆動トランジスタ22へのゲート電圧の範囲は、トランジスタが線形領域で動作するように選定され、ソース−ドレイン電流がゲート電圧にほぼ線形に比例することになる。故に、表示素子2に流れる所望電流を選定するために列導体6の電圧が使用される。典型的に、駆動トランジスタ22のソース−ドレイン間で約6Vの電圧降下があり、その結果、ＬＥＤに必要な電圧降下である約4Vを実現するためには（図示されるようにカソードが接地されている場合）、電源線26の電圧を約10Vとする必要がある。典型的なゲート電圧は約4Vの蓄積キャパシタ24の蓄積電圧程度となる。例えば、列導体6へのデータ信号は、およそ5Vから7Vの範囲内になる。

このカラー・エレクトロルミネッセンス表示装置用のアクティブマトリックスにおいては、駆動トランジスタ22及びアドレストランジスタ16は詳しくは異なるそれぞれのＴＦＴ技術によるものであるが、同一基板への共通の総合的多層プロセスにて製造される。基本的に、駆動トランジスタ22の主半導体層はプラズマ化学気相堆積（plasma enhanced chemical vapor deposition；ＰＥＣＶＤ）プロセスの一形態によって堆積された微結晶シリコン（μ-Si）を有し、一方、主アドレストランジスタ16は他の形態のＰＥＣＶＤプロセスによって堆積されたアモルファスシリコン（a-Si）を有する。

アドレストランジスタ16は、そのスイッチング機能のために逆方向リークが小さい必要がある。駆動トランジスタ22は、ＥＬ表示素子2に供給される電流が駆動トランジスタ22のゲートに印加される信号電圧を正確に反映したものとなるように、高い電気的安定性を有する必要がある。

一般に、ＴＦＴはa-Siから製造することが好ましい。なぜなら、それは比較的簡易でコスト効率の高い製造技術だからである。しかしながら、a-SiのＴＦＴは小さい逆方向リークを有するものの、高い電気的安定性を有さないため、アドレストランジスタ16と駆動トランジスタ22との双方に使用することができない。故に、ＡＭＰＬＥＤ表示装置では大抵のところ、ＴＦＴはポリシリコン技術を用いて製造される。なぜなら、得られるＴＦＴは小さい逆方向リークと高い電気的安定性とを兼ね備えるからである。ポリシリコン技術は、しかしながら、簡易さとコスト効率の点ではa-Si技術より劣っている。

本発明の実施形態においては、駆動トランジスタ22はＰＥＣＶＤによって堆積されたμ-Siを用いて製造される。なぜなら、このプロセスは駆動トランジスタ22に要求されるような高い電気的安定性を備えたＴＦＴを提供するものだからである。このようなＴＦＴの逆方向リークは小さくないが、そのことは駆動トランジスタ22には重要ではない。これが有利なのは、ＰＥＣＶＤによるμ-Si堆積プロセスは比較的簡易でコスト効率が高いからである。さらに、ＰＥＣＶＤによるμ-Si堆積プロセスはa-Si製造プロセスと似ているため、a-Siのアドレストランジスタ16及びμ-Siの駆動トランジスタ22を製造する１つの総合的な結合プロセスの形態で両プロセスを同一基板に適用することによって効果的に用いられる。これにより両形式のトランジスタの簡易で高コスト効率なプロセスという利点が結合され、各形式のトランジスタは所望される各技術の強固な特性を実現するものとなる。

上述のようにa-Si及びμ-Siという２つの技術を結合することは、何れかの技術を単独で使用することと比較して追加のマスク工程を必要とし、製造プロセスの複雑さ及びコストを追加するものである。必要な追加マスク数は２つのトランジスタのそれぞれについて選ばれた形状、例えば上面ゲート、底面ゲート又は共平面ゲート、に依存する。この実施例においては、a-Siアドレストランジスタ16は底面ゲート、μ-Si駆動トランジスタ22は共平面型であり、この組み合わせは有利なことに唯一の追加マスク工程のみを必要とする。

以下で説明される構成においては、共平面型μ-Si駆動トランジスタ22はソースとドレインのコンタクト部の上方に付け足しの挿入誘電体層領域を備えており、それにより、ゲート−ソース容量及びゲート−ドレイン容量が比較的大きいという従来の共平面型ＴＦＴで一般に見られる特性を改善している。

図３は、アドレストランジスタ16及び駆動トランジスタ22を作成するための本実施形態で用いられる処理工程を示している。ここでは、プロセスの進行に連れて基板24に様々な層が積み重ねられる様子を概略的に示す図４ａ乃至４ｇの助けを借りて、これらの処理工程について説明する。図４ａ乃至４ｇは１つのアドレストランジスタ16及び１つの駆動トランジスタ22、すなわち、１つのピクセル1の断面においての積層化を示している。しかしながら、単一画素1に関して以下で説明される手順は、実際には画素の配列全体に対して同時に実施されることは認識されるところである。

図４ａに示される造りは以下のように形成される。工程s2にて、基板24に微結晶シリコン（μ-Si）層が堆積される。工程s4にて、μ-Si層上にｎ＋型アモルファスシリコン（a-Si）層が堆積される。工程s6にて、μ-Si層及びｎ＋型a-Si層が第１のマスクを用いてエッチングされ、μ-SiのＴＦＴ領域が定められる。すなわち、図４ａに示されるように、この段階でμ-SiのＴＦＴ領域26、及び中間ｎ＋型a-Si領域28が設けられる。これらの構造は駆動トランジスタ22部分を形成するものである。

図４ｂに示される更なる造りが以下のように形成される。工程s8にて、中間ｎ＋型a-Si領域28も含めた基板24に、第１の金属層が堆積される。工程s10にて、第１の金属層上に誘電体層すなわち絶縁層が堆積される。以降、この付け足しの誘電体層のことを挿入誘電体層と呼ぶ。この実施形態においては、挿入誘電体層はSiNから成る。しかしながら、他の実施形態では、この挿入誘電体層は好適な如何なる低誘電率材料から成ってもよい。工程s12にて、第１の金属層及び挿入誘電体層が第２のマスクを用いてエッチングされ、駆動トランジスタ22及びアドレストランジスタ16の双方のための要素が定められる。

駆動トランジスタ22のために形作られた要素は、第１の金属層から形成され中間ｎ＋型a-Si領域28のそれぞれの部分の上方に置かれたソースコンタクト30及びドレインコンタクト32、並びにソース挿入誘電体層領域34及びドレイン挿入誘電体層領域36である。金属層及び挿入誘電体層は同一マスクでエッチングされるので、ソース挿入誘電体層領域34は駆動トランジスタ22のソースコンタクト30として、対応する基板領域の頂部上に直接あり、且つその部分を占有する。同様に、ドレイン挿入誘電体層領域36は駆動トランジスタ22のドレインコンタクト32として、対応する基板領域の頂部上に直接あり、且つその部分を占有する。このようにして、駆動トランジスタ22のソースコンタクト30はソース挿入誘電体層領域34によって覆われ、同様に、駆動トランジスタ22のドレインコンタクト32はドレイン挿入誘電体層領域36によって覆われる。

アドレストランジスタ16のために形作られた要素は、第１の金属層からエッチングによって定められたゲート38すなわちゲート金属、及びアドレストランジスタ16のゲート38として新たに定められた対応する基板領域の頂部上に直接あり、且つその部分を占有する残存挿入誘電体層領域40である。

工程s14にて、駆動トランジスタ22のソースコンタクト30とドレインコンタクト32との間で、中間ｎ＋型a-Si領域28がエッチング除去されることにより、駆動トランジスタ22のチャネル領域42が設けられる。

図４ｃを参照して、工程s16にて、残存挿入誘電体層領域40が第３のマスクを用いてエッチング除去され、こうしてアドレストランジスタ16の金属ゲート領域38が再露出される。残存挿入誘電体層領域40の全体がエッチング除去されるので、パターン化される場合とは対照的に、このマスクは鮮明度や解像度の点で厳しいものではない。故に、この実施形態の場合のように、より面倒なフォトリソグラフィプロセスの代わりに、例えば、印刷法やインクジェットプロセスが用いられてもよい。また、駆動トランジスタに該当するトランジスタのみが製造される実施形態、すなわち、アドレストランジスタ16に該当する更なるトランジスタを備えていない実施形態では、工程16と第３のマスクの何れも必要でない。

図４ｄに示される更なる造りが以下のように形成される。工程s18にて、図４ｃに示される構造上に、アドレストランジスタ16のa-SiのＴＦＴ積層体44が堆積される。a-SiのＴＦＴ積層体44は、堆積の順番に、SiN絶縁（保護）層46、アンドープのa-Si層48、及びｎ＋型にドープされたa-Si層50を有する。駆動トランジスタ22の領域では、SiN絶縁（保護）層はゲート金属とソース及びドレインコンタクトのそれぞれとの間の従来通りの絶縁を提供することになる。

図４ｅに示される更なる造りが以下のように形成される。工程s20にて、a-Si積層体44のa-Si層48及びｎ＋型a-Si層50が第４のマスクを用いてエッチングされ、金属ゲート領域38の領域を超えて延在するアドレストランジスタの島部52が定められる。a-Siの島部52はｎ＋型a-Si島領域56で覆われたアンドープのa-Si島領域54を有する。エッチング工程s20中に、a-Si積層体44のa-Si層48及びｎ＋型a-Si層50はその他の領域、特に駆動トランジスタの領域からエッチング除去される。

図４ｆに示される更なる造りが以下のように形成される。工程s22にて、図４ｅに示される構造上に第２の金属層が堆積される。工程s24にて、第２の金属層が第５のマスクを用いてエッチングされ、アドレストランジスタ16のソースコンタクト58及びドレインコンタクト60、並びに駆動トランジスタ22のゲート62が定められる。工程s26にて、アドレストランジスタ16のソースコンタクト58とドレインコンタクト60との間のｎ＋型a-Si層50が、アドレストランジスタ16のソースコンタクト58とドレインコンタクト60との間でエッチング除去され、アドレストランジスタ16のバックチャネル領域64が設けられる。

図４ｇに示される更なる造りが以下のように形成される。工程s28にて、図４ｆに示される構造上に保護用SiN絶縁層66が堆積される。工程s30にて、第６のマスクを用いて、様々な層を貫通して第１及び第２の金属層の所望の接触点まで達するコンタクトホールが必要に応じてエッチングされる。工程s32にて、工程s30で形成されたコンタクトホールを含む構造上に、インジウム錫酸化物（ＩＴＯ）の透明導電層が堆積される。工程s34にて、ＩＴＯ層が第７のマスクを用いてエッチングされ、様々な金属層への相互接続部材68が形成される。図４ｇでは明りょう化のため、所望の相互接続68の一部、すなわち、アドレストランジスタ16のソース相互接続部材68a及びドレイン相互接続部材68b、並びに駆動トランジスタ22のソース相互接続部材68c及びドレイン相互接続部材68dのみが示されている。これは、簡易な接続プロセスであることを表している。すなわち、この実施形態の更なる利点は、複雑な接続条件を導入することを必要とせずに挿入誘電体領域が設けられることである。

駆動トランジスタ22のソース相互接続部材68cは、駆動トランジスタ22のソースコンタクト30に達するようにソース挿入誘電体層領域34を貫通している。ここ以外では、ソース挿入誘電体層領域34は駆動トランジスタ22のソースコンタクト30上に残存しており、ソース挿入誘電体層領域34の領域は駆動トランジスタ22のソースコンタクト30の領域に一致している。

同様に、駆動トランジスタ22のドレイン相互接続部材68dは、駆動トランジスタ22のドレインコンタクト32に達するようにドレイン挿入誘電体層領域36を貫通している。ここ以外では、ドレイン挿入誘電体層領域36は駆動トランジスタ22のドレインコンタクト32上に残存しており、ドレイン挿入誘電体層領域36の領域は駆動トランジスタ22のドレインコンタクト32の領域に一致している。

こうして、ソース挿入誘電体層領域34、及びドレイン挿入誘電体層領域36を有する共平面型駆動トランジスタ22は、本発明の実施形態に従ったＴＦＴの一実施形態となる。

ソース挿入誘電体層領域34及びドレイン挿入誘電体層領域36により、それぞれ、ゲート−ソース間、及びゲート−ドレイン間の絶縁が増強される。すなわち、それらにより、それぞれ、ゲート−ソース容量及びゲート−ドレイン容量が低減される。この実施形態においては、ソース挿入誘電体層領域34及びドレイン挿入誘電体層領域36は、基板24に実質的に垂直な方向、換言すれば、基板が“水平”平面にあると見なされるときには実質的に“鉛直”方向、さらに言い換えれば、基板平面の方向ではなく層が堆積され積層される方向で、絶縁増強すなわち容量低減をもたらす。

他の実施形態では、ソース金属、ドレイン金属及びゲート金属の各位置の結果として、本発明に従って設けられた挿入誘電体領域は、基板に実質的に垂直ではなく基板平面から離れる方向、例えば基板平面に45°の方向で、ゲート−ソース間、及びゲート−ドレイン間の絶縁増強、すなわち、ゲート−ソース間及びゲート−ドレイン間の容量低減をさらにもたらすように位置付けられてもよい。さらなる配置では、本発明に従って設けられた挿入誘電体領域は、基板に実質的に垂直な方向でこのような容量低減をもたらすことを必ずしも必要とせずに、基板に実質的に垂直ではなく基板平面から離れる方向、例えば基板平面に45°の方向で、ゲート−ソース間、及びゲート−ドレイン間の絶縁増強、すなわち、ゲート−ソース間及びゲート−ドレイン間の容量低減を更にもたらすように位置付けられてもよい。

より一般的には、挿入誘電体領域は、ソース及び／又はドレイン金属がゲート金属に対して重なる、且つ／或いは比較的近接する何れの方向及び位置でも、絶縁増強すなわち容量低減をもたらす傾向があることは認識されるところである。

上述の実施形態においては、挿入誘電体領域をそこ（駆動トランジスタ22）に備えるトランジスタが、他のトランジスタ（アドレストランジスタ16）をも組み立てるプロセス中に組み立てられる。この結果として、挿入誘電体領域を存在せしめるためには１つの追加マスク工程（上述の実施形態では工程s16、すなわち、第３のマスク）が必要である。他の実施形態では、挿入誘電体領域をそこに備えるトランジスタのみが組み立てられる。この場合、追加マスク工程は不要である（上述の実施形態における、第３のマスクを用いる工程s16が省略され得る）。すなわち、このような実施形態では、従来の共平面型ＴＦＴ製造プロセスに対して如何なる追加マスク工程も必要とすることなく、本発明に係る挿入誘電体領域が効果的に設けられ得る。

上述の実施形態においては、ＡＭＰＬＥＤ表示装置は底面放出型であるため相互接続部材はＩＴＯとして堆積される。上面放出型表示装置の場合には、相互接続部材はＩＴＯとともに金属で形成されてもよい。

上述の実施形態においては、挿入誘電体領域が付加されるＴＦＴはＡＭＰＬＥＤ表示装置の駆動トランジスタである。しかしながら、他の実施形態ではＴＦＴは他形式の表示装置のものでもよく、より一般的には、本発明は、表示装置用途であろうと他の用途であろうと、上記に従って挿入誘電体領域を導入することが可能な配置を備える、他の共平面型ＴＦＴの如何なるものにも適用され得る。

上述の実施形態においては、挿入誘電体領域が設けられる共平面型ＴＦＴのアンドープ半導体材料はμ-Siである。しかしながら、他の実施形態では、例えばa-Si等のその他のアンドープ半導体材料が用いられてもよい。

上述の実施形態においては、挿入誘電体領域はSiNから成る。しかしながら、他の実施形態では、その他の好適な如何なる絶縁体が用いられてもよい。さらに、上述の実施形態においては、挿入誘電体領域により提供される絶縁を効果的に追加して全体的な絶縁を増強する絶縁厚さであるところの、挿入誘電体領域（SiN層46）に隣接する保護層もまたSiNから成る。すなわち、従来からの絶縁層と追加された挿入誘電体領域とが同一材料から成る。しかしながら、そうである必要はなく、他の実施形態では、これらは異なる材料から成ってもよい。

ＴＦＴを有するカラー・エレクトロルミネッセンス表示装置向けのアクティブマトリックスの部分を例示する概略図である。 図１の表示装置の画素、及び各画素に用いられる駆動回路構成の簡略化された形態を示す図である。 図１の表示装置のＴＦＴを製造するプロセスで用いられる処理工程を示すフローチャートである。 図３のプロセスが進められ、基板上に様々な層が積層される様子を示す概略図である。 図３のプロセスが進められ、基板上に様々な層が積層される様子を示す概略図である。 図３のプロセスが進められ、基板上に様々な層が積層される様子を示す概略図である。 図３のプロセスが進められ、基板上に様々な層が積層される様子を示す概略図である。 図３のプロセスが進められ、基板上に様々な層が積層される様子を示す概略図である。 図３のプロセスが進められ、基板上に様々な層が積層される様子を示す概略図である。 図３のプロセスが進められ、基板上に様々な層が積層される様子を示す概略図である。

Claims (10)

1. 基板；
   前記基板に堆積され、チャネル領域、ソースコンタクト及びドレインコンタクトをもたらすように形を定められた、複数の半導体層及び第１金属層；
   前記ソースコンタクト及び前記ドレインコンタクト上に設けられた第１絶縁層であり、該第１絶縁層の第１領域が該ソースコンタクトと実質的に同一領域を占有し、且つ該第１絶縁層の第２領域が該ドレインコンタクトと実質的に同一領域を占有するように形を定められた第１絶縁層；
   前記チャネル領域並びに前記第１絶縁層の前記第１及び第２領域上に設けられた第２絶縁層；及び
   前記第２絶縁層上に設けられ、ゲートをもたらすように形を定められた第２金属層；
   を有する共平面型薄膜トランジスタ。
2. 前記第１絶縁層が絶縁体及びコンタクトホールを有し；且つ前記ソースコンタクト及び前記ドレインコンタクトの領域の一部が前記第１絶縁層の絶縁体で占有され、前記ソースコンタクト及び前記ドレインコンタクトの領域の一部が前記第１絶縁層の前記コンタクトホールで占有されていることにより、前記第１絶縁層の前記第１領域が前記ソースコンタクトと実質的に同一領域を占有し、前記第１絶縁層の第２領域が前記ドレインコンタクトと実質的に同一領域を占有するところの請求項１に記載の共平面型薄膜トランジスタ。
3. 前記複数の半導体層がアンドープのμ-Si層を有するところの請求項１又は２に記載の共平面型薄膜トランジスタ。
4. 前記複数の半導体層がソース及びドレインをもたらすｎ＋型a-Si層を有するところの請求項１乃至３の何れかに記載の共平面型薄膜トランジスタ。
5. 請求項１乃至４の何れかに記載の薄膜トランジスタを有するアクティブマトリックス型表示装置。
6. 基板に複数の半導体層、第１金属層及び第１絶縁層を堆積し、且つ形を定める工程であり、形を定める該工程が：
   前記複数の半導体層の第１半導体層のチャネル領域；
   ソース及びドレイン；
   前記第１金属層からのソースコンタクト及びドレインコンタクト；
   前記ソースコンタクト上に設けられ、該ソースコンタクトと実質的に同一領域を占有する前記第１絶縁層の第１領域；及び
   前記ドレインコンタクト上に設けられ、該ドレインコンタクトと実質的に同一領域を占有する前記第１絶縁層の第２領域；
   を形成するように実行されるところの工程；
   前記チャネル領域、並びに前記第１絶縁層の前記第１及び第２領域上に第２絶縁層を堆積する工程；並びに
   ゲートを形成するように前記第２絶縁層上に第２金属層を堆積し、且つ形を定める工程；
   を有する、共平面型薄膜トランジスタの製造方法。
7. 前記第１金属層及び前記第１絶縁層が同一マスクを用いて形を定められるところの請求項６に記載の共平面型薄膜トランジスタの製造方法。
8. 前記第１絶縁層にコンタクトホールを形成する工程をさらに有する請求項６又は７に記載の共平面型薄膜トランジスタの製造方法。
9. 前記第１半導体層がアンドープのμ-Si層を有するところの請求項６乃至８の何れかに記載の共平面型薄膜トランジスタの製造方法。
10. 前記複数の半導体層の第２半導体層が前記ソース及び前記ドレインをもたらすように形を定められるｎ＋型a-Si層を有するところの請求項６乃至９の何れかに記載の共平面型薄膜トランジスタの製造方法。

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