JP5079512B2 - 薄膜素子を用いた表示装置及び表示装置の製造方法 - Google Patents
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Description
本発明は、基板上に形成された下側電極、絶縁層及び上側電極からなる複数の薄膜素子、それを用いた表示装置及びメモリセル、並びにそれらの製造方法に関するものである。
従来、液晶表示装置では、図１１（ａ）及び図１１（ｂ）に示すように、基板上に形成された下側電極１０１、絶縁層１０２及び上側電極１０３からなる多数の薄膜素子を画素補助容量１１０として用いていると共に、図１１（ａ）及び図１１（ｃ）に示すように、画素ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）１２０においても、下側電極１０１、絶縁層１０２及び上側電極１０３により薄膜素子を構成している。
このような薄膜素子を形成するのは、液晶表示装置に限らず、データ保持用のメモリセルにおいても同様である。例えば日本国公開特許公報「特開平４−２７４３５９号公報（１９９２年９月３０日公開）（以下「特許文献１」という）では、図１２に示すように、基板上に形成された下側電極である下側キャパシタ電極１５１、図示しない絶縁層、及び上側電極である上側キャパシタ電極１５２を有している。
ところで、例えば、図１１（ａ）及び図１１（ｂ）に示す下側電極１０１、絶縁層１０２及び上側電極１０３からなる薄膜素子を形成する場合においては、上側電極１０３を同一層によって引き回す場合に、必ず、下側電極１０１の端部を跨ぐ構造を取っている。
この結果、下側電極１０１の端部１０１ａで段差を生じ、その段差部分で絶縁層１０２による下側電極１０１のカバレッジ（覆うこと）が悪くなり、耐圧が低下し、高電圧がかかる容量部では絶縁破壊を生じて上側電極１０３と下側電極１０１とがリークするという問題があった。
この問題については、例えば日本国公開特許公報「特開昭６１−２６４７４０号公報（１９８６年１１月２２日公開）（以下「特許文献２」という）においても具体的に開示している。図１３（ａ）〜図１３（ｈ）は、特許文献２に開示された従来の製造工程図である。
すなわち、図１３（ｅ）に示すように、垂直にエッチングされている第１層目ポリシリコンゲート電極２０１、及び熱的酸化でその上に形成される第２ゲート酸化膜２０２においては、熱的ストレスによる内部歪等の影響によって、それらの周辺部が盛り上がったり（Ｂ部）、さらに第２ゲート酸化膜２０２が第１ゲート酸化膜２０３近傍で非常に薄くなったりする（Ｂ’部）傾向があると記載している。
また、同図（ｆ）に示すように、第２ゲート酸化膜２０２・２０２’上に第２層目ポリシリコン膜をＬＰＣＶＤ法により３０００Ａ程度形成し、次に、リンの拡散を行い第２層目ポリシリコンゲート電極２０４とする。この時、同図（ｆ）に示される周辺部の盛り上がり（Ｂ部）及び薄くなる（Ｂ’部）の形成等の影響により、第２層目ポリシリコンゲート電極２０４の端部がオーバーハング状となって形成される（Ｃ部）。その結果、同図（ｅ）のＢ・Ｂ’部における第１層目ポリシリコンゲート電極２０１と第２層目ポリシリコンゲート電極２０４との間の耐圧が十分とれず、耐圧破壊による第１層目ポリシリコンゲート電極２０１と第２層目ポリシリコンゲート電極２０４との間でリークするという問題を開示している。
特許文献２では、この問題を解決するために、図１４（ａ）〜図１４（ｈ）に示すように、第１層目ポリシリコンゲート電極２０１の端部にテーパーを付けてエッチングしている。これにより、第２ゲート酸化膜２０２は、オーバーハング状になることなく、表面が滑らかに形成されるので、カバレッジが良く、第１層目ポリシリコンゲート電極２０１と第２層目ポリシリコンゲート電極２０４との間の耐圧が十分取れるようになっている。
しかしながら、上記従来の薄膜素子において、特許文献２のように、下側電極である第１層目ポリシリコンゲート電極２０１の端部にテーパーを付けてＴＦＴを作成した場合、下側電極の中央と端部との間で電極の厚さの違いから電極内のドーピング濃度の差を生じる。その結果、端部と中央とでＴＦＴの閾値特性が異なり、端部が寄生トランジスタとして働くので、特性の悪化を生じるという問題点を有している。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、下側電極の端部に影響されない薄膜素子、それを用いた表示装置及びメモリセル、並びにそれらの製造方法を提供することにある。
本発明の薄膜素子は、上記課題を解決するために、基板上に下側電極、第１の絶縁層、及び上側電極の順に構成される複数の薄膜素子において、上記各下側電極に対向する上記各上側電極が、平面的に、上記下側電極の外形内に全て囲まれている。
本発明の薄膜素子の製造方法は、上記課題を解決するために、基板上に下側電極を形成する工程と、上記下側電極の上側に第１の絶縁層を形成する工程と、上記第１の絶縁層の上側に、平面的に、上記各下側電極の外形内に全て囲まれるように各上側電極を形成する工程とを含む。
上記の発明によれば、各下側電極に対向する各上側電極が、平面的に、下側電極の外形内に全て囲まれている。このため、上側電極が下側電極を跨ぐことが無いため、エッジの影響を受けない。この結果、下側電極の端部にて耐圧破壊によりリークが発生するということはない。また、この薄膜素子をＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）に使用した場合においても、寄生トランジスタが発生せず、閾値特性が異なるということもない。
したがって、下側電極の端部に影響されない薄膜素子及びその製造方法を提供することができる。
また、本発明の薄膜素子は、前記上側電極の上側に形成された第２の絶縁層と、上記第２の絶縁層の上側に形成された配線層とが設けられていると共に、上記上側電極と配線層とは、上記第２の絶縁層に穿設されたコンタクトホールを通して電気的に接続されていることが好ましい。
また、本発明の薄膜素子の製造方法は、前記上側電極の上側に第２の絶縁層を形成する工程と、上記第２の絶縁層にコンタクトホールを形成する工程と、上記コンタクトホールを通じて上記上側電極と接続される配線層を形成する工程とを含むことが好ましい。
上記の発明によれば、上側電極から、コンタクトホールを通じて接続される配線層を介して外部へ配線を引き回すことができる。したがって、後述する画素補助容量においては各上側電極同士を導通させることができる一方、後述する画素薄膜トランジスタにおいては、ゲート電極としての上側電極を例えばゲート配線としての配線層に接続することができる。
また、従来では各薄膜素子同士が繋がって上側電極が形成されていたことにより、製造工程において、上側電極に多くの電荷が蓄積されてしまい、局所的に電荷が集中した場合、上側電極と下側電極との間の絶縁層内の電界強度が大きくなり、薄膜素子が静電破壊することがあった。
しかし、本発明では、各上側電極は島状に独立して存在することになるので、各島の上側電極と下側電極との間に蓄積される電荷は小さいものとなる。したがって、上側電極及び配線層に電荷が蓄積され難く、静電気対策となる。
また、本発明の表示装置は、上記課題を解決するために、上記記載の薄膜素子を画素補助容量に用いている。
また、本発明の表示装置の製造方法は、上記課題を解決するために、上記記載の薄膜素子の製造方法を画素補助容量の製造に用いる。
したがって、下側電極の端部に影響されない表示装置及びその製造方法を提供することができる。
また、本発明の表示装置は、上記課題を解決するために、上記記載の薄膜素子を薄膜トランジスタに用いている。
また、本発明の表示装置の製造方法は、上記課題を解決するために、上記記載の薄膜素子の製造方法を薄膜トランジスタの製造に用いる。
したがって、下側電極の端部に影響されない表示装置及びその製造方法を提供することができる。
また、本発明の表示装置は、上記課題を解決するために、上記記載の薄膜素子を画素補助容量及び薄膜トランジスタに用いている。
また、本発明の表示装置の製造方法は、上記課題を解決するために、上記記載の薄膜素子の製造方法を画素補助容量の製造及び薄膜トランジスタの製造に用いる。
したがって、下側電極の端部に影響されない表示装置及びその製造方法を提供することができる。
また、本発明の表示装置では、前記配線層は、ソース配線層であることが好ましい。
これにより、従来と同一プロセスにより行うことができるので、工程を増やすことがない。
また、本発明のメモリセルは、上記課題を解決するために、上記記載の薄膜素子をデータ保持用容量に用いている。
また、本発明のメモリセルの製造方法は、上記課題を解決するために、上記記載の薄膜素子の製造方法をデータ保持用容量の製造に用いる。
したがって、下側電極の端部に影響されないメモリセル及びその製造方法を提供することができる。
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
１ ガラス基板（基板）
３ 下側電極（Ｓｉ）
４ 絶縁膜（ＧＩ）（第１の絶縁膜）
５ 上側電極（ＧＥ）
６ 層間絶縁膜（第２の絶縁膜）
７ コンタクトホール
８ メタル配線（配線層）
１０ 画素補助容量部
１１ ソースメタル配線
１２ ゲートメタル配線（配線層）
２０ 画素ＴＦＴ（画素薄膜トランジスタ）
３ 下側電極（Ｓｉ）
４ 絶縁膜（ＧＩ）（第１の絶縁膜）
５ 上側電極（ＧＥ）
６ 層間絶縁膜（第２の絶縁膜）
７ コンタクトホール
８ メタル配線（配線層）
１０ 画素補助容量部
１１ ソースメタル配線
１２ ゲートメタル配線（配線層）
２０ 画素ＴＦＴ（画素薄膜トランジスタ）
本発明の一実施形態について図１ないし図１０に基づいて説明すれば、以下の通りである。ここで、図１（ａ）は、液晶パネル基板における画素補助容量部及びＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を含む周辺回路配置を示す平面図である。図１（ｂ）は、上記液晶パネル基板における画素補助容量部の構成を示すものであり、図１（ａ）のＡ−Ａ線断面図である。図１（ｃ）は、上記液晶パネル基板におけるＴＦＴの構成を示すものであり、図１（ａ）のＢ−Ｂ線断面図である。図２は、上記液晶パネル基板におけるＴＦＴの構成を示すものであり、図１（ａ）のＣ−Ｃ線断面図である。
本実施の形態の表示装置としての液晶表示装置では、図１（ａ）及び図１（ｂ）に示すように、薄膜素子としての画素補助容量部１０においては下側電極（Ｓｉ）３の上側に第１の絶縁膜としての絶縁膜（ＧＩ）４を介して上側電極（ＧＥ）５が下側電極（Ｓｉ）３のエリアの内側に全て囲まれている構造になっている。なお、本実施の形態では、表示装置としての液晶表示装置について説明するが、必ずしもこれに限らず、他の例えば発光素子を用いる表示装置であってもよい。
上記画素補助容量部１０では、図１（ａ）に示すように、上側電極（ＧＥ）５を接続する配線にソースメタル配線１１と同じ階層の配線層としてのメタル配線８を用いている。具体的には、図１（ｂ）に示すように、上側電極（ＧＥ）５は、第１の絶縁膜としての層間絶縁膜６に形成されたコンタクトホール７を介してこの層間絶縁膜６の表面に形成されたメタル配線８により直接的に上側電極（ＧＥ）５・５同士を接続しており、このメタル配線８はソースメタル配線１１と同じ階層の配線となっている。
このように、上側電極（ＧＥ）５・５同士を、層間絶縁膜６を介してジャンパー（接続すること）させるためには、通常、さらに工程が必要となる。しかし、本実施の形態では、従来から存在するソースメタル配線１１と共通の工程を用いてメタル配線８を作成するため、工程の増加は生じず、コストアップとならない。
また、このように、上側電極（ＧＥ）５及びメタル配線８の形成工程が２回に分けられることにより、従来では上側電極（ＧＥ）５のパターニング時のドライエッチングにより、繋がった上側電極（ＧＥ）全体に蓄積されていた電荷が、本実施の形態では各上側電極（ＧＥ）５それぞれに分割して蓄積することが可能となる。そして、この形成工程の間に、各上側電極（ＧＥ）５に蓄えられた電荷が一旦放電されるので、上側電極（ＧＥ）５同士を繋げたとき、上側電極（ＧＥ）５に蓄積される最大の電荷量は、従来の上側電極（ＧＥ）全体に蓄積される電荷よりも小さくなる。その結果、上側電極（ＧＥ）５が製造中に静電破壊されるのを防止することができる。また、ソースメタル配線１１と同じ階層の形成工程におけるエッチングプロセスをウエットエッチングで行えば、プラズマによる配線への電荷蓄積が起こり難く、回路素子が製造中に静電破壊されるのをより効果的に防止することができる。
一方、本実施の形態においては、薄膜素子としての画素ＴＦＴ２０は、図１（ｃ）及び図２に示すように、トップゲート型のＮ型ＬＤＤ構造をした薄膜トランジスタを用いている。すなわち、上側電極（ＧＥ）５がゲート電極となり、下側電極（Ｓｉ）３がソース電極及びドレイン電極となっている。また、本実施の形態では、Ｎ型ＬＤＤ構造を採用しており、ソース領域及びドレイン領域として高濃度の不純物であるＮ＋を注入した領域が存在すると共に、ソース領域及びドレイン領域におけるチャネル域近傍においては低濃度の不純物であるＮ−を注入した、或いは、注入しないＳｉ層の領域が存在する。これにより、ドレイン近傍での不純物の濃度分布の変化が緩やかになりドレイン領域の近傍での電界強度を低減でき、信頼性向上に寄与できるものとなっている。
次に、上記構成の画素補助容量部１０及び画素ＴＦＴ２０を備えた液晶基板の製造方法について、図３（ａ）及び図３（ｂ）〜図１０（ａ）及び図１０（ｂ）に基づいて説明する。なお、各図において、図（ａ）は画素補助容量部１０を示しており、図（ｂ）は同時に形成される画素ＴＦＴ２０を示している。
最初に、図３（ａ）及び図３（ｂ）に示すように、画素補助容量部１０及び画素ＴＦＴ２０を形成する基板としてのガラス基板１に対して、前処理として、洗浄とプレアニールを行う。次いで、以下の工程を行う。
（１）下側電極（シリコン（Ｓｉ）層）の形成工程
図３（ａ）及び図３（ｂ）に示すように、プラズマ化学気相成長法（ＰＥＣＶＤ）により、ガラス基板１上にアンダーコート（ＴＥＯＳ／ＳｉＮＯ）２と下側電極（Ｓｉ）３のアモルファスシリコン（ａ−Ｓｉ）層を形成する。次いで、約６００℃の熱処理により結晶に変化させる固相成長法（ＳＰＣ）を行う。アンダーコート材料としては、その他、ＳｉＮＸ、ＳｉＯＮ、ＳｉＨ４＋Ｎ２Ｏ等を用いることができる。
（１）下側電極（シリコン（Ｓｉ）層）の形成工程
図３（ａ）及び図３（ｂ）に示すように、プラズマ化学気相成長法（ＰＥＣＶＤ）により、ガラス基板１上にアンダーコート（ＴＥＯＳ／ＳｉＮＯ）２と下側電極（Ｓｉ）３のアモルファスシリコン（ａ−Ｓｉ）層を形成する。次いで、約６００℃の熱処理により結晶に変化させる固相成長法（ＳＰＣ）を行う。アンダーコート材料としては、その他、ＳｉＮＸ、ＳｉＯＮ、ＳｉＨ４＋Ｎ２Ｏ等を用いることができる。
なお、この固相成長法（ＳＰＣ）の処理前に、金属触媒を塗布して、ＣＧ−シリコン化するための前処理を行ってもよい。
ところで、固相成長法（ＳＰＣ）を行っただけでは、結晶粒径が小さかったり、結晶粒径は大きいが粒内に結晶欠陥を多量に含んだりする等の理由により、移動度が低い等の画素ＴＦＴ２０の特性に問題が生じる。
そこで、次に、エキシマレーザー・アニール法を用いて、結晶粒の品質を向上させる。
最後に、フォトリソ法によりパターニングし、さらにエッチングすることによって、シリコン（Ｓｉ）層を所望の形状に成型し、下側電極（Ｓｉ）３を形成する。
（２）ゲート絶縁膜の形成工程
次いで、図４（ａ）及び図４（ｂ）に示すように、原料ガスとしてテトラエチルオルトシリケート（ＴＥＯＳ）ガスを用いて、絶縁膜（ＧＩ：Ｇａｔｅ Ｉｎｓｕｌａｔｏｒ）４を形成する。絶縁膜（ＧＩ）４の材料としては、その他、ＳｉＮｘ又はＳｉＯＮ、ＳｉＨ４＋Ｎ２Ｏ等を用いることができる。
（３）チャネルドープ工程
次に、画素トランジスタ及びその他液晶パネルの回路を駆動させるために必要となるトランジスタの閾値を制御するため、図５（ａ）及び図５（ｂ）に示すように、基板全面にボロンをドーピングするか、又はドーピングしたい部分のみをフォトリソ法でパターニングし、ボロンを所定量チャネルドープする。
最後に、フォトリソ法によりパターニングし、さらにエッチングすることによって、シリコン（Ｓｉ）層を所望の形状に成型し、下側電極（Ｓｉ）３を形成する。
（２）ゲート絶縁膜の形成工程
次いで、図４（ａ）及び図４（ｂ）に示すように、原料ガスとしてテトラエチルオルトシリケート（ＴＥＯＳ）ガスを用いて、絶縁膜（ＧＩ：Ｇａｔｅ Ｉｎｓｕｌａｔｏｒ）４を形成する。絶縁膜（ＧＩ）４の材料としては、その他、ＳｉＮｘ又はＳｉＯＮ、ＳｉＨ４＋Ｎ２Ｏ等を用いることができる。
（３）チャネルドープ工程
次に、画素トランジスタ及びその他液晶パネルの回路を駆動させるために必要となるトランジスタの閾値を制御するため、図５（ａ）及び図５（ｂ）に示すように、基板全面にボロンをドーピングするか、又はドーピングしたい部分のみをフォトリソ法でパターニングし、ボロンを所定量チャネルドープする。
さらに、トランジスタにより、オーバーラップ構造が必要な場合、フォトリソ法にて所望のパターニングし、リンを所定量ドーピングする。なお、このチャネルドープは、絶縁膜（ＧＩ）４の形成前に行うことも可能である。
上記のドーピング処理により、図５（ａ）に示す画素補助容量部１０におけるシリコン（Ｓｉ）層からなる下側電極（Ｓｉ）３が導体としての電極となる。
（４）上側電極（ＧＥ：ゲートメタル）５の形成工程
続いて、図６（ａ）及び図６（ｂ）に示すように、タングステン（Ｗ）膜／窒化タンタル（ＴａＮ）膜を、スパッタ等を用いて形成する。ゲートメタルに用いられる金属としては、その他、ＭｏＷ、Ａｌ等の低抵抗金属、表面が平坦で特性の安定した高融点金属等を用いることができる。
（４）上側電極（ＧＥ：ゲートメタル）５の形成工程
続いて、図６（ａ）及び図６（ｂ）に示すように、タングステン（Ｗ）膜／窒化タンタル（ＴａＮ）膜を、スパッタ等を用いて形成する。ゲートメタルに用いられる金属としては、その他、ＭｏＷ、Ａｌ等の低抵抗金属、表面が平坦で特性の安定した高融点金属等を用いることができる。
次に、フォトリソ法により所望のパターニングを行った後、原料ガスとしてＡｒ、ＳＦ６、ＣＦ４、Ｏ２、Ｃ１２等の混合ガス分量を調整したドライエッチングを行い、２層構造の上側電極（ＧＥ）５を形成する。
（５）ソース・ドレイン領域の形成工程
続いて、図７（ａ）及び図７（ｂ）に示すように、トランジスタのソース・ドレイン領域を形成するため、所望のフォトリソ法を行い、その後、トランジスタのソース・ドレイン領域に、Ｎｃｈにはリンを、Ｐｃｈにはボロンのイオンドーピングを行う。必要に応じて、フォトリソ法でパターニングし、図７（ｂ）に示すように、ＬＤＤ構造にする。トランジスタにＣＧ−シリコンを用いる場合は、ゲッタサイトとして、ドーピングも同時に行う。次に、イオン注入によりｐ−Ｓｉ薄膜表面近傍に存在しているイオンをｐ−Ｓｉ層内に取り込んで活性化させるために、約６００℃の熱活性化処理を行う。また、その他、活性化として、エキシマレーザを照射する方法もある。この活性化処理の結果、電気伝導性を向上することができる。
（５）ソース・ドレイン領域の形成工程
続いて、図７（ａ）及び図７（ｂ）に示すように、トランジスタのソース・ドレイン領域を形成するため、所望のフォトリソ法を行い、その後、トランジスタのソース・ドレイン領域に、Ｎｃｈにはリンを、Ｐｃｈにはボロンのイオンドーピングを行う。必要に応じて、フォトリソ法でパターニングし、図７（ｂ）に示すように、ＬＤＤ構造にする。トランジスタにＣＧ−シリコンを用いる場合は、ゲッタサイトとして、ドーピングも同時に行う。次に、イオン注入によりｐ−Ｓｉ薄膜表面近傍に存在しているイオンをｐ−Ｓｉ層内に取り込んで活性化させるために、約６００℃の熱活性化処理を行う。また、その他、活性化として、エキシマレーザを照射する方法もある。この活性化処理の結果、電気伝導性を向上することができる。
上記の処理により、図７（ｂ）に示す画素ＴＦＴ２０において、下側電極（Ｓｉ）３が、導体としてのソース・ドレイン電極を有することになる。
（６）層間絶縁膜の形成工程
続いて、図８（ａ）及び図８（ｂ）に示すように、ＰＥＣＶＤにより層間絶縁膜６を形成する。層間絶縁膜６の材料としては、ＳｉＮｘ、ＳｉＯＮ、ＴＥＯＳ等を用いることができる。
（７）コンタクト部の形成工程
続いて、図９（ａ）及び図９（ｂ）に示すように、所望のフォトリソ法を行った後、フッ酸系のウエットエッチング液を用いてコンタクトホール７を形成する。
（８）アニーリング処理工程
さらに、シリコン（Ｓｉ）の品質を改善するため、約４００℃で水素化アニーリング処理を行う。
（９）ソースメタルの形成工程
続いて、図１０（ａ）及び図１０（ｂ）に示すように、スパッタリング法でチタン（Ｔｉ）膜、アルミニウム−ケイ素（Ａｌ−Ｓｉ）系合金膜、Ｔｉ膜の順で金属薄膜を形成する。次に、フォトリソ法により所望のパターニングを行い、ドライエッチングを行い、ソース（ドレイン）メタル配線１１及びメタル配線８を形成する。これにより、図１０（ａ）に示す画素補助容量部１０においては、画素補助容量部１０の上側電極（ＧＥ）５とメタル配線８との間がコンタクトホール７を通じて導通する一方、図１０（ｂ）に示す画素ＴＦＴ２０においては、画素ＴＦＴ２０の下側電極（Ｓｉ）３のソース電極とソースメタル配線１１の間がコンタクトホール７を通じて導通する。また、図示しないが、画素ＴＦＴ２０においては、画素ＴＦＴ２０の上側電極（ＧＥ）５であるゲート電極とゲートメタル配線の間がコンタクトホール７を通じて導通する。
（６）層間絶縁膜の形成工程
続いて、図８（ａ）及び図８（ｂ）に示すように、ＰＥＣＶＤにより層間絶縁膜６を形成する。層間絶縁膜６の材料としては、ＳｉＮｘ、ＳｉＯＮ、ＴＥＯＳ等を用いることができる。
（７）コンタクト部の形成工程
続いて、図９（ａ）及び図９（ｂ）に示すように、所望のフォトリソ法を行った後、フッ酸系のウエットエッチング液を用いてコンタクトホール７を形成する。
（８）アニーリング処理工程
さらに、シリコン（Ｓｉ）の品質を改善するため、約４００℃で水素化アニーリング処理を行う。
（９）ソースメタルの形成工程
続いて、図１０（ａ）及び図１０（ｂ）に示すように、スパッタリング法でチタン（Ｔｉ）膜、アルミニウム−ケイ素（Ａｌ−Ｓｉ）系合金膜、Ｔｉ膜の順で金属薄膜を形成する。次に、フォトリソ法により所望のパターニングを行い、ドライエッチングを行い、ソース（ドレイン）メタル配線１１及びメタル配線８を形成する。これにより、図１０（ａ）に示す画素補助容量部１０においては、画素補助容量部１０の上側電極（ＧＥ）５とメタル配線８との間がコンタクトホール７を通じて導通する一方、図１０（ｂ）に示す画素ＴＦＴ２０においては、画素ＴＦＴ２０の下側電極（Ｓｉ）３のソース電極とソースメタル配線１１の間がコンタクトホール７を通じて導通する。また、図示しないが、画素ＴＦＴ２０においては、画素ＴＦＴ２０の上側電極（ＧＥ）５であるゲート電極とゲートメタル配線の間がコンタクトホール７を通じて導通する。
このソースメタル配線１１及びメタル配線８を形成した後、さらに上層に保護膜を形成するため、ＰＥＣＶＤによる図示しない層間絶縁膜の形成、フォトリソ法による所望のパターニング、及びエッチングによるコンタクトの形成を行う。さらに、半透過型のマルチギャップ構造を作るため、樹脂膜の塗布−フォトリソ法による所望のパターニング−エッチングによるマルチギャップ、凹凸、及びコンタクト等の形成を行い、その後、透明電極（ＩＴＯ）、反射電極を形成するため、それぞれの材料を成膜−フォトリソによる所望のパターニング−エッチングにより、アレイ側の液晶基板の製造工程を完了する。
このように、本実施の形態の画素補助容量部１０及び画素ＴＦＴ２０及びその製造方法では、各下側電極（Ｓｉ）３に対向する各上側電極（ＧＥ）５が、平面的に、下側電極（Ｓｉ）３の外形内に全て囲まれている。このため、上側電極（ＧＥ）５が下側電極（Ｓｉ）３を跨ぐことが無いため、エッジの影響を受けない。この結果、下側電極（Ｓｉ）３の端部にて耐圧破壊によりリークが発生するということはない。また、この薄膜素子を画素ＴＦＴ２０に使用した場合においても、閾値特性が異なるということもない。
したがって、下側電極（Ｓｉ）３の端部に影響されない薄膜素子及びその製造方法を提供することができる。
また、本実施の形態の画素補助容量部１０及び画素ＴＦＴ２０では、上側電極（ＧＥ）５から、層間絶縁膜６のコンタクトホールに接続されるメタル配線８により、ソースメタル配線１１及びゲートメタル配線１２を介して外部へ配線を引き回すことができる。したがって、画素補助容量部１０においては各上側電極（ＧＥ）５同士を導通させることができる一方、画素ＴＦＴ２０においては、ゲート電極としての上側電極（ＧＥ）５を例えばゲート配線としてのゲートメタル配線１２に接続することができる。
また、本実施の形態の液晶表示装置及びその製造方法では、上記の画素補助容量部１０及び／又は画素ＴＦＴ２０を画素補助容量及び／又は画素薄膜トランジスタとして用いる。したがって、下側電極（Ｓｉ）３の端部に影響されない液晶表示装置及びその製造方法を提供することができる。
また、本実施の形態の液晶表示装置では、配線層は、ソースメタル配線１１としていることにより、従来と同一プロセスにより行うことができるので、工程を増すことがない。
なお、本実施の形態では、画素補助容量部及びＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）が液晶表示装置の液晶パネル基板に搭載されている場合についての説明を行ったが、必ずしもこれに限らず、本発明の下側電極（Ｓｉ）３、絶縁膜（ＧＩ）４及び上側電極（ＧＥ）５の構成を、メモリセルのデータ保持用容量に適用することも可能である。例えば、ＤＲＡＭをガラス基板上に集積した画像フレームメモリ等のメモリセルに適用することができる。
このように、メモリセル及びその製造方法として、上記の薄膜素子をデータ保持用容量として用いることにより、下側電極（Ｓｉ）３の端部に影響されないメモリセル及びその製造方法を提供することができる。
なお、発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と請求の範囲内で、いろいろと変更して実施することができるものである。
本発明は、基板上に形成された下側電極、第１の絶縁層及び上側電極からそれぞれ構成される複数の薄膜素子及びその製造方法に適用できる。また、具体的には、表示装置の画素補助容量及び／又は画素薄膜トランジスタに適用することができる。表示装置としては、例えば、アクティブマトリクス型の液晶表示装置に用いることができると共に、電気泳動型ディスプレイ、ツイストボール型ディスプレイ、微細なプリズムフィルムを用いた反射型ディスプレイ、デジタルミラーデバイス等の光変調素子を用いたディスプレイの他、発光素子として、有機ＥＬ発光素子、無機ＥＬ発光素子、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の発光輝度が可変の素子を用いたディスプレイ、フィールドエミッションディスプレイ（ＦＥＤ）、プラズマディスプレイへの利用が可能である。
また、薄膜素子を、ＤＲＡＭをガラス基板上に集積した画像フレームメモリ等のメモリセルのデータ保持用容量に適用することができる。
Claims (5)
- 複数個の薄膜素子を電気的に接続して画素補助容量に用いた表示装置であって、
上記画素補助容量に用いられる薄膜素子は、
基板上に下側電極、第１の絶縁層、及び上側電極の順に構成されており、且つ、上記表示装置の画素毎に独立して複数設けられ、
上記上側電極の上側に形成された第２の絶縁層と、上記第２の絶縁層の上側に形成された配線層とが設けられており、
上記各下側電極に対向する上記各上側電極が、平面的に、上記下側電極の外形内に全て含まれていると共に、
上記上側電極と配線層とは、上記第２の絶縁層に穿設されたコンタクトホールを通して電気的に接続されており、
上記配線層は、画素毎に独立して形成された上記複数個の薄膜素子の上側電極を相互に電気的に接続していることを特徴とする表示装置。 - 複数個の薄膜素子を電気的に接続して画素補助容量に用いた請求項１に記載の表示装置において、更に、複数個の薄膜素子を薄膜トランジスタとして用いた表示装置であって、
上記薄膜トランジスタとして用いられる薄膜素子は、
基板上に下側電極、第１の絶縁層、及び上側電極の順に構成されて複数設けられ、かつ
上記上側電極の上側に形成された第２の絶縁層と、上記第２の絶縁層の上側に形成された配線層とが設けられており、
上記各下側電極の一部領域には選択的な不純物のドーピングによってソース電極及びドレイン電極と、上記ソース電極とドレイン電極に挟まれたチャネルとが形成されており、
上記各下側電極に対向する上記各上側電極が、平面的に、上記下側電極の外形内に全て含まれており、且つ、上記上側電極がゲート電極として機能し、
上記上側電極と配線層とは、上記第２の絶縁層に窄設されたコンタクトホールを通して電気的に接続されていることを特徴とする表示装置。 - 上記配線層が、上記薄膜トランジスタのソース配線層として用いられることを特徴とする請求項２に記載の表示装置。
- 複数個の薄膜素子を電気的に接続して画素補助容量に用いた請求項１に記載の表示装置の製造方法であって、
上記薄膜素子の製造方法は、
基板上に下側電極となる半導体層を形成する工程と、
上記半導体層の上側に第１の絶縁層を形成する工程と、
上記第１の絶縁層の上から選択的に不純物をドーピングすることによって、上記半導体層を導体としての下側電極にする工程と、
上記第１の絶縁層の上側に、平面的に、上記各下側電極の外形内に全て囲まれるように各上側電極を形成する工程と、
上記上側電極の上側に第２の絶縁層を形成する工程と、
上記第２の絶縁層にコンタクトホールを形成する工程と、
上記第２の絶縁層の上側に、上記コンタクトホールを通じて上側電極と接続され、複数個の薄膜素子の上側電極を相互に接続する配線層を形成する工程とを含むことを特徴とする表示装置の製造方法。 - 複数個の薄膜素子を電気的に接続して画素補助容量に用いた請求項１に記載の表示装置において、更に、複数個の薄膜素子を薄膜トランジスタとして用いた表示装置の製造方法であって、
上記薄膜素子の製造方法は、
基板上に、画素補助容量の下側電極となり、薄膜トランジスタのソース電極、ドレイン電極、及び上記ソース電極とドレイン電極に挟まれたチャネルとなる半導体層を形成する工程と、
上記半導体層の上側に第１の絶縁層を形成する工程と、
上記半導体層を、上記画素補助容量の導体としての下側電極にすると共に、上記薄膜トランジスタのソース電極とドレイン電極に挟まれたチャネルを作成するために、上記第１の絶縁層の上から選択的に不純物をドーピングする工程と、
上記第１の絶縁層の上側に、平面的に、上記画素補助容量の上記下側電極の外形内に全て囲まれるように画素補助容量の上側電極を形成すると共に、薄膜トランジスタの上記チャネルの外形内に全て囲まれるように、上記薄膜トランジスタのゲートとして機能する上側電極を形成する工程と、
上記薄膜トランジスタのソース電極とドレイン電極を形成するために、選択的に不純物をドーピングする工程と、
上記上側電極の上側に第２の絶縁層を形成する工程と、
上記第２の絶縁層にコンタクトホールを形成する工程と、
上記コンタクトホールを通じて上記上側電極と接続される配線層を第２の絶縁層の上側に形成する工程と、
を含むことを特徴とする表示装置の製造方法。
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