JPS61264740A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61264740A JPS61264740A JP60105964A JP10596485A JPS61264740A JP S61264740 A JPS61264740 A JP S61264740A JP 60105964 A JP60105964 A JP 60105964A JP 10596485 A JP10596485 A JP 10596485A JP S61264740 A JPS61264740 A JP S61264740A
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- layer
- etching
- layer polysilicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にＮ−ＭＯ
Ｓのゲート電極の２層ポリシリコン構造における１層目
、及び２層目ポリシリコン電極の形成方法に係る。
Ｓのゲート電極の２層ポリシリコン構造における１層目
、及び２層目ポリシリコン電極の形成方法に係る。
ＬＳＩメモリーにおいて、ゲート電極の２層ポリシリコ
ン構造はＤＲＡＭ、ＳＲＡＭ、及びＥＰＲＯＭ等で幅広
く利用されている。しかしながら、従来、１層目ポリシ
リコン電極と２層目ポリシリコン電極間の耐圧が十分と
れなかつｆｃ）、また２層目ポリシリコン電極での面内
ショートが発生する等、技術上いろいろ問題があった。
ン構造はＤＲＡＭ、ＳＲＡＭ、及びＥＰＲＯＭ等で幅広
く利用されている。しかしながら、従来、１層目ポリシ
リコン電極と２層目ポリシリコン電極間の耐圧が十分と
れなかつｆｃ）、また２層目ポリシリコン電極での面内
ショートが発生する等、技術上いろいろ問題があった。
第２図は、従来の２層ポリシリコン構造のゲート電極形
成方法を示したものであシ、以下順を追って各構成要素
の形成方法を述べる。まず同図（ａ）において、シング
ルシリコン基板１上に熱的酸化によシ第１ゲート酸化膜
（ＳｉＯｌ）２を２００λ程度形成する。そして、第１
ゲート電極用のポリシリコン層を周知のＬＰＧＶＤ技術
によｐ ４ｏｏｏＡ程度形成し、次に周知の拡散技術に
よりリンのドーピングを行ない、第１ゲート電極（１層
目ボリシリコン電極）３とする。
成方法を示したものであシ、以下順を追って各構成要素
の形成方法を述べる。まず同図（ａ）において、シング
ルシリコン基板１上に熱的酸化によシ第１ゲート酸化膜
（ＳｉＯｌ）２を２００λ程度形成する。そして、第１
ゲート電極用のポリシリコン層を周知のＬＰＧＶＤ技術
によｐ ４ｏｏｏＡ程度形成し、次に周知の拡散技術に
よりリンのドーピングを行ない、第１ゲート電極（１層
目ボリシリコン電極）３とする。
次に同図（ｂ）の如く周知のホトリソ技術によ、９１層
目ポリシリコン電極３のバターニングを行なうが、この
時のレジスト４の厚みは１部程度である。
目ポリシリコン電極３のバターニングを行なうが、この
時のレジスト４の厚みは１部程度である。
そして同図（ｅ）の如く上記レジスト４をマスクとして
１層目ポリシリコン電極３をエツチングする。
１層目ポリシリコン電極３をエツチングする。
このエツチング技術は、パターンの寸法精度を向上させ
るために、プラズマＲＩＥによる異方性エツチングとし
、この為１層目ポリシリコン電極３は垂直にエツチング
される（Ａ部）。更に同図（ｄ）の如くレジスト４を除
去した後、第１ゲート酸化膜２を、１層目ポリシリコン
電極３をマスクとして、エツチング技術によシエッチン
グする。次いで同図（ｄ）において、熱的酸化により１
層目ポリシリコン電極３、及びシングルシリコン基板ｌ
上に第２ゲート酸化膜（ＳｉＯ，） ５ 、５’を、夫
々１２００＾、及びａｏｏＡ程度形成する。この時、垂
直にエツチングされている１層目ポリシリコン電極３、
及び熱的酸化でその上に形成される第２ゲート酸化膜５
においては、熱的ストレスによる内部歪等の影響で、そ
れらの周縁部が盛シ上ったシ（Ｂ部〕、更に第２ゲート
酸化膜５が第１ゲート酸化膜近傍で異常に薄くなったシ
する（ビ部）傾向がある。
るために、プラズマＲＩＥによる異方性エツチングとし
、この為１層目ポリシリコン電極３は垂直にエツチング
される（Ａ部）。更に同図（ｄ）の如くレジスト４を除
去した後、第１ゲート酸化膜２を、１層目ポリシリコン
電極３をマスクとして、エツチング技術によシエッチン
グする。次いで同図（ｄ）において、熱的酸化により１
層目ポリシリコン電極３、及びシングルシリコン基板ｌ
上に第２ゲート酸化膜（ＳｉＯ，） ５ 、５’を、夫
々１２００＾、及びａｏｏＡ程度形成する。この時、垂
直にエツチングされている１層目ポリシリコン電極３、
及び熱的酸化でその上に形成される第２ゲート酸化膜５
においては、熱的ストレスによる内部歪等の影響で、そ
れらの周縁部が盛シ上ったシ（Ｂ部〕、更に第２ゲート
酸化膜５が第１ゲート酸化膜近傍で異常に薄くなったシ
する（ビ部）傾向がある。
また同図（ｆ）において、第２ゲート酸化膜５，５′上
に第２ゲート電極用ポリシリコン層６をＬＰＣＶＤ法に
よ、ｊ９３０００λ程度形成し、次にリンの拡散を行な
い第２ゲート電極（２層目ポリシリコン電極）６とする
。この時、同図（ｅ）に示されるＢ 、 Ｂ’部の形状
等の影響によシ、２層目ポリシリコン電極６の端部がオ
ーバーハング状となって形成される（０部）。次に、同
図（２））のようにレジスト７ｔ″１μ厚程度コーティ
ングし、ホトリソ技術によシ第２ゲート電極６のバター
ニングを行なう。そして同図（ｈ）における２層目ポリ
シリコン電極６のエツチングは、寸法精度が要求される
ため、前述の１層目ポリシリコン電極３の場合と同様プ
ラズマＲＩＥによる異方性エツチングでエツチングされ
る。
に第２ゲート電極用ポリシリコン層６をＬＰＣＶＤ法に
よ、ｊ９３０００λ程度形成し、次にリンの拡散を行な
い第２ゲート電極（２層目ポリシリコン電極）６とする
。この時、同図（ｅ）に示されるＢ 、 Ｂ’部の形状
等の影響によシ、２層目ポリシリコン電極６の端部がオ
ーバーハング状となって形成される（０部）。次に、同
図（２））のようにレジスト７ｔ″１μ厚程度コーティ
ングし、ホトリソ技術によシ第２ゲート電極６のバター
ニングを行なう。そして同図（ｈ）における２層目ポリ
シリコン電極６のエツチングは、寸法精度が要求される
ため、前述の１層目ポリシリコン電極３の場合と同様プ
ラズマＲＩＥによる異方性エツチングでエツチングされ
る。
エツチング後、レジスト７が除去される。なお、この時
垂直方向にエツチングされるという異方性エツチングの
特性によ如、同図（ｆ）の０部のようなオーバーハング
形状の部分をエツチングすると、同図缶）のＤ部に示さ
れるように、２層目ポリシリコンロが一部エッチングさ
れずに残ってしまう事がある。
垂直方向にエツチングされるという異方性エツチングの
特性によ如、同図（ｆ）の０部のようなオーバーハング
形状の部分をエツチングすると、同図缶）のＤ部に示さ
れるように、２層目ポリシリコンロが一部エッチングさ
れずに残ってしまう事がある。
これまで、ゲート電極の２層ポリシリコン構造における
このような欠点の解決策として、第２ゲート酸化膜形成
の温度条件や２層目ポリシリコン電極のエツチング条件
を変える手段も採られているが、初期特性は満たされる
反面その歩留シ上等、技術的に十分満足出来るものは得
られなかった（′８４イージーニスアゲストラクト（’
８４ＥＣ８Ａｂｓｔｒａｃｔ Ｎｕ ４６９ 、 Ｐ、
６７５〜６７６ ） ）。
このような欠点の解決策として、第２ゲート酸化膜形成
の温度条件や２層目ポリシリコン電極のエツチング条件
を変える手段も採られているが、初期特性は満たされる
反面その歩留シ上等、技術的に十分満足出来るものは得
られなかった（′８４イージーニスアゲストラクト（’
８４ＥＣ８Ａｂｓｔｒａｃｔ Ｎｕ ４６９ 、 Ｐ、
６７５〜６７６ ） ）。
ｖ上のように、従来の半導体装置の製造方法においては
、２層目ポリシリコン電極端部が、第２図（ｆ）の０部
に示されるようなオーバーハング形状となるため、同図
（ｅ）のＢ 、 Ｂ’部における１層目ポリシリコン電
極と２層目ポリシリコン電極間の耐圧が十分とれなくな
るという問題があった。また、第Φ）図に示されるよう
に、エツチングに際して２層目ポリシリコンの残渣が生
じ、これが電極間に介在する事によって（Ｄ部）、面内
リークや面内ショートが多発するという他の問題も免か
れない（第２図）。
、２層目ポリシリコン電極端部が、第２図（ｆ）の０部
に示されるようなオーバーハング形状となるため、同図
（ｅ）のＢ 、 Ｂ’部における１層目ポリシリコン電
極と２層目ポリシリコン電極間の耐圧が十分とれなくな
るという問題があった。また、第Φ）図に示されるよう
に、エツチングに際して２層目ポリシリコンの残渣が生
じ、これが電極間に介在する事によって（Ｄ部）、面内
リークや面内ショートが多発するという他の問題も免か
れない（第２図）。
この発明は、上述の１層目ポリシリコン電極と２層目ポ
リシリコン電極間の耐圧不良と、エツチングにおける２
層目ポリシリコンの残渣によ多発生する面内ショート等
の問題を解決し、ゲート電極２層ポリシリコン構造のＮ
−ＭＯ８集積回路の特性、並びに歩留シの向上を図る事
を目的とする。
リシリコン電極間の耐圧不良と、エツチングにおける２
層目ポリシリコンの残渣によ多発生する面内ショート等
の問題を解決し、ゲート電極２層ポリシリコン構造のＮ
−ＭＯ８集積回路の特性、並びに歩留シの向上を図る事
を目的とする。
この発明に係る２層ポリシリコン構造のゲート電極を有
する半導体装置の製造方法は、少なくとも１層目ポリシ
リコン電極を膜厚の増加に従い、ドープするリンの濃度
を高めるようにして形成する工程と、該ポリシリコン電
極の端部にテーバ−を付けてエツチングする工程と、１
層目ポリシリコン電極のエツチングの後、第２ゲート酸
化膜を形成する工程と、そして少なくとも１層目ポリシ
リコン電極にアニールを施こす工程から成るものである
。
する半導体装置の製造方法は、少なくとも１層目ポリシ
リコン電極を膜厚の増加に従い、ドープするリンの濃度
を高めるようにして形成する工程と、該ポリシリコン電
極の端部にテーバ−を付けてエツチングする工程と、１
層目ポリシリコン電極のエツチングの後、第２ゲート酸
化膜を形成する工程と、そして少なくとも１層目ポリシ
リコン電極にアニールを施こす工程から成るものである
。
この発明においては、少なくとも１層目ポリシリコン電
極を、膜厚の増加に従いドープするリンの濃度を扁める
ようにして形成した後、この電極端部にテーパーエッチ
を施こすので、テーパ一部のマスク効果から第１ゲート
酸化膜を高い寸法精度でエツチングする事が出来る。ま
た、熱的酸化等によシ第２ゲート酸化膜を形成する際、
主にテーパー形状効果と膜厚方向のリンの濃度差効果か
ら熱的ストレスが緩和されるので、上記酸化膜はテーパ
一部に沿って均一に形成され、また前記電極上部におい
ては、ドーピングされるリン濃度が高い事と相まって、
膜厚を厚く均一に形成出来る。
極を、膜厚の増加に従いドープするリンの濃度を扁める
ようにして形成した後、この電極端部にテーパーエッチ
を施こすので、テーパ一部のマスク効果から第１ゲート
酸化膜を高い寸法精度でエツチングする事が出来る。ま
た、熱的酸化等によシ第２ゲート酸化膜を形成する際、
主にテーパー形状効果と膜厚方向のリンの濃度差効果か
ら熱的ストレスが緩和されるので、上記酸化膜はテーパ
一部に沿って均一に形成され、また前記電極上部におい
ては、ドーピングされるリン濃度が高い事と相まって、
膜厚を厚く均一に形成出来る。
従って、第２ゲート酸化展はオーバーハング状となる事
なく、表面が滑らかに形成されるので、２層目ポリシリ
コン電極のエツチングにおいては、従来問題とされてき
たポリシリコン残渣は皆無となる。また更に、少なくと
も１層目ポリシリコン電極にアニール処理を施こす事に
よシ、ゲート電極中のリン濃度が均一化され、よって導
電率が均一になると共に、熱的ストレスが緩和される。
なく、表面が滑らかに形成されるので、２層目ポリシリ
コン電極のエツチングにおいては、従来問題とされてき
たポリシリコン残渣は皆無となる。また更に、少なくと
も１層目ポリシリコン電極にアニール処理を施こす事に
よシ、ゲート電極中のリン濃度が均一化され、よって導
電率が均一になると共に、熱的ストレスが緩和される。
以下、本発明の一実施例を第１図にょシ説明する。まず
同図（ａ）において、第１ゲート酸化膜（ＳｉＯ，）２
の形成は従来方法によシ行なう。次に、第１ゲート電極
用ポリシリコン層３の形成は従来方法と異なシ、Ｓ ｉ
’Ｈａ −ＰＨｓ −Ｎｔ系でリンを拡散させながら、
ＬＰＣＶＤ法によシ行なった。ここで、ＬＰＣＶＤ法に
おいては、ＷＪｌゲート電極用ポリシリコン層３の膜厚
によシ、ＰＨａの流量を変化させることとした。即ち、
１５００λ迄はリン濃度を２×ｌθも１３ とし、２５
００λ遣は４ Ｘ １０２°ｃＩｎ−”、そして３５０
０λ迄は５．５ Ｘ １０”°備−３とじ膜厚の増加に
伴ない、ＰＨｓ流量を増加させるようにした。上記の形
成方法によると、従来方法のリン拡散工程は省略出来る
。次に、同図（ｂ）のように従来方法と同様レジスト４
をパターニングする。そして同図（ｅ）に示すように、
第１ゲート電極用のポリシリコン層３をプラズマＲＩＥ
で異方性エラチンブレ、第１ゲート電極（１層目ポリシ
リコン電極）３として形成する。この時、異方性エツチ
ングであっても、プラズマ反応によりリン濃度の高い層
部は１．横方向にもエツチングされることとなる。従っ
て、上記のように膜厚によシリン濃度を変化させておく
と、１層目ポリシリコン電極３は端部がテーパーエッチ
され、Ｅ部に示すように傾斜を持って形成される。次に
同図（ｄ）で、レジスト４を除去した後、１層目ポリシ
リコン電極３をマスクとして、第１ゲート酸化膜２の不
要部分をエツチングする。なお、このエツチングの時、
１層目ポリシリコン電極３のテーパ一部がマスクとして
作用するため、第１ゲート酸化膜３の寸法精度は従来方
法によるものと変わらない。
同図（ａ）において、第１ゲート酸化膜（ＳｉＯ，）２
の形成は従来方法によシ行なう。次に、第１ゲート電極
用ポリシリコン層３の形成は従来方法と異なシ、Ｓ ｉ
’Ｈａ −ＰＨｓ −Ｎｔ系でリンを拡散させながら、
ＬＰＣＶＤ法によシ行なった。ここで、ＬＰＣＶＤ法に
おいては、ＷＪｌゲート電極用ポリシリコン層３の膜厚
によシ、ＰＨａの流量を変化させることとした。即ち、
１５００λ迄はリン濃度を２×ｌθも１３ とし、２５
００λ遣は４ Ｘ １０２°ｃＩｎ−”、そして３５０
０λ迄は５．５ Ｘ １０”°備−３とじ膜厚の増加に
伴ない、ＰＨｓ流量を増加させるようにした。上記の形
成方法によると、従来方法のリン拡散工程は省略出来る
。次に、同図（ｂ）のように従来方法と同様レジスト４
をパターニングする。そして同図（ｅ）に示すように、
第１ゲート電極用のポリシリコン層３をプラズマＲＩＥ
で異方性エラチンブレ、第１ゲート電極（１層目ポリシ
リコン電極）３として形成する。この時、異方性エツチ
ングであっても、プラズマ反応によりリン濃度の高い層
部は１．横方向にもエツチングされることとなる。従っ
て、上記のように膜厚によシリン濃度を変化させておく
と、１層目ポリシリコン電極３は端部がテーパーエッチ
され、Ｅ部に示すように傾斜を持って形成される。次に
同図（ｄ）で、レジスト４を除去した後、１層目ポリシ
リコン電極３をマスクとして、第１ゲート酸化膜２の不
要部分をエツチングする。なお、このエツチングの時、
１層目ポリシリコン電極３のテーパ一部がマスクとして
作用するため、第１ゲート酸化膜３の寸法精度は従来方
法によるものと変わらない。
さらに同図（ｅ）において、熱的酸化によシ第２ゲート
酸化Ｍ （Ｓｉｎ、） ５ 、５’を形成するが、この
時１層目ポリシリコン電極３は、層方向においてリンの
濃度差を有するため熱的ストレスが緩和され、テーパ一
部に形成される第２ゲート酸化膜５には内部歪等による
クビレは生ぜず、均一となる（２部）。なお、１層目ポ
リシリコン電極３の上層部は、前述のようにリン濃度が
高いため、熱的酸化時においては酸化速度が約２倍とな
り、この電極上部に形成される第２ゲート酸化膜５の膜
厚は、従来方法に比べ約２倍（２４００＾）となった。
酸化Ｍ （Ｓｉｎ、） ５ 、５’を形成するが、この
時１層目ポリシリコン電極３は、層方向においてリンの
濃度差を有するため熱的ストレスが緩和され、テーパ一
部に形成される第２ゲート酸化膜５には内部歪等による
クビレは生ぜず、均一となる（２部）。なお、１層目ポ
リシリコン電極３の上層部は、前述のようにリン濃度が
高いため、熱的酸化時においては酸化速度が約２倍とな
り、この電極上部に形成される第２ゲート酸化膜５の膜
厚は、従来方法に比べ約２倍（２４００＾）となった。
また本実施例では、第２ゲート酸化膜５，５′形成後、
１層目ポリシリコン′電極３の層内のリン濃度を均一化
し、導電率を均一にするため、Ｎ、雰囲気中、１ｏｏｏ
℃の条件でアニールを行なった。従って、第２ゲート電
極用のポリシリコン層６は、従来方法と同様のＬＰＣＶ
Ｄ法を用いても、同図（ｆ）に示すように第２ゲート酸
化膜５，５′に沿って、オーバーハングを生ずる事なく
形成される。そして、従来方法と同様に、レジスト７を
コーティングし、第２ゲート電極（２層目ポリシリコン
電極）６のパターニングを行ない（同図（ｇ） ） 、
次に異方性エツチング技術によシ、２層目ポリシリコン
電極６を寸法精度良く形成し、その後レジスト７を除去
する。
１層目ポリシリコン′電極３の層内のリン濃度を均一化
し、導電率を均一にするため、Ｎ、雰囲気中、１ｏｏｏ
℃の条件でアニールを行なった。従って、第２ゲート電
極用のポリシリコン層６は、従来方法と同様のＬＰＣＶ
Ｄ法を用いても、同図（ｆ）に示すように第２ゲート酸
化膜５，５′に沿って、オーバーハングを生ずる事なく
形成される。そして、従来方法と同様に、レジスト７を
コーティングし、第２ゲート電極（２層目ポリシリコン
電極）６のパターニングを行ない（同図（ｇ） ） 、
次に異方性エツチング技術によシ、２層目ポリシリコン
電極６を寸法精度良く形成し、その後レジスト７を除去
する。
なお、本実施例では同図（ｆ）に示す工程において、第
２ゲート電極用のポリシリコン層６の形成を従来方法と
同様にして行なったが、このポリシリコン層を、同図（
ａ）に示す第１ゲート電極用ポリシリコン層３の形成方
法と同様に、膜厚を増加するに従い、ドーピングするリ
ン濃度を高める方法で形成するようにしても良い。この
方法によれば、プラズマＲＩＥの異方性エツチングをす
る際、２層目ポリシリコン電極６の端部は、１層目ポリ
シリコン電極３と同様テーパーエッチされ、従ってアル
ミ等の配線パターンや、パッシベーションにおける電極
保護層の形成が容易となる。
２ゲート電極用のポリシリコン層６の形成を従来方法と
同様にして行なったが、このポリシリコン層を、同図（
ａ）に示す第１ゲート電極用ポリシリコン層３の形成方
法と同様に、膜厚を増加するに従い、ドーピングするリ
ン濃度を高める方法で形成するようにしても良い。この
方法によれば、プラズマＲＩＥの異方性エツチングをす
る際、２層目ポリシリコン電極６の端部は、１層目ポリ
シリコン電極３と同様テーパーエッチされ、従ってアル
ミ等の配線パターンや、パッシベーションにおける電極
保護層の形成が容易となる。
また、熱アニール［２層目ポリシリコン電極３を上記の
方法で形成した後に施こすことの出来る事は勿論、各ゲ
ート電極のエツチング後、その都度熱アニール以外の例
えばレーザアニールを施こす事も出来る。
方法で形成した後に施こすことの出来る事は勿論、各ゲ
ート電極のエツチング後、その都度熱アニール以外の例
えばレーザアニールを施こす事も出来る。
この発明は以上説明したとおシ、少なくとも１層目ポリ
シリコン電極はその形成方法において、膜厚の増加に従
いドープするリンの濃度を高める工程と、上記電極端部
をテーパーエッチする工程を含むため、得られるテーパ
一部の′マスク効果から上記第１ゲート電極酸化膜は高
い寸法精度でエツチングされ、また熱的酸化によシ前記
１層目ポリシリコン電極上に第２ゲート酸化膜を形成す
る工程においては、主にテーパー形状効果、並びに膜厚
方向のリンの濃度差による効果から、熱的ストレスが緩
和され、該酸化膜厚は前記テーパ一部に沿っては均一に
形成され、また前記電極上部においては前記ドーピング
されるリン濃度が高い事と相まって膜厚を厚く均一に形
成出来る。従って、クビレの発生等の抑制と相まって１
層目と２層目ポリシリコン電極間の耐圧が大幅に向上さ
れ、しかも層間の寄生容量が抑制される事から遅延時間
が短縮され装置回路としてのスピードアップが図れると
いう効果を有する。
シリコン電極はその形成方法において、膜厚の増加に従
いドープするリンの濃度を高める工程と、上記電極端部
をテーパーエッチする工程を含むため、得られるテーパ
一部の′マスク効果から上記第１ゲート電極酸化膜は高
い寸法精度でエツチングされ、また熱的酸化によシ前記
１層目ポリシリコン電極上に第２ゲート酸化膜を形成す
る工程においては、主にテーパー形状効果、並びに膜厚
方向のリンの濃度差による効果から、熱的ストレスが緩
和され、該酸化膜厚は前記テーパ一部に沿っては均一に
形成され、また前記電極上部においては前記ドーピング
されるリン濃度が高い事と相まって膜厚を厚く均一に形
成出来る。従って、クビレの発生等の抑制と相まって１
層目と２層目ポリシリコン電極間の耐圧が大幅に向上さ
れ、しかも層間の寄生容量が抑制される事から遅延時間
が短縮され装置回路としてのスピードアップが図れると
いう効果を有する。
ま次、２層目ポリシリコン電極はオーバーハングもなく
形成されるため、エツチングの時、前記第２ゲート酸化
膜の側壁部におけるポリシリコンの残渣は皆無となる。
形成されるため、エツチングの時、前記第２ゲート酸化
膜の側壁部におけるポリシリコンの残渣は皆無となる。
従って、面内リークや面内ショートの発生を防止出来る
という効果も有する。
という効果も有する。
また更に、リン濃度均一化のためのアニール工程を含む
事によって、前記熱ストレスが緩和されるという効果も
確認された。
事によって、前記熱ストレスが緩和されるという効果も
確認された。
そして本発明は、従来方法に比ベニ種数を増やす事な〈
実施出来、従って容易に利用出来るという利点があシ適
用範囲も広い。更に、２層目ポリシリコン電極形成方法
も、上記１層目ポリシリコン電極形成方法と同一方法を
とる事により、端部のテーパー形状等の効果から、その
後の電極取出シ用のアルミ配線や、パッシベーションと
しての表面保護層の形成が容易になるという効果がある
。
実施出来、従って容易に利用出来るという利点があシ適
用範囲も広い。更に、２層目ポリシリコン電極形成方法
も、上記１層目ポリシリコン電極形成方法と同一方法を
とる事により、端部のテーパー形状等の効果から、その
後の電極取出シ用のアルミ配線や、パッシベーションと
しての表面保護層の形成が容易になるという効果がある
。
第１図はこの発明の実施例の各工程を説明する要部断面
図、第２図は従来方法を説明する同様の要部断面図、第
３図は同従来法による回路パターンの要部平面図である
。 １・・・シングルシリコン基板、２・・・第１ゲート酸
化Ｍ％３・・・第１ゲート電極用ポリシリコン層（１層
目ポリシリコン電極）、５，５′・・・第２ゲート酸化
膜、６・・・第２ゲート電極用ポリシリコン層（２層目
ポリシリコン電極）。 ＄ １ 図 第２図 手続補正書（自発） 昭和 ６師ｌＯ月１１日 庁長官 宇賀道部殿 ＝件の表示 特願昭６０−１０５９６４号 １明の名称 半導体装置の製造方法 １正をする者 １件との関係 特許出願人 （０２９）沖電気工業株式会社 −理 人 １正の対象 明細書の発明の詳細な説明の欄 」正の内容 −１）明細書の６頁４行の「（第２図）」を”０．１１
図、第２図は従来方法を説明する同様の要部断面図、第
３図は同従来法による回路パターンの要部平面図である
。 １・・・シングルシリコン基板、２・・・第１ゲート酸
化Ｍ％３・・・第１ゲート電極用ポリシリコン層（１層
目ポリシリコン電極）、５，５′・・・第２ゲート酸化
膜、６・・・第２ゲート電極用ポリシリコン層（２層目
ポリシリコン電極）。 ＄ １ 図 第２図 手続補正書（自発） 昭和 ６師ｌＯ月１１日 庁長官 宇賀道部殿 ＝件の表示 特願昭６０−１０５９６４号 １明の名称 半導体装置の製造方法 １正をする者 １件との関係 特許出願人 （０２９）沖電気工業株式会社 −理 人 １正の対象 明細書の発明の詳細な説明の欄 」正の内容 −１）明細書の６頁４行の「（第２図）」を”０．１１
Claims (2)
- （１）２層ポリシリコン構造のゲート電極を有する半導
体装置の製造方法において、少なくとも１層目ポリシリ
コン電極を膜厚の増加に従いドープするリンの濃度を高
めるようにして形成する工程と、該ポリシリコン電極の
端部にテーパーを付けてエッチングする工程と、１層目
ポリシリコン電極をエッチングした後、第２ゲート酸化
膜を形成する工程と、そして少なくとも１層目ポリシリ
コン電極にアニールを施こす工程から成る半導体装置の
製造方法。 - （２）前記アニールは上記第２ゲート酸化膜形成後に施
こすＮ＿２雰囲気での熱アニールとする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105964A JPS61264740A (ja) | 1985-05-20 | 1985-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105964A JPS61264740A (ja) | 1985-05-20 | 1985-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264740A true JPS61264740A (ja) | 1986-11-22 |
Family
ID=14421473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105964A Pending JPS61264740A (ja) | 1985-05-20 | 1985-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264740A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275119A (ja) * | 1987-05-07 | 1988-11-11 | Nec Corp | 半導体装置及びその製造方法 |
| US5089436A (en) * | 1987-09-21 | 1992-02-18 | Samsung Semiconductor And Telecommunications Co., Ltd. | Method for fabricating a semiconductor device by slope etching a polysiliow layer |
| US5219782A (en) * | 1992-03-30 | 1993-06-15 | Texas Instruments Incorporated | Sublithographic antifuse method for manufacturing |
| US5354716A (en) * | 1990-05-02 | 1994-10-11 | Nec Electronics, Inc. | Method for forming a DRAM memory cell with tapered capacitor electrodes |
| US7781815B2 (en) | 2005-09-09 | 2010-08-24 | Sharp Kabushiki Kaisha | Thin-film element, display device and memory cell using the thin-film element, and their fabrication methods |
| US8426867B2 (en) | 2007-08-10 | 2013-04-23 | Sharp Kabushiki Kaisha | Thin film capacitor, and display device and memory cell employing the same, and manufacturing methods of them |
-
1985
- 1985-05-20 JP JP60105964A patent/JPS61264740A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275119A (ja) * | 1987-05-07 | 1988-11-11 | Nec Corp | 半導体装置及びその製造方法 |
| US5089436A (en) * | 1987-09-21 | 1992-02-18 | Samsung Semiconductor And Telecommunications Co., Ltd. | Method for fabricating a semiconductor device by slope etching a polysiliow layer |
| US5354716A (en) * | 1990-05-02 | 1994-10-11 | Nec Electronics, Inc. | Method for forming a DRAM memory cell with tapered capacitor electrodes |
| US5219782A (en) * | 1992-03-30 | 1993-06-15 | Texas Instruments Incorporated | Sublithographic antifuse method for manufacturing |
| US7781815B2 (en) | 2005-09-09 | 2010-08-24 | Sharp Kabushiki Kaisha | Thin-film element, display device and memory cell using the thin-film element, and their fabrication methods |
| US8426867B2 (en) | 2007-08-10 | 2013-04-23 | Sharp Kabushiki Kaisha | Thin film capacitor, and display device and memory cell employing the same, and manufacturing methods of them |
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