KR20070012425A - 추가적인 소스/드레인 절연층을 구비한 공통-평면 박막트랜지스터 - Google Patents
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Abstract
본 발명은 공통-평면 박막 트랜지스터(TFT)(22)와, 이러한 트랜지스터를 제조하는 방법에 관한 것이며, 여기서, 추가적인 절연층은 소스 접촉(30)과 드레인 접촉(32) 상에 제공되며, 추가적인 절연층의 제 1 영역(34)이 소스 접촉(30)과 동일한 영역을 대체로 차지하고, 추가적인 절연층의 제 2 영역(36)이 드레인 접촉(32)과 동일한 영역을 대체로 차지하도록 한정된다. 이것은 게이트(62)-소스 커패시턴스와 게이트(62)-드레인 커패시턴스를 감소시킬 수 있다. 일부 기하학적 모양에서, 이것은 임의의 추가 마스크나 한정 단계 없이도 달성될 수 있다.
Description
본 발명은 박막 트랜지스터, 특히 공통-평면 박막 트랜지스터 및, 그러한 트랜지스터를 제조하는 방법에 관한 것이다.
공통-평면 박막 트랜지스터(TFT)에서, 소스, 드레인 및 게이트 도금은 모두 박막 반도체 층의 동일한 층에 제공된다.
공통-평면 박막 트랜지스터(TFT)에서, 게이트 도금과 소스 도금 사이에 및 마찬가지로 게이트 도금과 드레인 도금 사이에 단지 상대적으로 얇은 절연층이 있으며, 이는 이러한 절연층이 게이트 전극과 반도체 물질 사이에 또한 제공되며, 그러므로, 이러한 층의 과도한 두께는 TFT 성능을 저하시킬 것이다. 그 결과, 종래의 공통-평면 TFT는 전형적으로 하부 게이트 TFT 및 상부 게이트 TFT보다 더 높은 효과적인 게이트-소스 커패시턴스 및 게이트-드레인 커패시턴스를 갖는다.
공통-평면 TFT는 한가지 특별히 유망하게는 전류 제어부로서, 즉, 능동 매트릭스 중합 발광 다이오드(AMPLED: Active Matrix Polymer Light Emitting Diode) 디스플레이 디바이스에서 구동 TFT로서 사용된다. 이러한 디스플레이 디바이스는 미국출원(US2003/0098828)에 기술된다. 전형적으로, 폴리실리콘 원료의 공통-평면 TFT가 사용되며, 이는 폴리실리콘이 낮은 역방향 누설을 가지며, 전기적으로 안정적이어서 정확한 전류가 TFT에 인가된 제공된 게이트 전압에 대해 LED를 거쳐 공급되게 한다.
제 1 양상에서, 본 발명은 공통-평면 박막 트랜지스터(TFT)를 제공하며, 이러한 TFT는 복수의 반도체 층과 제 1 금속층으로부터 기판 상에 형성된 소스 접촉 및 드레인 접촉과 채널 영역과; 소스 접촉과 드레인 접촉 상에 제공되는 제 1 절연층으로서, 그 제 1 영역이 소스 접촉과 동일한 영역을 대체로 차지하고, 그 제 2 영역이 드레인 접촉과 동일한 영역을 대체로 차지하도록 한정된, 제 1 절연층과; 채널 영역과, 제 1 절연층의 제 1 및 제 2 영역 상에 제공된 제 2 절연층과; 제 2 절연층 상에 제공되고, 게이트를 제공하기 위해 한정된 제 2 금속층을 포함한다.
제 1 절연층은 절연 물질과 접촉 홀을 포함할 수 있으며; 이 경우, 제 1 절연층의 제 1 영역은 소스 접촉과 동일한 영역을 대체로 차지하고, 상기 제 1 절연층의 제 2 영역은 드레인 접촉과 동일한 영역을 대체로 차지하며, 이는, 소스 접촉과 드레인 접촉의 면적 중 일부를 제 1 절연층의 절연 물질이 차지하고, 소스 접촉과 드레인 접촉의 면적 중 일부를 제 1 절연층에서 접촉 홀이 차지하게 함으로써 가능케 된다.
복수의 반도체 층은 비도핑된 μ-Si 층을 포함할 수 있다.
복수의 반도체 층은 소스 및 드레인을 제공하는 n+ a-Si 층을 포함할 수 있다.
또 다른 양상에서, 본 발명은 전술된 제 1 양상의 상기 버전 중 하나에 따른 박막 트랜지스터를 포함하는 능동 매트릭스 디스플레이 디바이스를 제공한다.
또 다른 양상에서, 본 발명은 공통-평면 박막 트랜지스터(TFT)를 형성하는 방법을 제공하며, 이러한 방법은 채널 영역과; 소스와; 드레인과; 소스 접촉과; 드레인 접촉과; 소스 접촉 상에 이러한 소스 접촉과 동일한 영역을 대체로 차지하는 제 1 절연층의 제 1 영역과; 드레인 접촉 상에 이러한 드레인 접촉과 동일한 영역을 대체로 차지하는 제 1 절연층의 제 2 영역과; 제 1 절연층의 제 1 및 제 2 영역과 채널 영역 상의 제 2 절연층과; 제 2 절연층 상의 게이트를 기판 상에서 형성하는 단계를 포함한다.
제 1 절연층의 제 1 및 제 2 영역은 접촉 홀을 가져서, 소스 접촉 및 드레인 접촉과의 접촉을 가능케 한다.
TFT에는 비도핑된 μ-Si를 포함하는 제 1 반도체 층이 형성될 수 있다.
TFT에는 n+ a-Si를 포함하는 제 2 반도체층이 형성될 수 있다.
제 1 절연층, 좀더 상세하게는 제 1 절연층의 제 1 및 제 2 영역은 실제로 종래의 공통-평면 TFT에 있는 절연층과 비교하여 추가적인 절연층 영역이다. 이러한 추가적인 제 1 절연층의 제 1 및 제 2 영역은 TFT의 게이트-소스 커패시턴스와 게이트-드레인 커패시턴스를 감소시킬 수 있다. 일부 기하학적 모양에서, 이것은 임의의 추가 마스크나 한정 단계 없이도 달성될 수 있다.
또 다른 양상에서, 상술한 공통-평면 TFT는 서로 다른 기하학적 모양의 a-Si TFT와 동일한 기판 상에서 및 일부 공유된 프로세스 단계를 통해 제조된다. 심지어 이러한 경우에, 단지 하나의 추가 마스크가 제 1 절연층의 제 1 및 제 2 영역의 이점을 제공해야 할 수 있다.
제 1 절연층의 제 1 및 제 2 영역은 패딩 유전층인 것으로 간주될 수 있다. 이처럼, 본 발명에 따라, 패딩 유전층 영역은 공통-평면 TFT의 소스 및 드레인 접촉 위에 제공된다.
패딩 유전층 영역은 게이트와 소스 사이에 및 게이트와 드레인 사이에 각각 증가한 절연을 제공할 것이다. 즉 이들은 게이트-소스 커패시턴스와 게이트-드레인 커패시턴스에 감소를 제공한다. 본 발명의 일부 양상에서, 패딩 유전층 영역은 기판에 대체로 수직한 방향에서, 다시 말해 기판이 "수평" 평면에 있는 것으로 간주되는 경우 대체로 "수직" 방향에서, 또는 또 다른 말로, 기판의 평면 방향에서와 반대로 층이 증착되고 축적되는 방향에서 이러한 증가한 절연, 즉 감소한 커패시턴스를 제공한다. 본 발명의 또 다른 양상에서, 패딩 절연층 영역은 기판의 평면에 대체로 수직한 방향이 아니라 예컨대 기판의 평면에 대해 45와 같이 기판의 평면에서 멀어지는 방향으로 추가로 게이트와 소스 및 게이트와 드레인 사이에 증가한 절연을 추가로 제공한다. 즉, 게이트와 소스 및 게이트와 드레인 사이에 감소한 커패시턴스를 추가로 제공한다. 본 발명의 또 다른 양상에서, 패딩 유전 영역은 기판에 대체로 수직한 방향에서 이러한 감소한 커패시턴스를 반드시 제공하지 않고 기판의 평면에 대체로 수직한 방향이 아니라 예컨대 기판에 대해 45°와 같이 기판의 평면에서 멀어지는 방향에서 게이트와 소스 및 게이트와 드레인 사이에 증가한 절연을, 즉 게이트와 소스 및 게이트와 드레인 사이에 감소한 커패시턴스를 제공할 수 있다.
좀더 일반적으로, 패딩 유전 영역은 소스 및/또는 드레인 접촉이 겹치고 및/또는 게이트 금속에 상대적으로 인접한 임의의 방향 및 위치에서 증가한 절연, 즉 감소한 커패시턴스를 제공할 수 있다.
이제, 본 발명의 실시예는 예컨대 첨부된 도면을 참조하여 기술될 것이다.
도 1은 TFT를 포함하는 능동 매트릭스 어드레싱된 컬러 전자발광 디스플레이 디바이스의 일부분을 개략적으로 예시하는 도면.
도 2는 도 1의 디스플레이 디바이스의 각 픽셀에 대해 사용된 픽셀 및 구동 회로 배열을 간단한 개략적인 형태로 도시한 도면.
도 3은 도 1의 디스플레이 디바이스의 TFT를 발생시키는 프로세스에서 사용된 프로세스 단계를 도시한 흐름도.
도 4a 내지 도 4g는 도 3의 프로세스가 진행함에 따라 기판 상에 여러 층의 축적과정(build-up)을 개략적으로 예시한 도면.
후술될 제 1 실시예는 AMPLED 디스플레이 디바이스에서 사용되는 TFT 배열을 위한 것이다. 그럼에도 불구하고, 다른 실시예에서 동일한 또는 대응하는 TFT 구조가 서로 다른 사용을 위해 제공될 수 있고, 사실 TFT 구조 및 TFT를 제조하는 프로세스 모두는 그 자체로 본 발명의 실시예를 나타냄을 이해해야 할 것이다.
도 1은 제 1 실시예에 따라 TFT를 포함하는 능동 매트릭스 어드레싱 컬러 전 자발광 디스플레이 디바이스의 일부분의 개략적인 예시이다. 능동 매트릭스 어드레싱 전자발광 디스플레이 디바이스는 블록 1로 지칭되며, 규칙적으로 이격된 픽셀의 행 및 열 매트릭스 어레이를 구비하는 관련 스위칭 수단과 함께 전자발광 디스플레이 요소(2)를 포함하는 패널을 포함한다. 픽셀(1)은 행(선택) 및 열(데이터) 어드레스 도체(4 및 6)의 교차 세트 사이의 교차부에 위치한다. 이 도면에는 간략화시키기 위해 단지 소수의 픽셀(1)이 도시되어 있다. 실제로, 수 백개의 픽셀(1)의 행 및 열이 있을 수 있다. 픽셀(1)은 행 및 열 어드레스 도체의 각 세트의 단부에 연결된 행, 주사, 구동 회로(8)와, 열, 데이터, 구동 회로(9)를 포함하는 주변 구동 회로에 의해 이들 도체 세트를 통해 어드레싱된다.
전자발광 디스플레이 요소(2)는 여기서 다이오드 요소(LED)로서 표시고, 유기 전자발광 물질의 하나 이상의 능동층이 그 사이에 삽입된 전극 쌍을 포함하는 유기 발광 다이오드를 포함한다. 이러한 어레이의 디스플레이 요소는 절연 지지부의 한 측면 상에서 관련 능동 매트릭스 회로와 함께 지지된다. 디스플레이 요소의 음극이나 양극은 투명 전도성 물질로 형성된다. 이러한 지지부는 유리와 같은 투명 물질로 되어 있고, 기판에 가장 근접한 디스플레이 요소의 전극은 ITO와 같은 투명 전도성 물질로 구성되어, 전자발광층에 의해 생성된 광이 지지부의 다른 한 측면에서 시청자가 시청할 수 있기 위해 이들 전극과 지지부를 통해 투과되게 된다. 전형적으로, 유기 전자발광 물질층의 두께는 100nm와 200nm 사이에 있다.
요소(2)에 사용될 수 있는 적절한 유기 전자발광 물질의 전형적인 예가 알려져 있고, EP-A-0 717446에 기재되어 있다. 국제공보(WO96/36959)에 기술된, 결합된 중합 물질이 또한 사용될 수 있다.
도 2는 이 실시예에서 각 픽셀(1)에 사용된 픽셀 및 구동 회로 배열을 간단히 개략적인 형태로 도시한다. 각 픽셀(1)은 EL 디스플레이 요소(2)와 관련 구동 회로를 포함한다. 구동 회로는 행 도체(4) 상의 행 어드레스 펄스에 의해 턴 온된 어드레스 트랜지스터(16)를 갖는다. 어드레스 트랜지스터(16)가 턴 온될 때, 열 도체(6) 상의 전압이 픽셀의 나머지 부분으로 전달될 수 있다. 특히, 어드레스 트랜지스터(16)는 열 도체 전압을 전류원(20)에 공급하며, 이러한 전류원(20)은 구동 트랜지스터(22)와 저장 커패시터(24)를 포함한다. 열 전압은 구동 트랜지스터(22)의 게이트에 제공되며, 이러한 게이트는, 심지어 행 어드레스 펄스가 종료한 이후에도 저장 커패시터(24)에 의해 이러한 전압에서 유지된다.
픽셀 및 구동 회로 배열은 아날로그 모드로 동작한다. 전류원(20)에 전원공급하는 전력선(26) 상의 전압과 함께 구동 트랜지스터(22) 상의 게이트 전압의 범위는 트랜지스터가 선형 영역에서 동작하고 있도록 선택되어, 소스-드레인 전류가 게이트 전압에 대략 선형적으로 비례한다. 그에 따라, 열 도체(6) 상의 전압은 디스플레이 요소(2)로의 원하는 전류 흐름을 선택하도록 사용된다. 전형적으로, 대략 6V는 구동 트랜지스터(22)의 소스-드레인 양단에서 강하될 것이며, 그 결과로, 전력선(26) 상의 전압은, (음극이 도시된 바와 같이 접지될 때) 대략 4V의 LED 양단의 필요한 전압 강하가 달성되도록 대략 10V가 되어야 할 것이다. 전형적인 게이트 전압은 대략 4V의 저장 커패시터(24) 상에 저장된 전압을 갖는 일정한 범위에 있을 것이다. 예컨대, 열 도체(6) 상의 데이터 신호는 대략 5-7V의 범위 이내에 있을 수 있다.
이러한 능동 매트릭스 어드레싱 컬러 전자발광 디스플레이 디바이스에서, 구동 트랜지스터(22)와 어드레스 트랜지스터(16)는 상세하게는 서로 다른 각각의 TFT 기술로 형성되지만, 그럼에도 불구하고 동일한 기판 상에 전체적인 공통 다중층 프로세스 동안에 제조된다. 본질적으로, 구동 트랜지스터(22)의 메인 반도체층은 한 형태의 플라즈마 개선된 화학 증기 증착(PECVD: Plasma Enhanced Chemical Vapour Deposition) 프로세스에 의해 증착된 미정질(microcrystalline) 실리콘(μ-Si)을 포함하는데 반해, 메인 어드레스 트랜지스터(16)는 또 다른 형태의 (PECVD) 프로세스에 의해 증착된 비결정 실리콘(a-Si)을 포함한다.
어드레스 트랜지스터(16)는 스위칭 역할을 위해 낮은 역방향 누설을 가질 필요가 있다. 구동 트랜지스터(22)는 높은 전기적 안정성을 가질 필요가 있어서, EL 디스플레이 요소(2)에 공급된 전류는 구동 트랜지스터(22)의 게이트에 인가된 신호 전압의 정확한 반영(reflection)이 된다.
일반적으로, a-Si로부터 TFT를 제조하는 것은, 이것이 상대적으로 간단하고 가격 효과적인 제조 기술이기 때문에 바람직할 수 있다. 그러나, 비록 a-Si TFT가 낮은 역방향 누설을 가지더라도, 이들 TFT는 높은 전기적 안정성을 갖지 않으며, 그러므로 어드레스 트랜지스터(16)와 구동 트랜지스터(22) 모두에 대해 사용될 수 없다. 그에 따라, 보통 AMPLED 디스플레이 디바이스에 대해, TFT는 폴리실리콘 기술을 사용하여 제조되며, 이는 최종 TFT가 낮은 역방향 누설 및 높은 전기적 안정성을 갖기 때문이다. 그러나, 폴리실리콘 기술은 a-Si보다 덜 간단하고 덜 가격 효 과적이다.
본 예에서, 구동 트랜지스터(22)는 PECVD 증착된 μ-Si를 사용하여 제조되며, 이는 이러한 프로세스가 TFT에 구동 트랜지스터(22)에 의해 필요한 높은 전기적 안정성을 제공하기 때문이다. 이러한 TFT는 낮은 역방향 누설을 갖지 않지만, 이것은 구동 트랜지스터(22)에 대해 중요한 것은 아니다. 이것은, PECVD μ-Si 증착 프로세스가 상대적으로 간단하고 비용 효과적이기 때문에 유리하다. 게다가, PECVD μ-Si 증착 프로세스는 a-Si 제조 프로세스와 유사하며, 그에 따라, 유리하게는 a-Si로 어드레스 트랜지스터(16)를 제조하고 μ-Si로 구동 트랜지스터를 제조하기 위해 하나의 전체적으로 결합된 프로세스에서 동일한 기판 상에 두 프로세스를 실행함으로써 사용된다. 이것은 두 트랜지스터 타입에 대해 간단하고 비용 효과적인 프로세스의 이점을 결합하는데 반해, 각 트랜지스터 타입은 각 기술의 필요한 강력한 특징을 달성한다.
전술된 방식에서 a-Si 및 μ-Si의 두 기술을 결합하는 것은 각 기술을 분리하는 것과 비교하여 추가적인 마스킹 단계를 필요로 할 것이며, 이것은 제조 프로세스의 복잡도와 비용을 추가한다. 필요한 추가적인 마스크의 수는 예컨대 정상-게이트, 바닥-게이트, 또는 공통 평면인지와 같은 두 개의 트랜지스터에 대해 선택된 각각의 기하학적 모양에 의존할 것이다. 이 예에서, a-Si 어드레스 트랜지스터(16)는 바닥-게이트이고, μ-Si 구동 트랜지스터(22)는 공통평면이며, 이러한 결합은 유리하게는 단 하나의 추가적인 마스킹 단계를 필요로 한다.
후술될 배열에서, 공통평면의 μ-Si 구동 트랜지스터(22)에는 소스 및 구동 접촉 위에 패딩 유전층 영역이 제공되어, 상대적으로 높은 게이트-소스 커패시턴스와 게이트-드레인 커패시턴스를 갖는 종래의 공통평면 TFT에서 전형적으로 볼 수 있는 특징을 경감한다.
도 3은 어드레스 트랜지스터(16)와 구동 트랜지스터(22)를 생성시키기 위해 이 실시예에서 사용된 프로세스 단계를 도시한다. 이들 프로세스 단계는, 이들 프로세스가 진행됨에 따라 기판(24) 상에 여러 층의 축적 과정을 개략적으로 예시한 도 4a 내지 도 4g를 참조하여 기술될 것이다. 도 4a 내지 도 4g는 하나의 어드레스 트랜지스터(16)와 하나의 구동 트랜지스터(22), 즉 하나의 픽셀(1)에 대해 층의 축적과정을 횡단면으로 도시한다. 그러나, 단일 픽셀(1)과 관련하여 후술될 절차는 실제로 픽셀의 전체 어레이에 대해 동시에 실행됨을 이해해야 할 것이다.
도 4a에 도시된 특성부는 다음과 같이 형성된다. 단계(s2)에서, 미정질 실리콘(μ-Si)층은 기판(24) 상에 증착된다. 단계(s4)에서, n+ 비결정 실리콘(a-Si)층은 μ-Si층 상에 증착된다. 단계(s6)에서, μ-Si층과 n+ a-Si층은 제 1 마스크를 사용하여 에칭되어, μ-Si TFT 영역을 한정하며, 즉 이 단계에서, μ-Si TFT 영역(26)과 중간 n+ a-Si 영역(28)이 도 4a에 도시된 바와 같이 제공된다. 이들 구조는 구동 트랜지스터(22)의 일부분을 형성할 것이다.
도 4b에 도시된 추가적인 특성부는 다음과 같이 형성된다. 단계(s8)에서, 제 1 금속층은 중간 n+ a-Si 영역(28) 상을 포함해 기판(24) 상에 증착된다. 단계(s10)에서, 유전층, 즉 절연층은 이후 패딩 유전층으로 지칭되며, 제 1 금속층 상에 증착된다. 이 실시예에서, 이러한 패딩 절연층은 SiN으로 제조된다. 그러나, 다 른 실시예에서, 이러한 패딩 유전층은 임의의 적절한 낮은 유전상수 물질로 이루어질 수 있다. 단계(s12)에서, 제 1 금속층과 패딩 유전층은 제 2 마스크를 사용하여 에칭되어 구동 트랜지스터(22)와 어드레스 트랜지스터(16) 모두에 대한 요소를 한정한다.
구동 트랜지스터(22)에 한정된 요소는 제 1 금속 층으로부터 형성되고 중간 n+ a-Si 영역(28)의 각 일부분 위에 위치한 소스 접촉(30)과 드레인 접촉(32)이며; 소스 패딩 유전층 영역(34)과 드레인 패딩 유전층 영역(36)이다. 금속 층 및 유전 패딩 층이 동일한 마스크로 에칭되므로, 소스 패딩 유전층 영역(34)은 구동 트랜지스터(22)의 소스 접촉(30) 바로 위에 놓이며, 이러한 접촉(30)과 대응하는 기판 영역을 차지한다. 마찬가지로, 드레인 패딩 유전층 영역(36)은 구동 트랜지스터(22)의 드레인 접촉(32) 바로 위에 놓이며, 이러한 접촉(32)에 대응한 기판 영역을 차지한다. 그에 따라, 구동 트랜지스터(22)의 소스 접촉(30)은 소스 패딩 유전층 영역(34)에 의해 덮이며, 마찬가지로, 구동 트랜지스터(22)의 드레인 접촉(32)은 드레인 패딩 유전층 영역(36)에 의해 덮인다.
어드레스 트랜지스터(16)에 대해 한정된 요소는 게이트(38), 즉 게이트 금속이며, 이것은 제 1 금속 층으로부터 에칭에 의해 한정되며, 잔류 패딩 유전층 영역(40)이 어드레스 트랜지스터(16)의 새롭게 한정된 게이트(38) 바로 위에 놓이며, 이러한 게이트(38)에 대응하는 기판 영역을 차지한다.
단계(s14)에서, 중간 n+ a-Si 영역(28)은 구동 트랜지스터(22)의 소스 접촉(30)과 드레인 접촉(32) 사이에서 에칭되며, 그에 따라 구동 트랜지스터(22)의 채 널 영역(42)을 제공한다.
도 4c를 참조하면, 단계(s16)에서, 잔류 패딩 유전 층 영역(40)은 제 3 마스크를 사용하여 에칭되어, 다시 어드레스 트랜지스터(16)의 금속 게이트 영역(38)을 노출시킨다. 잔류 패딩 유전층 영역(40) 전체는 에칭되고 있으므로, 패턴화되는 것과는 반대로, 이러한 마스크는 선명도나 해상도 측면에서 중요하지 않다. 그에 따라, 예컨대, 인쇄 또는 잉크젯 선명도 프로세스가, 좀더 번거로운 포토리쏘그래피 프로세스 대신에 본 실시예의 경우처럼 사용될 수 있다. 또한, 단지 구동 트랜지스터에 대응하는 트랜지스터가 제조되고 있는 실시예, 즉 어드레스 트랜지스터(16)에 대응하는 추가적인 트랜지스터가 없는 실시예에서, 단계(s16)나 제 3 마스크 중 어느 것도 필요치 않다는 점을 주목해야 한다.
도 4d에 도시된 추가적인 특성부가 다음과 같이 형성된다. 단계(s18)에서, 어드레스 트랜지스터(16)에 대한 a-Si TFT 스택(44)이 도 4c에 도시된 구조 위에 증착된다. a-Si TFT 스택(44)은 증착 순으로, SiN 절연(패시베이션) 층(46)과, 도핑되지 않은 a-Si 층(48)과, n+ 도핑된 a-Si 층(50)을 포함한다. 구동 트랜지스터(22)의 영역에서, SiN 절연(패시베이션) 층은 게이트 금속과, 소스 및 드레인 접촉 각각 사이에서 종래의 절연을 제공할 것이다.
도 4e에 도시된 추가적인 특성부는 다음과 같이 형성된다. 단계(s20)에서, a -Si 스택(44)의 a-Si 층(48)과, n+ a-Si 층(50)은 제 4 마스크를 사용하여 에칭되어, 금속 게이트 영역(38)의 영역 위 및 이 영역을 너머로 연장하는 어드레스 트랜지스터의 a-Si 아일랜드(52)를 한정한다. a-Si 아일랜드(52)는 n+ a-Si 아일랜드 영역(56)으로 덮인 도핑되지 않은 a-Si 아일랜드 영역(54)을 포함한다. 에칭 단계(s20) 동안에, a-Si 스택(44)의 a-Si 층(48)과, n+ a-Si 층(50)은 다른 영역에서 특히 구동 트랜지스터(22)의 영역에서 에칭된다.
도 4f에 도시된 추가적인 특성부는 다음과 같이 형성된다. 단계(s22)에서, 제 2 금속 층은 도 4e에 도시된 구조 위에 증착된다. 단계(s24)에서, 제 2 금속 층은 제 5 마스크를 사용하여 에칭되어 어드레스 트랜지스터(16)를 위한 소스 접촉(58)과 드레인 접촉(60)을 한정하고, 구동 트랜지스터(22)를 위한 게이트(62)를 한정한다. 단계(s26)에서, 어드레스 트랜지스터(16)의 소스 접촉(58)과 드레인 접촉(60) 사이의 n+ a-Si 층(50)은 어드레스 트랜지스터(16)의 소스 접촉(58)과 드레인 접촉(60) 사이에서 에칭되어, 어드레스 트랜지스터(16)의 백-채널 영역(64)을 제공한다.
도 4g에 도시된 추가적인 특성부는 다음과 같이 형성된다. 단계(s28)에서, 패시베이션 SiN 절연층(66)은 도 4f에 도시된 구조 위에 증착된다. 단계(s30)에서, 접촉 홀은 제 6 마스크를 사용하여 여러 층을 거쳐 적절한 대로 제 1 및 제 2 금속 층 상의 필요한 접촉 점까지 에칭된다. 단계(s32)에서, 인듐주석 산화물(ITO)의 투명 전도성 층은 단계(s30)에서 형성된 접촉 홀을 이제 포함하는 구조 위에 증착된다. 단계(s34)에서, ITO 층은 제 7 마스크를 사용하여 에칭되어 여러 금속 층에 대한 상호연결부(68)를 형성한다. 도 4g에서, 명확성을 위해, 필요한 상호연결부(68) 중 단지 몇몇만이 도시된다. 즉 소스 상호연결부(68a)와 드레인 상호연결부(68b)가 어드레스 트랜지스터(16)를 위해 접촉하며, 소스 상호연결부(68c)와 드레인 상호연 결부(68d)가 구동 트랜지스터(22)를 위해 접촉한다. 이것은 간단한 연결 프로세스를 나타낸다. 즉, 본 실시예의 추가적인 장점은, 패딩 유전 영역이 복잡한 연결 요건을 도입할 필요없이 제공된다는 점이다
구동 트랜지스터(22)의 소스 상호연결부(68c)는 구동 트랜지스터(22)의 소스 접촉(30)에 도달하기 위해 소스 패딩 유전 층 영역(34)을 통과한다. 이외에, 소스 패딩 유전 층 영역(34)이 구동 트랜지스터(22)의 소스 접촉(30) 위에 남아 있고, 소스 패딩 유전 층 영역(34)의 영역은 구동 트랜지스터(22)의 소스 접촉(30)의 영역에 대응한다.
마찬가지로, 구동 트랜지스터(22)의 드레인 상호연결부(68d)는 구동 트랜지스터(22)의 드레인 접촉(32)에 도달하기 위해 드레인 패딩 유전 층 영역(36)을 통과한다. 이외에, 드레인 패딩 유전 층 영역(36)은 구동 트랜지스터(22)의 드레인 접촉(32) 위에 남아 있고, 드레인 패딩 유전 층 영역(36)의 영역은 구동 트랜지스터(22)의 드레인 접촉(32)의 영역에 대응한다.
그에 따라, 소스 패딩 유전 층 영역(34)과 드레인 패딩 유전 층 영역(36)을 포함하는 공통평면 구동 트랜지스터(22)는 본 발명에 따라 TFT의 실시예이다.
소스 패딩 유전 층 영역(34)과 드레인 패딩 유전 층 영역(36)은 게이트와 소스 사이에 및 게이트와 드레인 사이에서 각각 증가한 절연을 제공한다. 이들은 게이트-소스 커패시턴스 및 게이트-드레인 커패시턴스 각각에서 감소를 제공한다. 이 실시예에서, 소스 패딩 유전 층 영역(34)과, 드레인 패딩 유전 층 영역(36)은, 기판(24)에 대체로 수직한, 다시 말해 대체로 "수직한" 방향에서(만약 이 기판이 "수 평" 평면에 있는 것으로 간주되는 경우), 또는 또 다시 말해, 층이 기판의 평면 방향과 반대로 증착되고 축척되는 방향에서 이러한 증가한 절연, 즉 감소한 커패시턴스를 제공한다.
다른 실시예에서, 소스 금속, 드레인 금속, 게이트 금속의 각 위치의 결과로, 본 발명에 따라 제공된 패딩 유전 영역은 기판의 평면에 대체로 수직한 방향이 아니라 예컨대 기판에 대해 45°와 같이 기판의 평면에서 멀어지는 방향에서, 게이트와 소스 및 게이트와 드레인 사이에 증가한 절연을, 즉 게이트와 소스 및 게이트와 드레인 사이에 감소한 커패시턴스를 추가적으로 제공하도록 위치할 수 있다. 또 다른 기하학적 모양에서, 본 발명에 따라 제공된 패딩 유전 영역은 기판의 평면에 대체로 수직한 방향이 아니라 예컨대 기판에 대해 45°와 같이 기판이 평면에서 멀어지는 방향에서, 기판에 대체로 수직한 방향에서 이렇게 감소한 커패시턴스를 제공할 필요없이, 게이트와 소스 및 게이트와 드레인 사이에 증가한 절연, 즉 게이트와 소스 및 게이트와 드레인 사이에 감소한 커패시턴스를 제공하도록 위치할 수 있다.
좀더 일반적으로, 패딩 유전 영역은 증가한 절연, 즉 감소한 커패시턴스를 소스 및/또는 드레인 금속이 게이트 금속과 상대적으로 근접해 있는 임의의 방향 및 위치에서 제공할 것임을 이해해야 할 것이다.
상술한 실시예에서, 패딩 유전 영역이 제공된 트랜지스터{구동 트랜지스터(22)}는 다른 트랜지스터{어드레스 트랜지스터(16)}를 또한 제조하는 프로세스 동안에 제조된다. 이러한 결과, 하나의 추가적인 마스크 단이 패딩 유전 영역의 존재 {상술한 실시예에서 단계(s16), 즉 제 3 마스크}를 수용하기 위해 필요하다. 다른 실시예에서, 패딩 유전 영역이 제공된 트랜지스터가 단지 제조된다. 이 경우, 추가적인 마스크 단에 대한 어떠한 요건도 없다{상술한 실시예에서 제 3 마스크를 사용한 단계(s16)는 생략될 수 있음}, 즉 본 발명의 패딩 유전 영역은 유리하게는 종래의 공통평면 TFT 제조 프로세스와 비교해 임의의 추가적인 마스크 단을 필요치 않고도 이러한 실시예에서 유리하게도 제공될 수 있다.
상술한 실시예에서, AMPLED 디스플레이 디바이스는 바닥-방출이며, 따라서, 상호연결부가 ITO로서 증착된다. 상단-방출 디스플레이의 경우, 상호연결부는 ITO와 연계하여 금속으로 형성될 수 있다.
상술한 실시예에서, 패딩 유전 영역이 추가되는 TFT는 AMPLED 디스플레이 디바이스의 구동 트랜지스터(22)이다. 그러나, 다른 실시예에서, TFT는 다른 타입의 디스플레이 디바이스를 위한 것일 수 있고, 또는 좀더 일반적으로 본 발명은 디스플레이 디바이스를 위한 것이든지 다른 응용을 위한 것이든 간에 임의의 다른 공통평면 TFT에 적용될 수 있으며, 그 기하학적 모양은 앞서 개략적으로 설명된 과정을 따라 패딩 유전 영역을 도입하게 한다.
상술한 실시예에서, 패딩 유전 영역이 제공된 공통 평면 TFT의 비도핑된 반도체 물질은 μ-Si이다. 그러나, 다른 실시예에서, 다른 비도핑된 반도체 물질, 예컨대 a-Si가 사용될 수 있다.
상술한 실시예에서, 패딩 유전 영역은 SiN으로 제조된다. 그러나, 다른 실시예에서, 임의의 다른 적절한 절연 물질이 사용될 수 있다. 게다가, 상술한 실시예 에서, 패딩 유전 영역에 의해 제공된 절연이 총 절연을 개선시키기 위해 효과적으로 추가된 절연 두께인, 패딩 유전 영역{SiN 층(46)}에 인접한 패시베이션 층이 또한 SiN으로 제조된다, 즉 종래의 절연층 및 추가된 패딩 유전 영역은 동일한 물질이다. 그러나, 반드시 그럴 필요는 없으며, 다른 실시예에서, 이들은 서로 다른 물질일 수 있다.
상술한 바와 같이, 본 발명은 박막 트랜지스터, 특히 공통-평면 박막 트랜지스터 및, 그러한 트랜지스터를 제조하는 방법에 이용된다.
Claims (10)
- 공통-평면 박막 트랜지스터(TFT)로서,기판(24)과;상기 기판(24) 상에 증착되고, 채널 영역(42)과, 소스 접촉(30)과, 드레인 접촉(32)을 제공하기 위해 한정된 복수의 반도체 층(26, 28) 및 제 1 금속 층과;상기 소스 접촉(30)과 상기 드레인 접촉(32) 상에 제공된 제 1 절연층으로서, 그 제 1 영역(34)이 상기 소스 접촉(30)과 동일한 영역을 대체로 차지하고, 그 제 2 영역(36)이 상기 드레인 접촉(32)과 동일한 영역을 대체로 차지하도록 한정된 제 1 절연층과;상기 채널 영역(42)과, 상기 제 1 절연층의 상기 제 1 영역(34) 및 제 2 영역(36) 상에 제공된 제 2 절연층(46)과,상기 제 2 절연층(46) 상에 제공되고, 게이트(62)를 제공하기 위해 한정된 제 2 금속 층을 포함하는,공통-평면 TFT.
- 제 1항에 있어서, 상기 제 1 절연층은 절연 물질과 접촉 홀을 포함하며, 상기 제 1 절연층의 제 1 영역(34)은 상기 소스 접촉(30)과 동일한 영역을 대체로 차지하며, 상기 제 1 절연층의 제 2 영역(36)은 상기 드레인 접촉(32)과 동일한 영역을 대체로 차지하며, 이는 상기 소스 접촉(30)과 상기 드레인 접촉(32)의 영역 중 일부를 상기 제 1 절연층의 절연 물질이 차지하고, 상기 소스 접촉(30)과 상기 드레인 접촉(32)의 영역 중 일부를 상기 제 1 절연층의 상기 접촉 홀이 차지하게 함으로서 가능케 되는, 공통-평면 TFT.
- 제 1항 또는 제 2항에 있어서, 상기 복수의 반도체 층은 비도핑된 μ-Si 층(26)을 포함하는, 공통-평면 TFT.
- 제1항 내지 제 3항 중 어느 한 항에 있어서, 상기 복수의 반도체 층은 소스 및 드레인을 제공하는 n+ a-Si 층(28)을 포함하는, 공통-평면 TFT.
- 제 1항 내지 제 4항 중 어느 한 항에 기재된 박막 TFT를 포함하는 능동 매트릭스 디스플레이 디바이스.
- 공통-평면 박막 트랜지스터(TFT)를 형성하는 방법으로서,복수의 반도체 층(26, 28)과, 제 1 금속 층과, 제 1 절연층을 기판(24) 상에 증착하고 한정하는 단계로서, 이러한 한정하는 단계는상기 복수의 반도체 층의 제 1 반도체 층(26)에서 채널 영역(42)과;소스 및 드레인과;상기 제 1 금속 층으로부터 소스 접촉(30)과 드레인 접촉(32)과;상기 소스 접촉(30) 상에 제공되고, 상기 소스 접촉(30)과 동일한 영 역을 대체로 차지하는 상기 제 1 절연층의 제 1 영역(34)과;상기 드레인 접촉(32) 상에 제공되고, 상기 드레인 접촉(32)과 동일한 영역을 대체로 차지하는 상기 제 1 절연층의 제 2 영역(36)을 형성하기 위해 실시되는, 이러한 한정하는 단계와;상기 채널 영역(42) 상의 제 2 절연층(46)과, 상기 제 1 절연층의 상기 제 1 영역(34)과 상기 제 2 영역(36)을 증착시키는 단계와;게이트(62)를 형성하기 위해 상기 제 2 절연층(46) 상에 제 2 금속 층을 증착하고 한정하는 단계를 포함하는,공통-평면 박막 TFT를 형성하는 방법.
- 제 6항에 있어서, 상기 제 1 금속층과 상기 절연층은 동일한 마스크를 사용하여 한정되는, 공통-평면 박막 TFT를 형성하는 방법.
- 제 6항 또는 제 7항에 있어서, 상기 제 1 절연층에 접촉 홀을 형성하는 단계를 더 포함하는, 공통-평면 박막 TFT를 형성하는 방법.
- 제 6항 내지 제 8항 중 어느 한 항에 있어서, 상기 제 1 반도체층은 비도핑된 μ-Si 층(26)을 포함하는, 공통-평면 박막 TFT를 형성하는 방법.
- 제 6항 내지 제 9항 중 어느 한 항에 있어서, 상기 복수의 반도체 층의 제 2 층은 상기 소스와 상기 드레인을 제공하도록 한정된 n+ a-Si(28)를 포함하는, 공통-평면 박막 TFT를 형성하는 방법.
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