JP2013030783A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2013030783A
JP2013030783A JP2012186013A JP2012186013A JP2013030783A JP 2013030783 A JP2013030783 A JP 2013030783A JP 2012186013 A JP2012186013 A JP 2012186013A JP 2012186013 A JP2012186013 A JP 2012186013A JP 2013030783 A JP2013030783 A JP 2013030783A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
transistor
semiconductor layer
insulating layer
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2012186013A
Other languages
English (en)
Other versions
JP2013030783A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Hiromitsu Goto
宏充 郷戸
Daisuke Kawae
大輔 河江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012186013A priority Critical patent/JP2013030783A/ja
Publication of JP2013030783A publication Critical patent/JP2013030783A/ja
Publication of JP2013030783A5 publication Critical patent/JP2013030783A5/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置
を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極およびド
レイン電極と、酸化物半導体層、ソース電極およびドレイン電極を覆うゲート絶縁層と、
ゲート絶縁層上のゲート電極と、を有し、酸化物半導体層の厚さは１ｎｍ以上１０ｎｍ以
下であり、ゲート絶縁層は、ゲート絶縁層に用いられる材料の比誘電率をεｒ、ゲート絶
縁層の厚さをｄとして、εｒ／ｄが、０．０８（ｎｍ−１）以上７．９（ｎｍ−１）以下
の関係を満たし、ソース電極とドレイン電極との間隔は１０ｎｍ以上１μｍ以下である半
導体装置である。
【選択図】図１

Description

発明の技術分野は、半導体装置およびその作製方法に関する。ここで、半導体装置とは、
半導体特性を利用することで機能する素子および装置全般を指すものである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば
、特許文献１乃至特許文献４、非特許文献１等参照）。
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａおよ
びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特
許文献４等参照）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献
５、非特許文献５および非特許文献６等参照）。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、など
を達成するためには、トランジスタの微細化は必須である。
トランジスタを微細化する場合には、短チャネル効果が大きな問題となる。ここで、短チ
ャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する
電気特性の劣化をいう。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶ
ことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ
値の増大、漏れ電流の増大などがある。
酸化物半導体はキャリア密度が小さく、しきい値電圧の低下などの短チャネル効果が現れ
やすい傾向にある。このため、これまでのシリコンなどの材料を用いたトランジスタとは
異なる問題が生じ得る。
そこで、開示する発明の一態様は、良好な特性を維持しつつ、微細化を達成した、酸化物
半導体を用いた半導体装置を提供することを目的の一とする。
例えば、開示する発明の一態様は、酸化物半導体層と、酸化物半導体層と電気的に接続す
るソース電極およびドレイン電極と、酸化物半導体層、ソース電極およびドレイン電極を
覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、酸化物半導体層の厚さは
１ｎｍ以上１０ｎｍ以下であり、ゲート絶縁層は、ゲート絶縁層に用いられる材料の比誘
電率をεｒ、ゲート絶縁層の厚さをｄとして、εｒ／ｄが、０．０８（ｎｍ−１）以上７
．９（ｎｍ−１）以下の関係を満たし、ソース電極とドレイン電極との間隔は１０ｎｍ以
上１μｍ以下である半導体装置である。
上記において、ソース電極およびドレイン電極は、その側面が酸化された酸化領域を有す
ることが好ましい。また、上記において、ソース電極およびドレイン電極の酸化領域は、
３００ＭＨｚ以上３００ＧＨｚ以下の高周波電力、および、酸素とアルゴンの混合ガスを
用いたプラズマ処理により形成されたものであることが好ましい。
また、上記において、酸化物半導体層は、プラズマ処理によって酸素が供給されたもので
あることが好ましい。
また、上記において、ソース電極およびドレイン電極の上に、平面形状がソース電極およ
びドレイン電極と略同一の絶縁層を有することが好ましい。ここで、略同一とは、厳密に
同一であることを意味しない。例えば、同一のエッチング工程によって作製される場合の
差異程度は許容される。
また、上記において、オフ電流密度が１００ｚＡ／μｍ以下であることが好ましい。ここ
で、オフ電流密度とは、オフ電流をトランジスタのチャネル幅で除した値をいう。
また、上記において、半導体装置は、算術平均粗さが１ｎｍ以下の表面上に形成されるこ
とが好ましい。
開示する発明の他の一態様は、基板上に酸化物半導体層を形成し、酸化物半導体層と電気
的に接続するソース電極およびドレイン電極を形成し、ソース電極およびドレイン電極の
側面を酸化した後に、酸化物半導体層、ソース電極およびドレイン電極を覆うゲート絶縁
層を形成し、ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法である。
上記において、ソース電極およびドレイン電極の側面の酸化は、３００ＭＨｚ以上３００
ＧＨｚ以下の高周波電力、および、酸素とアルゴンの混合ガスを用いたプラズマ処理によ
って行われることが好ましい。
また、上記において、プラズマ処理によって、酸化物半導体層に酸素を供給することが好
ましい。また、上記において、プラズマ処理を行う前に、酸化物半導体層の水素を低減す
る処理を行うことが好ましい。
また、上記において、酸化物半導体層を、その厚さが１ｎｍ以上１０ｎｍ以下となるよう
に形成し、ゲート絶縁層を、ゲート絶縁層に用いられる材料の比誘電率をεｒ、ゲート絶
縁層の厚さをｄとして、εｒ／ｄが、０．０８（ｎｍ−１）以上７．９（ｎｍ−１）以下
の関係を満たすように形成し、ソース電極とドレイン電極を、その間隔が１０ｎｍ以上１
μｍ以下となるように形成することが好ましい。
また、上記において、ソース電極およびドレイン電極上に、平面形状がソース電極および
ドレイン電極と略同一の絶縁層を形成することが好ましい。
また、上記において、半導体装置は、基板として、算術平均粗さが１ｎｍ以下の表面を有
する基板を用いることが好ましい。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合をなどをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
開示する発明の一態様のように、酸化物半導体層や、ゲート絶縁層の厚さ、ソース電極と
ドレイン電極の間隔などを所定の範囲におさめることで、良好な特性を維持しつつ、微細
化を達成した半導体装置を提供することができる。
また、酸化物半導体層に酸素を供給すると共に、ソース電極またはドレイン電極の側面が
酸化する場合には、ゲート絶縁層の薄型化やカバレッジ不良などに起因して生じ得る、ゲ
ート電極と、ソース電極またはドレイン電極のショートを防止することが可能である。
また、ソース電極およびドレイン電極の上に絶縁層を設ける場合には、ソース電極および
ドレイン電極と、ゲート電極との間に形成される容量を低減させ、さらなる高速動作を実
現することが可能である。
このように、開示する発明の一態様によって、良好な特性を維持しつつ、微細化を達成し
た半導体装置を提供することができる。
半導体装置の断面図 半導体装置の作製工程に係る断面図 半導体装置の作製工程に係る断面図 半導体装置の作製工程に係る断面図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置を用いた電子機器を説明するための図 計算結果を示す図 必要なチャネル長Ｌ（ｎｍ）の下限を示す図 トランジスタのスイッチング速度とチャネル長Ｌとの関係を示す図
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図１を参照
して説明する。なお、以下では、トップゲート型のトランジスタを例に挙げて説明するが
、トランジスタの構成をトップゲート型に限る必要はない。
図１（Ａ）は、半導体装置の構成の一例である。トランジスタ２５０は、基板２００上に
設けられた酸化物半導体層２０６ａと、酸化物半導体層２０６ａと電気的に接続されてい
るソース電極またはドレイン電極２０８ａ、およびソース電極またはドレイン電極２０８
ｂと、酸化物半導体層２０６ａ、ソース電極またはドレイン電極２０８ａ、およびソース
電極またはドレイン電極２０８ｂを覆うように設けられたゲート絶縁層２１２と、ゲート
絶縁層２１２上に、酸化物半導体層２０６ａと重畳するように設けられたゲート電極２１
４と、を有する。また、トランジスタ２５０を覆うように層間絶縁層２１６および層間絶
縁層２１８が設けられている。なお、基板２００と酸化物半導体層２０６ａとの間には、
下地として機能する絶縁層２０２を設けてもよい。
トランジスタ２５０において、酸化物半導体層２０６ａは、非晶質構造とする。また、ト
ランジスタ２５０のチャネル長（Ｌ）は、１０ｎｍ以上１０００ｎｍ以下、好ましくは１
０ｎｍ以上７０ｎｍ以下とする。トランジスタのチャネル長を短くすることで、動作の高
速化、消費電力の低減などの効果が得られるためである。また、酸化物半導体層２０６ａ
の厚さ（ｔｏｓ）は、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、よ
り好ましくは１ｎｍ以上１０ｎｍ以下（例えば、３ｎｍ以上１０ｎｍ以下）とする。この
ような厚さの酸化物半導体層２０６ａを用いることで、微細化に伴う短チャネル効果を抑
制することが可能となるためである。
ゲート絶縁層２１２の厚さ（ｔｏｘ）は、ゲート絶縁層２１２に用いられる材料の比誘電
率をεｒ、ゲート絶縁層２１２の厚さをｄとして、εｒ／ｄが、０．０８（ｎｍ−１）以
上７．９（ｎｍ−１）以下、好ましくはεｒ／ｄが、０．２６（ｎｍ−１）以上７．９（
ｎｍ−１）以下、より好ましくはεｒ／ｄが、１．３（ｎｍ−１）以上７．９（ｎｍ−１
）以下の関係を満たす厚さにすればよい。当該関係を満たすことにより、トランジスタの
動作を十分に確保することができる。例えば、ゲート絶縁層２１２に酸化シリコン（比誘
電率は約３．９と仮定）を用いる場合には、０．５ｎｍ以上５０ｎｍ以下、好ましくは０
．５ｎｍ以上１５ｎｍ以下、より好ましくは０．５ｎｍ以上３ｎｍ以下とすることができ
る。
なお、ゲート絶縁層２１２の材料としては、酸化ハフニウム、酸化タンタル等の高誘電率
（ｈｉｇｈ−ｋ）材料を用いると良い。このような材料を用いることで、ゲート絶縁層２
１２の厚さを十分に確保しても上述の式を満たすことが可能であり、トランジスタの動作
を犠牲にすることなくゲートリークを抑制することができる。
図１（Ｂ）は、図１（Ａ）に示す半導体装置の変形例である。トランジスタ３５０は、基
板３００上に設けられた第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０
６ａと、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａと電気的に
接続されているソース電極またはドレイン電極３０８ａ、およびソース電極またはドレイ
ン電極３０８ｂと、第２の酸化物半導体層３０６ａ、ソース電極またはドレイン電極３０
８ａ、およびソース電極またはドレイン電極３０８ｂを覆うように設けられたゲート絶縁
層３１２と、ゲート絶縁層３１２上に、第２の酸化物半導体層３０６ａと重畳するように
設けられたゲート電極３１４と、を有する。また、トランジスタ３５０を覆うように層間
絶縁層３１６および層間絶縁層３１８が設けられている。なお、基板３００と第１の酸化
物半導体層３０４ａとの間には、下地として機能する絶縁層３０２を設けてもよい。
図１（Ｂ）に示す構成と、図１（Ａ）に示す構成との相違は、酸化物半導体層の結晶性に
ある。図１（Ａ）に示す酸化物半導体層２０６ａの結晶性は非晶質であるが、図１（Ｂ）
に示す第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａは、いずれも
結晶領域を有する構造である。当該結晶領域は、酸化物半導体層の表面に略平行なａ−ｂ
面を有し、該表面に対して略垂直な方向にｃ軸配向する結晶を含む場合がある。ここで、
略平行とは、平行方向から±１０°以内の状態をいうものとし、略垂直とは、垂直方向か
ら±１０°以内の状態をいうものとする。
図１（Ｂ）に示すように、結晶領域を有する酸化物半導体層をトランジスタに用いること
で、電界効果移動度μ＞１００ｃｍ２／Ｖ・ｓが達成可能である。このため、図１（Ｂ）
に示す半導体装置は、高速動作が要求される論理回路などに適している。
トランジスタのチャネル長、酸化物半導体層の厚さ、ゲート絶縁層の厚さ、などの条件に
関しては、図１（Ａ）と同様である。
なお、図１（Ｂ）では、酸化物半導体層を２層構造とする場合について説明したが、開示
する発明の一態様は当該構造に限定されない。第１の酸化物半導体層３０４ａのみで必要
な厚さを確保できる場合には、第２の酸化物半導体層３０６ａは不要である。つまり、酸
化物半導体層を、結晶領域を有する酸化物半導体層の単層構造としてもよい。
図１（Ｃ）は、図１（Ａ）に示す半導体装置の変形例である。トランジスタ４５０は、基
板４００上に設けられた酸化物半導体層４０６ａと、酸化物半導体層４０６ａと電気的に
接続されているソース電極またはドレイン電極４０８ａ、およびソース電極またはドレイ
ン電極４０８ｂと、ソース電極またはドレイン電極４０８ａ、およびソース電極またはド
レイン電極４０８ｂの上部を覆う絶縁層４１０ａ、および絶縁層４１０ｂと、酸化物半導
体層４０６ａ、ソース電極またはドレイン電極４０８ａ、およびソース電極またはドレイ
ン電極４０８ｂなどを覆うように設けられたゲート絶縁層４１２と、ゲート絶縁層４１２
上に、酸化物半導体層４０６ａと重畳するように設けられたゲート電極４１４と、を有す
る。また、トランジスタ４５０を覆うように層間絶縁層４１６および層間絶縁層４１８が
設けられている。なお、基板４００と酸化物半導体層４０６ａとの間には、下地として機
能する絶縁層４０２を設けてもよい。
図１（Ｃ）に示す構成と、図１（Ａ）に示す構成との相違は、絶縁層４１０ａ、絶縁層４
１０ｂの有無にある。絶縁層４１０ａ、および絶縁層４１０ｂを設けることにより、ゲー
ト電極４１４とソース電極またはドレイン電極４０８ａ、およびゲート電極４１４とソー
ス電極またはドレイン電極４０８ｂとによって形成される容量を低減させることができる
。
また、ソース電極またはドレイン電極４０８ａ、およびソース電極またはドレイン電極４
０８ｂは、ゲート絶縁層４１２と接する部分に、酸化領域４１１ａ、および酸化領域４１
１ｂを有する。当該酸化領域を有することにより、ゲート絶縁層の薄型化やカバレッジ不
良などに起因して生じ得る、ゲート電極４１４とソース電極またはドレイン電極４０８ａ
、およびゲート電極４１４とソース電極またはドレイン電極４０８ｂとのショートを防止
することが可能である。また、酸化物半導体層４０６ａとソース電極またはドレイン電極
４０８ａ、および酸化物半導体層４０６ａとソース電極またはドレイン電極４０８ｂとの
界面における電界を、低く抑えることが可能である。
トランジスタのチャネル長、酸化物半導体層の厚さ、ゲート絶縁層の厚さ、などの条件に
関しては、図１（Ａ）と同様である。
図１（Ｄ）は、図１（Ｂ）に示す半導体装置の変形例である。または、図１（Ｃ）に示す
半導体装置の変形例である。トランジスタ５５０は、基板５００上に設けられた第１の酸
化物半導体層５０４ａ、第２の酸化物半導体層５０６ａと、第１の酸化物半導体層５０４
ａ、および第２の酸化物半導体層５０６ａと電気的に接続されているソース電極またはド
レイン電極５０８ａ、およびソース電極またはドレイン電極５０８ｂと、ソース電極また
はドレイン電極５０８ａ、およびソース電極またはドレイン電極５０８ｂの上部を覆う絶
縁層５１０ａ、および絶縁層５１０ｂと、第２の酸化物半導体層５０６ａ、ソース電極ま
たはドレイン電極５０８ａ、およびソース電極またはドレイン電極５０８ｂなどを覆うよ
うに設けられたゲート絶縁層５１２と、ゲート絶縁層５１２上に、第２の酸化物半導体層
５０６ａと重畳するように設けられたゲート電極５１４と、を有する。また、トランジス
タ５５０を覆うように層間絶縁層５１６および層間絶縁層５１８が設けられている。なお
、基板５００と第２の酸化物半導体層５０６ａとの間には、下地として機能する絶縁層５
０２を設けてもよい。
図１（Ｄ）に示す構成と、図１（Ｂ）に示す構成との相違は、絶縁層５１０ａ、絶縁層５
１０ｂの有無にある。絶縁層５１０ａ、および絶縁層５１０ｂを設けることにより、ゲー
ト電極５１４と、ソース電極またはドレイン電極５０８ａ、およびゲート電極５１４と、
ソース電極またはドレイン電極５０８ｂとによって形成される容量を低減させることがで
きる。
また、ソース電極またはドレイン電極５０８ａ、およびソース電極またはドレイン電極５
０８ｂにおいて、ゲート絶縁層５１２と接する部分に、酸化領域５１１ａ、酸化領域５１
１ｂが設けられている。当該酸化領域を有することにより、ゲート絶縁層の薄型化やカバ
レッジ不良などに起因して生じ得る、ゲート電極と、ソース電極またはドレイン電極のシ
ョートを防止することが可能である。
また、図１（Ｄ）に示す構成と、図１（Ｃ）に示す構成との相違は、酸化物半導体層の結
晶性にある。図１（Ｄ）に示す第１の酸化物半導体層５０４ａ、第２の酸化物半導体層５
０６ａは、いずれも結晶領域を有する構造である。当該結晶領域は、酸化物半導体層の表
面に略平行なａ−ｂ面を有し、該表面に対して略垂直な方向にｃ軸配向する結晶を含む場
合がある。ここで、略平行とは、平行方向から±１０°以内の状態をいうものとし、略垂
直とは、垂直方向から±１０°以内の状態をいうものとする。
図１（Ｄ）に示すように、結晶領域を有する酸化物半導体層をトランジスタに用いること
で、電界効果移動度μ＞１００ｃｍ２／Ｖ・ｓが達成可能である。このため、図１（Ｄ）
に示す半導体装置は、高速動作が要求される論理回路などに適している。
トランジスタのチャネル長、酸化物半導体層の厚さ、ゲート絶縁層の厚さ、などの条件に
関しては、図１（Ａ）と同様である。
なお、図１（Ｄ）では、酸化物半導体層を２層構造とする場合について説明したが、開示
する発明の一態様は当該構造に限定されない。第１の酸化物半導体層５０４ａのみで必要
な厚さを確保できる場合には、第２の酸化物半導体層５０６ａは不要である。つまり、酸
化物半導体層を、結晶領域を有する酸化物半導体層の単層構造としてもよい。
本実施の形態に示す構成は微細化に適したものであり、当該構成を用いることにより、酸
化物半導体を用いた半導体装置の良好な特性を維持しつつ、微細化が実現可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、酸化物半導体（特に非晶質構造）を用いた半導体装置の作製方法、具
体的には、図１（Ａ）に相当する半導体装置の作製方法について、図２を用いて説明する
。なお、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジス
タの構成をトップゲート型に限る必要はない。
まず、基板２００上に絶縁層２０２を形成する。その後、絶縁層２０２上に酸化物半導体
層２０６を形成する（図２（Ａ）参照）。
基板２００には、例えば、ガラス基板を用いることができる。基板２００には、ガラス基
板の他にも、セラミック基板、石英基板、サファイア基板等の絶縁体でなる絶縁性基板や
、シリコン等の半導体材料でなる半導体基板、金属やステンレス等の導電体でなる導電性
基板、これらの表面を絶縁材料で被覆したもの、などを用いることができる。また、プラ
スチック等の可撓性を有する基板は、耐熱温度が一般的に低い傾向があるが、後の作製工
程に耐えられるのであれば、基板２００として用いることが可能である。
なお、基板２００は、算術平均粗さ（Ｒａ）が１ｎｍ以下のものを用いるのが望ましい。
より望ましくは、０．５ｎｍ以下である。半導体装置の微細化に伴い、パターニングに用
いるマスクの露光条件の要求は高まるが、このような平坦性の高い基板を用いることで、
露光条件の要求が高い場合でも、対応が容易になるためである。なお、上述の算術平均粗
さには、例えば、１０μｍ×１０μｍの領域において測定した値を用いることができる。
絶縁層２０２は下地として機能するものであり、ＰＶＤ法やＣＶＤ法などを用いて形成す
ることができる。また、絶縁層２０２は、酸化シリコン、酸窒化シリコン、窒化シリコン
、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用い
て形成することができる。なお、絶縁層２０２は、できるだけ水素や水を含まないように
形成することが望ましい。また、絶縁層２０２を設けない構成とすることも可能である。
酸化物半導体層２０６は、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ
−Ｏ系や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ
−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ
−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層２０６をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いる
のが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝
１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組
成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：
ＺｎＯ＝１：１：１［ｍｏｌ数比］）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：４［ｍｏｌ数比］）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：ＺｎＯ＝
１：２［ｍｏｌ数比］）の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層２０６を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層２０６を形成することが可能である。
酸化物半導体層２０６の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
酸化物半導体層２０６の形成の際には、例えば、減圧状態に保持された処理室内に基板を
保持し、基板の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下
となるように基板を熱する。または、酸化物半導体層２０６の形成の際の基板の温度は、
室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたス
パッタガスを導入し、上記ターゲットを用いて酸化物半導体層２０６を形成する。基板を
熱しながら酸化物半導体層２０６を形成することにより、酸化物半導体層２０６に含まれ
る不純物を低減することができる。また、スパッタによる損傷を軽減することができる。
処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例え
ば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることが
できる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオ
ポンプなどを用いて排気することで、処理室から水素や水などを除去することができるた
め、酸化物半導体層２０６中の不純物濃度を低減できる。
酸化物半導体層２０６の形成条件としては、例えば、基板とターゲットの間との距離が１
７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１０
０％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混
合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用い
ると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるた
め好ましい。酸化物半導体層２０６の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎ
ｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下（例えば、３ｎｍ以上１０
ｎｍ以下）とする。このような厚さの酸化物半導体層２０６を用いることで、微細化に伴
う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、
半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途な
どに応じて選択することもできる。
なお、酸化物半導体層２０６をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層２０２の表面）の付
着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、
スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させる
ことによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法
としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマ
を生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などに
よる雰囲気を適用してもよい。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層２０６を加工して、
島状の酸化物半導体層２０６ａを形成する。
酸化物半導体層２０６のエッチングには、ドライエッチング、ウェットエッチングのいず
れを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導
体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチング
ガスやエッチング液、エッチング時間、温度等）は適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化
炭素（ＣＣｌ４）など）がある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化
炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（
ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ
）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。
酸化物半導体層２０６ａの端部は、テーパー形状となるようにエッチングすることが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。な
お、テーパー角とは、テーパー形状を有する層（例えば、酸化物半導体層２０６ａ）を、
その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底
面がなす傾斜角を示す。酸化物半導体層２０６ａの端部をテーパー形状となるようにエッ
チングすることにより、後に形成されるソース電極またはドレイン電極２０８ａ、ソース
電極またはドレイン電極２０８ｂの被覆性を向上させ、段切れを防止することができる。
その後、酸化物半導体層２０６ａに対して、熱処理（第１の熱処理）を行うことが望まし
い。この第１の熱処理によって酸化物半導体層２０６ａ中の、過剰な水素（水や水酸基を
含む）を除去し、酸化物半導体層２０６ａの構造を整え、エネルギーギャップ中の欠陥準
位を低減させることができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未
満、または４００℃以上５００℃以下とする。なお、ここで示すように、熱処理（第１の
熱処理）をエッチング後に行う場合には、ウェットエッチングを用いる場合であっても、
エッチングレートが高い状態でエッチングを行うことができるため、エッチングにかかる
時間を短縮させることができるというメリットがある。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に基板２００を導入し、窒素雰囲気下
、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層２０６ａは大気
に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限る必要はなく、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に基板を投入し、数分間熱
した後、当該不活性ガス雰囲気から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴ
Ａ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため
、基板の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活
性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理
を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減させることが
できるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層２０６ａを形成することで、極めて優れた特性のトランジ
スタを実現することができる。
なお、第１の熱処理は、島状の酸化物半導体層２０６ａに加工する前の酸化物半導体層２
０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板２００を
取り出し、フォトリソグラフィ工程を行うことになる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱
水素化処理は、酸化物半導体層２０６ａの形成後や酸化物半導体層２０６ａ上にソース電
極またはドレイン電極を積層させた後、などのタイミングにおいて行うことも可能である
。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層２０６ａに接するように導電層を形成する。そして、導電層を選択
的にエッチングして、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイ
ン電極２０８ｂを形成する（図２（Ｂ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、
チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選
ばれた元素を単数、または複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極２０８ａ、およびソース電極またはドレイン電極２０８
ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極２０８ａ、およびソー
ス電極またはドレイン電極２０８ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層２１
２の被覆性を向上し、段切れを防止することができる。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極２０８ａ、およびソ
ース電極またはドレイン電極２０８ｂの下端部との間隔によって決定される。なお、チャ
ネル長（Ｌ）が２５ｎｍ未満の際に、露光を行う場合には、数ｎｍ〜数１０ｎｍと波長の
短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を
行うのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後
に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）
以下、例えば、１０ｎｍ以上７０ｎｍ以下とすることも可能であり、回路の動作速度を高
めることが可能である。また、微細化によって、半導体装置の消費電力を低減させること
も可能である。
なお、ソース電極またはドレイン電極２０８ａ、およびソース電極またはドレイン電極２
０８ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成さ
れるゲート電極と、ソース電極またはドレイン電極２０８ａ、およびソース電極またはド
レイン電極２０８ｂとの間の寄生容量を低減させることが可能である。
次に、酸化物半導体層２０６ａの一部に接するゲート絶縁層２１２を形成する（図２（Ｃ
）参照）。ゲート絶縁層２１２は、ＣＶＤ法やスパッタ法等を用いて形成することができ
る。また、ゲート絶縁層２１２は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化
アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケー
ト（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（Ｈ
ｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡ
ｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁
層２１２は、単層構造としても良いし、積層構造としても良い。また、半導体装置を微細
化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、
酸化シリコンを用いる場合には、０．５ｎｍ以上５０ｎｍ以下、好ましくは０．５ｎｍ以
上１５ｎｍ以下、より好ましくは０．５ｎｍ以上３ｎｍ以下とすることができる。
上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層２１２に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。高誘電率（ｈｉｇｈ−ｋ）材
料をゲート絶縁層２１２に用いることで、電気的特性を確保しつつ、ゲートリークを抑制
するために膜厚を大きくすることが可能になる。なお、高誘電率（ｈｉｇｈ−ｋ）材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどを含む膜との積層構造としてもよい。
このように、酸化シリコン以外の材料をゲート絶縁層２１２に用いる場合には、ゲート絶
縁層２１２に用いられる材料の比誘電率をεｒ、ゲート絶縁層２１２の厚さをｄとして、
εｒ／ｄが、０．０８（ｎｍ−１）以上７．９（ｎｍ−１）以下、好ましくはεｒ／ｄが
、０．２６（ｎｍ−１）以上７．９（ｎｍ−１）以下、より好ましくはεｒ／ｄが、１．
３（ｎｍ−１）以上７．９（ｎｍ−１）以下の関係を満たす厚さにすればよい。なお、当
該条件は、酸化シリコン（比誘電率は約３．９と仮定）を用いる場合において、厚さが０
．５ｎｍ以上５０ｎｍ以下、好ましくは０．５ｎｍ以上１５ｎｍ以下、より好ましくは０
．５ｎｍ以上３ｎｍ以下となる条件と概ね等しいものである。
ゲート絶縁層２１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層２１２が酸素を含む場合、酸化物半導体層２０６
ａに酸素を供給し、該酸化物半導体層２０６ａの酸素欠損を補填して、ｉ型（真性半導体
）またはｉ型に限りなく近い酸化物半導体層２０６ａを形成することもできる。
なお、本実施の形態では、ゲート絶縁層２１２の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極２１４の形成
後に第２の熱処理を行っても良い。
次に、ゲート絶縁層２１２上において酸化物半導体層２０６ａと重畳する領域にゲート電
極２１４を形成する（図２（Ｄ）参照）。ゲート電極２１４は、ゲート絶縁層２１２上に
導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成するこ
とができる。ゲート電極２１４となる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極２０８ａ、およびソース電極またはドレイン電極２０８ｂなどを形成す
る場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層２１２およびゲート電極２１４上に、層間絶縁層２１６および層間絶
縁層２１８を形成する（図２（Ｅ）参照）。層間絶縁層２１６および層間絶縁層２１８は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化
シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶
縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層
２１６と層間絶縁層２１８の積層構造としているが、開示する発明の一態様はこれに限定
されない。１層としても良いし、３層以上の積層構造としても良い。また、層間絶縁層を
設けない構成とすることも可能である。
なお、上記層間絶縁層２１８は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層２１８を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層２１８上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層２１８の平坦化は、ＣＭＰ（化学的機械的研磨）などの
方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層２０６ａを用いたトランジスタ２５０が完成
する（図２（Ｅ）参照）。
図２（Ｅ）に示すトランジスタ２５０は、基板２００上に絶縁層２０２を介して設けられ
た酸化物半導体層２０６ａと、酸化物半導体層２０６ａと電気的に接続するソース電極ま
たはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂと、酸化物半導体層
２０６ａ、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０
８ｂを覆うゲート絶縁層２１２と、ゲート絶縁層２１２上のゲート電極２１４と、ゲート
絶縁層２１２およびゲート電極２１４上の層間絶縁層２１６と、層間絶縁層２１６上の層
間絶縁層２１８とを有する。
本実施の形態において示すトランジスタ２５０では、酸化物半導体層２０６ａが高純度化
されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以
下となる。また、酸化物半導体層２０６ａのキャリア密度は、一般的なシリコンウェハに
おけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば
、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をと
る。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ２５０の
室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１×１０−
２０Ａ／μｍ（１０ｚＡ／μｍ）から１×１０−１９Ａ／μｍ（１００ｚＡ／μｍ）程度
となる。
このように高純度化され、真性化された酸化物半導体層２０６ａを用いることで、トラン
ジスタのオフ電流を十分に低減することができる。
そして、本実施の形態に示すように、酸化物半導体層や、ゲート絶縁層の厚さ、ソース電
極とドレイン電極の間隔などを所定の範囲におさめることで、良好な特性を維持しつつ、
微細化を達成することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、酸化物半導体を用いた半導体装置の作製方法について、図３を用いて
説明する。本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半
導体層と、第１の酸化物半導体層の結晶領域から結晶成長させた第２の酸化物半導体層を
用いる場合、すなわち、図１（Ｂ）に相当する半導体装置の作製方法について、詳細に説
明する。なお、第１の酸化物半導体層のみで必要な厚さを確保できる場合には、第２の酸
化物半導体層は不要である。また、以下では、トップゲート型のトランジスタを例に挙げ
て説明するが、トランジスタの構成をトップゲート型に限る必要はない。
まず、基板３００上に絶縁層３０２を形成する。それから、絶縁層３０２上に第１の酸化
物半導体層を形成し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面を含
む領域を結晶化させて、第１の酸化物半導体層３０４を形成する（図３（Ａ）参照）。
基板３００には、先の実施の形態における基板２００と同様の基板を用いることができる
。詳細については、先の実施の形態を参酌すればよい。
絶縁層３０２は下地として機能するものであり、先の実施の形態における絶縁層２０２と
同様に形成することができる。詳細については、先の実施の形態を参酌すればよい。なお
、絶縁層３０２は、できるだけ水素や水を含まないように形成することが望ましい。また
、絶縁層３０２を設けない構成とすることも可能である。
第１の酸化物半導体層は、先の実施の形態における酸化物半導体層２０６と同様に形成す
ることができる。第１の酸化物半導体層およびその成膜方法の詳細については、先の実施
の形態を参酌すればよい。ただし、本実施の形態では、第１の熱処理によって第１の酸化
物半導体層を意図的に結晶化させるため、結晶化が生じやすい酸化物半導体を用いて第１
の酸化物半導体層を形成することが望ましい。このような酸化物半導体としては、例えば
、ＺｎＯなどが挙げられる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であっても、
例えば、Ｚｎの濃度の高いものは結晶化しやすく、金属元素（Ｉｎ、Ｇａ、Ｚｎ）におい
てＺｎの占める割合が６０ａｔｏｍ％以上のものは、この目的に用いるには望ましい。ま
た、第１の酸化物半導体層の厚さは、１ｎｍ以上１０ｎｍ以下とするのが望ましい。本実
施の形態では一例として３ｎｍの厚さとする。ただし、適用する酸化物半導体材料や半導
体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに
応じて選択すればよい。
第１の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以
下とする。また、熱処理の時間は、１分以上２４時間以下とすることが望ましい。なお、
熱処理の温度や、熱処理の時間は、酸化物半導体の種類などによって異なる。
また、第１の熱処理の雰囲気は、水素や水などを含まない雰囲気とすることが望ましい。
例えば、水が十分に除去された、窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）
雰囲気とすることができる。
熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によ
って、被処理物を加熱する装置を用いることができる。例えば、ＧＲＴＡ（Ｇａｓ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。
上述の第１の熱処理によって、少なくとも第１の酸化物半導体層の表面を含む領域が結晶
化する。当該結晶領域は、第１の酸化物半導体層表面から、第１の酸化物半導体層内部に
向かって結晶成長が進行することにより形成される領域である。なお、当該結晶領域は、
平均厚さが１ｎｍ以上１０ｎｍ以下の板状結晶を含む場合がある。また、当該結晶領域は
、酸化物半導体層の表面に略平行なａ−ｂ面を有し、該表面に対して略垂直な方向にｃ軸
配向する結晶を含む場合がある。ここで、略平行とは、平行方向から±１０°以内の状態
をいうものとし、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
また、第１の熱処理によって結晶領域を形成すると共に、第１の酸化物半導体層中の水素
（水や水酸基を含む）などを除去することが望ましい。水素などの除去を行う場合には、
純度が、６Ｎ（９９．９９９９％）以上（即ち不純物の濃度が１ｐｐｍ以下）の窒素、酸
素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気において第１の熱処理を行うと良い
。より望ましくは、純度が７Ｎ（９９．９９９９９％）以上（即ち不純物の濃度が０．１
ｐｐｍ以下）の雰囲気である。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、好まし
くは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。
また、第１の熱処理により結晶領域を形成すると共に、第１の酸化物半導体層に酸素を供
給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気とすることで、第１の酸化
物半導体層に酸素を供給することができる。
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行
って酸化物半導体層から水素などを除去した後、酸素雰囲気に切り替えることで、第１の
酸化物半導体層内部に酸素を供給する。なお、第１の熱処理の主たる目的は結晶領域の形
成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に行うこともできる
。例えば、水素などを除去するための熱処理や、酸素を供給する処理を行った後に、結晶
化のための熱処理を行うことが可能である。
このような第１の熱処理によって、結晶領域を有し、水素（水や水酸基を含む）などが除
去され、酸素が供給された第１の酸化物半導体層３０４が得られる。
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層３０４上に、
第２の酸化物半導体層３０５を形成する（図３（Ｂ）参照）。なお、第１の酸化物半導体
層３０４のみで必要な厚さを確保できる場合には、第２の酸化物半導体層３０５は不要で
ある。この場合、第２の酸化物半導体層３０５にかかる工程を省略することができる。
第２の酸化物半導体層３０５は、先の実施の形態における酸化物半導体層２０６と同様に
形成することができる。第２の酸化物半導体層３０５およびその成膜方法の詳細について
は、先の実施の形態を参酌すればよい。ただし、第２の酸化物半導体層３０５は、第１の
酸化物半導体層３０４より厚く形成することが望ましい。また、第１の酸化物半導体層３
０４と第２の酸化物半導体層３０５の厚さの和が１ｎｍ以上５０ｎｍ以下、好ましくは１
ｎｍ以上１０ｎｍ以下となるように、第２の酸化物半導体層３０５を形成することが望ま
しい。本実施の形態では、一例として７ｎｍの厚さとする。なお、適用する酸化物半導体
材料や、半導体装置の用途などにより適切な厚さは異なるから、酸化物半導体層の厚さは
、用いる材料や用途などに応じて選択すればよい。
第２の酸化物半導体層３０５には、第１の酸化物半導体層３０４と同一主成分の材料であ
って、結晶化後の格子定数が近接した材料（ミスマッチが１％以下）を用いることが望ま
しい。このような材料を用いる場合には、第２の酸化物半導体層３０５の結晶化において
、第１の酸化物半導体層３０４の結晶領域を種とする結晶成長を進行させやすくするため
である。さらに、同一主成分材料である場合には、界面物性や電気的特性も良好になる。
なお、結晶化によって所望の膜質が得られる場合には、異なる主成分の材料を用いて第２
の酸化物半導体層３０５を形成しても良い。
次に、第２の酸化物半導体層３０５に第２の熱処理を行い、第１の酸化物半導体層３０４
の結晶領域を種として結晶成長させて、第２の酸化物半導体層３０６を形成する（図３（
Ｃ）参照）。第２の酸化物半導体層３０５を形成しない場合、当該構成は省略することが
できる。
第２の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以
下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以
上２０時間以下とし、代表的には１０時間とする。なお、第２の熱処理においても、熱処
理の雰囲気には、水素や水などが含まれないことが望ましい。
雰囲気の詳細および熱処理による効果は、第１の熱処理と同様である。また、用いること
ができる熱処理装置も、第１の熱処理の場合と同様である。例えば、第２の熱処理の昇温
時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで、窒素
雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。
上述のような第２の熱処理を行うことにより、第１の酸化物半導体層３０４に形成された
結晶領域から第２の酸化物半導体層３０５全体に結晶成長を進行させて、第２の酸化物半
導体層３０６を形成することができる。また、水素（水や水酸基を含む）などが除去され
、酸素が供給された第２の酸化物半導体層３０６を形成することができる。また、第２の
熱処理によって、第１の酸化物半導体層３０４の結晶領域の配向性を高めることも可能で
ある。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層３０６に用
いる場合、第２の酸化物半導体層３０６は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：整数）で表
される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７）で表さ
れる結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、第２
の酸化物半導体層３０６の表面と略垂直な方向をとるように配向する。
ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有する、ａ軸（ａ−ａｘｉｓ）
およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造として捉えることができる。具
体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（Ｇａ
またはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの面内方向、
すなわち、ａ軸およびｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること
、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリ
アパスが形成されること、などによる。
また、第１の酸化物半導体層３０４が絶縁層３０２との界面に非晶質領域を有するような
構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層３０４の表面に形成
されている結晶領域から第１の酸化物半導体層の下方に向かって結晶成長が進行し、該非
晶質領域が結晶化される場合もある。なお、絶縁層３０２を構成する材料や、熱処理の条
件などによっては、該非晶質領域が残存する場合もある。
また、第１の酸化物半導体層３０４と第２の酸化物半導体層３０５とに同一主成分の酸化
物半導体材料を用いる場合、図３（Ｃ）に示すように、第１の酸化物半導体層３０４と、
第２の酸化物半導体層３０６とが、同一の結晶構造を有する場合がある。このため、図３
（Ｃ）では点線で示したが、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６
の境界が判別できなくなり、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６
を同一の層と見なせる場合もある。
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層３０４および
第２の酸化物半導体層３０６を加工して、島状の第１の酸化物半導体層３０４ａおよび第
２の酸化物半導体層３０６ａを形成する（図３（Ｄ）参照）。なお、ここでは、第２の熱
処理の後に、島状の酸化物半導体層への加工を行っているが、島状の酸化物半導体層への
加工後に、第２の熱処理を行っても良い。この場合、ウェットエッチングを用いる場合で
あっても、エッチングレートが高い状態でエッチングを行うことができるため、エッチン
グにかかる時間を短縮することができるというメリットがある。
第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエッチングには、ドラ
イエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み
合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材
料に合わせてエッチング条件（エッチングガス、エッチング液、エッチング時間、温度等
）は適宜設定する。第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエ
ッチングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことがで
きる。詳細については、先の実施の形態を参酌すればよい。
なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有している
ことが望ましい。例えば、第２の酸化物半導体層３０６表面の高低差（Ｐ−Ｖ）は、ゲー
ト電極３１４と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０
．５ｎｍ以下）であると好適である。なお、上述の高低差には、例えば、１０μｍ×１０
μｍの領域において測定した値を用いることができる。
次に、第２の酸化物半導体層３０６ａに接するように導電層を形成する。それから、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極３０８ａ、ソース電極ま
たはドレイン電極３０８ｂを形成する（図３（Ｄ）参照）。ソース電極またはドレイン電
極３０８ａ、ソース電極またはドレイン電極３０８ｂは、先の実施の形態におけるソース
電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂと同様に形成
することができる。詳細については、先の実施の形態を参酌すればよい。
なお、図３（Ｄ）に示す工程で、第１の酸化物半導体層３０４ａまたは第２の酸化物半導
体層３０６ａの、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電
極３０８ｂと接する結晶層が非晶質状態となることもある。このため、第１の酸化物半導
体層３０４ａおよび第２の酸化物半導体層３０６ａのすべての領域が結晶構造であるとは
限らない。
次に、第２の酸化物半導体層３０６ａの一部に接するゲート絶縁層３１２を形成する。ゲ
ート絶縁層３１２は、先の実施の形態のゲート絶縁層２１２と同様に形成することができ
る。詳細については、先の実施の形態を参酌すればよい。その後、ゲート絶縁層３１２上
の、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａと重畳する領域
にゲート電極３１４を形成する。そして、ゲート絶縁層３１２およびゲート電極３１４上
に、層間絶縁層３１６および層間絶縁層３１８を形成する（図３（Ｅ）参照）。ゲート電
極３１４、層間絶縁層３１６および層間絶縁層３１８は、先の実施の形態におけるゲート
電極２１４、層間絶縁層２１６、層間絶縁層２１８などと同様に形成することができる。
詳細については、先の実施の形態を参酌すればよい。
ゲート絶縁層３１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱
処理を行うのが望ましい。第３の熱処理の温度は、２００℃以上４５０℃以下、望ましく
は２５０℃以上３５０℃以下である。例えば、酸素を含む雰囲気下で２５０℃、１時間の
熱処理を行えばよい。第３の熱処理を行うことによって、トランジスタの電気的特性のば
らつきを軽減することができる。また、ゲート絶縁層３１２が酸素を含む絶縁層である場
合、第２の酸化物半導体層３０６ａに酸素を供給することもできる。
なお、本実施の形態では、ゲート絶縁層３１２の形成後に第３の熱処理を行っているが、
第３の熱処理のタイミングはこれに限定されない。また、第２の熱処理など、他の処理に
よって第２の酸化物半導体層３０６ａに酸素を供給している場合には、第３の熱処理は省
略しても良い。
以上により、第１の酸化物半導体層３０４ａ、および、第２の酸化物半導体層３０６ａを
用いたトランジスタ３５０が完成する（図３（Ｅ）参照）。
図３（Ｅ）に示すトランジスタ３５０は、基板３００上に絶縁層３０２を介して設けられ
た第１の酸化物半導体層３０４ａと、第１の酸化物半導体層３０４ａ上に設けられた第２
の酸化物半導体層３０６ａと、第２の酸化物半導体層３０６ａと電気的に接続するソース
電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂと、第２の酸
化物半導体層３０６ａ、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレ
イン電極３０８ｂを覆うゲート絶縁層３１２と、ゲート絶縁層３１２上のゲート電極３１
４と、ゲート絶縁層３１２およびゲート電極３１４上の層間絶縁層３１６と、層間絶縁層
３１６上の層間絶縁層３１８とを有する。
本実施の形態において示すトランジスタ３５０では、第１の酸化物半導体層３０４ａおよ
び第２の酸化物半導体層３０６ａが高純度化されているため、その水素濃度は、５×１０
１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる。また、第１の酸化物半導体層３０
４ａおよび第２の酸化物半導体層３０６ａのキャリア密度は、一般的なシリコンウェハに
おけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば
、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をと
る。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ３５０の
室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１×１０−
２０Ａ／μｍ（１０ｚＡ／μｍ）から１×１０−１９Ａ／μｍ（１００ｚＡ／μｍ）程度
となる。
このように高純度化され、真性化された第１の酸化物半導体層３０４ａおよび第２の酸化
物半導体層３０６ａを用いることで、トランジスタのオフ電流を十分に低減することがで
きる。
さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導
体層３０４ａと、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸
化物半導体層３０６ａを用いているため、電界効果移動度を向上させ、良好な電気特性を
有するトランジスタを実現することができる。例えば、電界効果移動度μ＞１００ｃｍ２
／Ｖ・ｓを実現することも可能である。
そして、本実施の形態に示すように、酸化物半導体層や、ゲート絶縁層の厚さ、ソース電
極とドレイン電極の間隔などを所定の範囲におさめることで、良好な特性を維持しつつ、
微細化を達成することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、酸化物半導体を用いた半導体装置の作製方法、具体的には、図１（Ｃ
）に相当する半導体装置の作製方法について、図４を用いて説明する。なお、本実施の形
態に係る半導体装置の作製方法は、先の実施の形態（特に、実施の形態２）において説明
した半導体装置の作製方法と多くの部分で共通している。このため、以下では主として相
違点について説明することとする。なお、本実施の形態の作製方法を先の実施の形態（実
施の形態３など）の一部と組み合わせることで、図１（Ｄ）に相当する半導体装置を作製
することも可能である。
まず、基板４００上に、絶縁層４０２を形成する。そして、絶縁層４０２上に酸化物半導
体層４０６を形成する（図４（Ａ）参照）。詳細については先の実施の形態を参酌すれば
よい。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層４０６を加工して、
島状の酸化物半導体層４０６ａを形成し、当該酸化物半導体層４０６ａを覆うように、導
電層４０８および絶縁層４１０を形成する（図４（Ｂ）参照）。なお、絶縁層４１０は必
須の構成要素ではないが、後に形成されるソース電極またはドレイン電極の側面を選択的
に酸化させるためには有効である。また、ゲート電極と、ソース電極またはドレイン電極
との間の容量を低減させるという点においても有効である。
島状の酸化物半導体層４０６ａの形成や熱処理などの詳細については、先の実施の形態を
参酌することができる。また、導電層４０８の詳細についても、先の実施の形態を参酌す
ればよい。
絶縁層４１０は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、
絶縁層４１０は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸
化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、絶縁層４
１０は、単層構造としても良いし、積層構造としても良い。絶縁層４１０の厚さは特に限
定されないが、例えば、１０ｎｍ以上２００ｎｍ以下とすることができる。
次に、導電層４０８および絶縁層４１０を選択的にエッチングして、ソース電極またはド
レイン電極４０８ａ、ソース電極またはドレイン電極４０８ｂ、絶縁層４１０ａ、絶縁層
４１０ｂを形成する（図４（Ｃ）参照）。詳細は、先の実施の形態におけるソース電極ま
たはドレイン電極の形成工程と同様である。なお、アルミニウム、チタン、モリブデン、
銅などの材料は、後に行われるプラズマ酸化処理に向いており、ソース電極またはドレイ
ン電極４０８ａ、ソース電極またはドレイン電極４０８ｂなどの材料として好適である。
次に、酸化物半導体層４０６ａに酸素を供給すべく酸化処理を行う。当該酸化処理によっ
て、ソース電極またはドレイン電極４０８ａの一部には酸化領域４１１ａが、ソース電極
またはドレイン電極４０８ｂの一部には酸化領域４１１ｂが形成される（図４（Ｄ）参照
）。また、当該酸化処理によって、ソース電極またはドレイン電極４０８ａや、ソース電
極またはドレイン電極４０８ｂの外周部にも、酸化領域が形成される。
酸化処理は、マイクロ波（３００ＭＨｚ〜３００ＧＨｚ）によって励起された酸素プラズ
マを用いた酸化処理（プラズマ酸化処理）とするのが好適である。マイクロ波によってプ
ラズマを励起することで、高密度プラズマが実現され、酸化物半導体層４０６ａへのダメ
ージを十分に低減することができるからである。
より具体的には、例えば、周波数を３００ＭＨｚ〜３００ＧＨｚ（代表的には２．４５Ｇ
Ｈｚ）、圧力を５０Ｐａ〜５０００Ｐａ（代表的には５００Ｐａ）、基板温度を２００℃
〜４００℃（代表的には３００℃）とし、酸素とアルゴンとの混合ガスを用いて上記処理
を行うことができる。
上記酸化処理によって、酸化物半導体層４０６ａには酸素が供給されることになるため、
酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸素欠損に起因するエネルギ
ーギャップ中の欠陥準位を減少させることができる。つまり、酸化物半導体層４０６ａの
特性を一層向上させることができる。
なお、酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸化物半導体層４０６
ａに酸素を供給することができる方法であれば、マイクロ波を用いたプラズマ酸化処理に
限定する必要は無い。例えば、酸素を含む雰囲気における熱処理などの方法を用いること
もできる。
また、上記酸化処理と併せて、酸化物半導体層４０６ａから水や水素などを除去する処理
を行ってもよい。この場合、例えば、窒素やアルゴンなどのガスを用いたプラズマ処理を
用いることができる。
なお、上記酸化処理によって、ソース電極またはドレイン電極４０８ａ、および、ソース
電極またはドレイン電極４０８ｂの一部（特に、その側面に相当する部分）には酸化領域
４１１ａや酸化領域４１１ｂが形成されることになる。この酸化領域は、トランジスタ４
５０が微細化されている場合（例えば、チャネル長が１０００ｎｍ未満、特に７０ｎｍ以
下である場合）には、特に有効である。トランジスタの微細化に伴い、ゲート絶縁層４１
２に対してはその厚みを小さくすることが要求されるが、当該酸化領域を有することで、
ゲート絶縁層４１２の薄型化やカバレッジ不良などに起因して生じ得る、ゲート電極４１
４と、ソース電極またはドレイン電極４０８ａ、およびゲート電極４１４と、ソース電極
またはドレイン電極４０８ｂのショートを防止できるためである。なお、当該酸化領域は
、５ｎｍ以上（好ましくは１０ｎｍ以上）の厚みを有していれば、十分に効果的である。
また、上記酸化処理は、露出した絶縁層４０２の膜質改善の観点からも有効である。
なお、ソース電極またはドレイン電極４０８ａや、ソース電極またはドレイン電極４０８
ｂの上部の酸化を防止する役割を有する点で、絶縁層４１０ａおよび絶縁層４１０ｂは重
要である。エッチングの際に用いるマスクを残存させたまま、上記プラズマ処理をするに
は大きな困難が伴うからである。
次に、大気に触れさせることなく、酸化物半導体層４０６ａの一部に接するゲート絶縁層
４１２を形成する。そして、ゲート絶縁層４１２上の、酸化物半導体層４０６ａと重畳す
る領域にゲート電極４１４を形成し、ゲート絶縁層４１２およびゲート電極４１４上に、
層間絶縁層４１６および層間絶縁層４１８を形成する（図４（Ｅ）参照）。詳細について
は、先の実施の形態を参酌することができる。
以上により、酸化物半導体を用いたトランジスタ４５０が完成する。
本実施の形態では、酸化物半導体層４０６ａに酸素を供給すべく、酸化物半導体層４０６
ａに酸素プラズマ処理を施している。このため、トランジスタ４５０の特性はさらに高い
ものとなる。また、ソース電極またはドレイン電極の側面に相当する領域が酸化されるこ
とになるため、ゲート絶縁層の薄膜化に起因して生じるおそれのある、ゲート電極−ソー
ス電極（またはドレイン電極）間の短絡を防止することができる。
また、ソース電極およびドレイン電極の上に絶縁層を設けることにより、ソース電極およ
びドレイン電極と、ゲート電極との間に形成される容量を低減させ、さらなる高速動作を
実現することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例につき、
図５乃至図８を参照して説明する。
〈半導体装置の構成例〉
図５（Ａ）に、先の実施の形態に示すトランジスタを、ダイオードとして用いる場合の回
路構成を示す。ダイオード接続されたトランジスタ１１０は、ゲート端子および第１端子
側がアノードであり、第２端子側がカソードとなる。
図５（Ｂ）に、ｎチャネル型のトランジスタとｐチャネル型のトランジスタが相補的に組
み合わされたＣＭＯＳ回路の一例を示す。ここでは、ＣＭＯＳ回路のうち、最も単純な回
路構成のＣＭＯＳインバータ回路について説明する。当該ＣＭＯＳインバータ回路におい
て、第１のトランジスタ１１２のゲート電極が第２のトランジスタ１１４のゲート電極と
電気的に接続され、第１のトランジスタ１１２のソース電極が一方の端子ＶＬに電気的に
接続され、第１のトランジスタ１１２のドレイン電極が第２のトランジスタ１１４のソー
ス電極と電気的に接続され、第２のトランジスタ１１４のドレイン電極は他方の端子ＶＨ
に電気的に接続されている。
第１のトランジスタ１１２は、ｎチャネル型のトランジスタであり、先の実施の形態にお
いて示したトランジスタを適用することができる。また、第２のトランジスタ１１４は、
ｐチャネル型のトランジスタであり、酸化物半導体、またはそれ以外の材料（例えば、シ
リコンなど）を用いて形成することができる。
図６（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図６（Ａ）に示すメモリセルア
レイ１２０は、複数のメモリセル１３０がマトリクス状に配列された構成を有している。
また、メモリセルアレイ１２０は、複数本の第１の配線、および複数本の第２の配線を有
する。
メモリセル１３０は、トランジスタ１３１と、容量素子１３２と、から構成されている。
トランジスタ１３１のゲート電極は、第１の配線と電気的に接続されている。またトラン
ジスタ１３１のソース電極またはドレイン電極の一方は、第２の配線と電気的に接続され
ており、トランジスタ１３１のソース電極またはドレイン電極の他方は、容量素子の電極
の一方と電気的に接続されている。また、容量素子の電極の他方には、一定の電位が与え
られている。トランジスタ１３１には、先の実施の形態に示すトランジスタが適用される
。
先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有
する。このため、いわゆるＤＲＡＭとして認識されている図６（Ａ）に示す半導体装置に
当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
図６（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図６（Ｂ）に示すメモリセルアレ
イ１４０は、複数のメモリセル１５０がマトリクス状に配列された構成とすることができ
る。また、メモリセルアレイ１４０は、第１の配線、第２の配線、第３の配線、および第
４の配線をそれぞれ複数本有する。
メモリセル１５０は、第１のトランジスタ１５１〜第６のトランジスタ１５６を有してい
る。第１のトランジスタ１５１、および第２のトランジスタ１５２は、選択トランジスタ
として機能する。また、第３のトランジスタ１５３と第４のトランジスタ１５４のうち、
一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１５４）であり、他方
はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１５３）である。つまり、
第３のトランジスタ１５３と第４のトランジスタ１５４によってＣＭＯＳ回路が構成され
ている。同様に、第５のトランジスタ１５５と第６のトランジスタ１５６によってＣＭＯ
Ｓ回路が構成されている。
第１のトランジスタ１５１、第２のトランジスタ１５２、第４のトランジスタ１５４、第
６のトランジスタ１５６は、ｎチャネル型のトランジスタであり、先の実施の形態におい
て示したトランジスタを適用することができる。第３のトランジスタ１５３と第５のトラ
ンジスタ１５５は、ｐチャネル型のトランジスタであり、酸化物半導体、またはそれ以外
の材料（例えば、シリコンなど）を用いて形成することができる。
〈不揮発性の記憶装置の構成例〉
次に、先の実施の形態に係るトランジスタを用いた、不揮発性の記憶装置の構成例につい
て、図７および図８を用いて説明する。
図７（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線と
も呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎ
ｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に
接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトラン
ジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配
線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは
、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ
１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的
に接続され、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の
電極の他方は電気的に接続されている。
ここで、少なくともトランジスタ１６２には、先の実施の形態において説明した酸化物半
導体を用いたトランジスタが適用される。先の実施の形態において説明した酸化物半導体
を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、
トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を
極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有するこ
とにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また
、記憶内容の読み出しが容易になる。なお、酸化物半導体を用いたトランジスタ１６２は
、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下、例えば、１０ｎｍ以上７０ｎｍ以
下としているため、消費電力が小さく、動作速度もきわめて高いという特徴を有する。ま
た、トランジスタ１６０は酸化物半導体を用いたものとしてもよいし、それ以外の材料を
用いたものとしてもよい。
図７（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベ
ル電荷、Ｈｉｇｈレベル電荷という）のいずれかを与えるものとする。その後、第４の配
線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオ
フ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持され
る（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル
電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１６０の
ゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌ
より低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「
オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の
配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ
１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇ
ｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）とな
れば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場
合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「
オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情
報を読み出すことができる。
なお、情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０
が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与
えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」
となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作を実現できる。
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
たと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体
を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジス
タの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティング
ゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導
体を用いたトランジスタ１６２により、不揮発性の記憶装置を実現することが可能である
。
図７（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図７（Ａ−２）のような回路に置き換えることが可
能である。つまり、図７（Ａ−２）では、トランジスタ１６０および容量素子１６４が、
それぞれ、抵抗および容量を含んで構成されていると考えることができる。Ｒ１およびＣ
１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子
１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、
トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオ
ン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲ
ート電極と、ソース電極またはドレイン電極との間に形成される容量）値に相当する。な
お、抵抗値Ｒ２は、トランジスタ１６０のゲート電極とチャネル形成領域との間の抵抗値
を示すものに過ぎないから、この点を明確にするために、接続の一部を点線で示している
。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、Ｒ１およびＲ２が、ＲＯＳがＲ１以下かつ、ＲＯＳ
がＲ２以下を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は
、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２以外において生じ
るリークが大きいためである。このことから、本実施の形態において開示する半導体装置
は、上述の関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１はＣ２以上の関係を満たすことが望ましい。Ｃ１を大きくす
ることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば
、読み出しの際）に、第５の配線の電位を低く抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層やトランジスタ１６２のゲート絶
縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層
の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
図７（Ｂ）には、上述の半導体装置とは構成の一部が異なる半導体装置を示す。図７（Ｂ
）に示す半導体装置において、トランジスタ１６０のゲート電極と、トランジスタ１６２
のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に
接続されている。また、第１の配線とトランジスタ１６０のソース電極とは、電気的に接
続され、第２の配線とトランジスタ１６０のドレイン電極とは、電気的に接続されている
。そして、第３の配線とトランジスタ１６２のソース電極またはドレイン電極の他方とは
、電気的に接続され、第４の配線と、トランジスタ１６２の第１のゲート電極とは、電気
的に接続されている。また、第５の配線と、容量素子１６４の電極の他方とは、電気的に
接続され、第６の配線と、トランジスタ１６２の第２のゲート電極とは、電気的に接続さ
れている。第６の配線には第４の配線と等しい電位を与えても良いし、第４の配線とは異
なる電位を与えて、第４の配線とは独立に制御しても良い。
つまり、図７（Ｂ）に示す半導体装置は、図７（Ａ−１）に示す半導体装置のトランジス
タ１６２を、第２のゲート電極を有するトランジスタ１６２に置き換えた構成である。こ
れにより、図７（Ｂ）に示す半導体装置では、図７（Ａ−１）に示す半導体装置において
得られる効果に加え、トランジスタ１６２の電気的特性（例えば、しきい値電圧）の調節
が容易になるという効果が得られる。例えば、第６の配線に負電位を与えることで、トラ
ンジスタ１６２を容易にノーマリーオフとすることが可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタ（ｐチャネル型トランジスタ）を用いることができるのは
いうまでもない。
次に、図７に示す半導体装置の応用例につき、図８を用いて説明する。図８（Ａ）および
図８（Ｂ）は、図７（Ａ−１）に示す半導体装置（以下、メモリセル１９０とも記載する
。）を複数用いて形成される半導体装置の回路図である。図８（Ａ）は、メモリセル１９
０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図８（Ｂ）は
、メモリセル１９０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である
。
図８（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本
の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル１９０を有する。図８（Ａ
）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに
限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
各メモリセル１９０において、トランジスタ１６０のゲート電極と、トランジスタ１６２
のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に
接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート
電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の
他方とは電気的に接続されている。
また、メモリセル１９０が有するトランジスタ１６０のソース電極は、隣接するメモリセ
ル１９０のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１９０が
有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１９０のトランジスタ
１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル１９０が有するトランジスタ１６０のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル１９０が有するトランジスタ１６０のソース電極は
、ソース線と電気的に接続される。
図８（Ａ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１
６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態に
する。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の
電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行
のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオン状態と
なるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。
それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有す
る電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位
（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続
されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビッ
ト線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態であるた
め、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジス
タ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０の
ゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる
値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる
。
図８（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信
号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１９０を有する
。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイ
ン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、ソ
ース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬと
トランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ
１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され
、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。
そして、ワード線ＷＬと、容量素子１６４の電極の他方とは電気的に接続されている。
図８（Ｂ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は、上述の図８（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作
は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１
６０のゲート電極の電荷によらず、トランジスタ１６０がオフ状態となるような電位を与
え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出し
を行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、ト
ランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を
与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し
回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダ
クタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり
、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し
回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメ
モリセルからデータを読み出すことができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電
話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む
）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ
、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する
場合について説明する。
図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、表
示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２内
には、先の実施の形態に示す半導体装置が設けられている。そのため、小型、高速動作、
低消費電力、といった特徴を備えたノート型のパーソナルコンピュータが実現される。
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外部
インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端末
を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に示
す半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴
を備えた携帯情報端末が実現される。
図９（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２３
の２つの筐体で構成されている。筐体６２１及び筐体６２３には、それぞれ表示部６２５
及び表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接続
されており、該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２１は
、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、筐体
６２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのた
め、小型、高速動作、低消費電力、といった特徴を備えた電子書籍が実現される。
図９（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されてい
る。さらに、筐体６４０と筐体６４１は、スライドし、図９（Ｄ）のように展開している
状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、
筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、ポインテ
ィングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えている。
また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロット
６５０などを備えている。また、アンテナは、筐体６４１に内蔵されている。筐体６４０
と筐体６４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯電話機が実現される
。
図９（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操作
スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体６
６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、小型、高速
動作、低消費電力、といった特徴を備えたデジタルカメラが実現される。
図９（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド６
７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるスイ
ッチや、リモコン操作機６８０により行うことができる。筐体６７１及びリモコン操作機
６８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、高速動作、
低消費電力、といった特徴を備えたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器
が実現される。
開示する発明に係るトランジスタを用いることにより、短チャネル効果を十分に抑制した
半導体装置が実現される。当該効果について、計算機シミュレーションを用いて確認した
結果を、図１０乃至図１２を参照して説明する。
本実施例の計算機シミュレーションでは、図１（Ａ）に相当する構成のトランジスタをモ
デルとして用いた。また、酸化物半導体層のバンドギャップを３．１５ｅＶ、酸化物半導
体層の比誘電率を１５、酸化物半導体の電子移動度を１０ ｃｍ２／Ｖ・ｓ、と仮定した
。また、ソース電極またはドレイン電極の電子親和力と酸化物半導体層の電子親和力が等
しい（４．３ｅＶ）と仮定し、ゲート電極にはタングステンを想定して仕事関数を４．６
ｅＶと仮定した。計算には、デバイスシミュレータＡｔｌａｓ（Ｓｉｌｖａｃｏ Ｄａｔ
ａ Ｓｙｓｔｅｍｓ Ｉｎｃ．）を用いた。
計算に係るパラメータとしては、酸化物半導体層の厚さ（ｔｏｓ）、ゲート絶縁層の厚さ
（ｄ）、トランジスタのしきい値電圧（Ｖｔｈ）、トランジスタのチャネル長（Ｌ）など
を用いた。図１０に、当該計算結果を示す。図１０において、横軸はチャネル長Ｌ（ｎｍ
）を表し、縦軸はしきい値電圧Ｖｔｈを表す。また、図１０では、４つの異なるゲート絶
縁層厚さに関して、チャネル長Ｌとしきい値電圧Ｖｔｈの関係を示している。
図１１の結果から、ノーマリーオフが実現されるために必要なチャネル長Ｌ（ｎｍ）の下
限を算出することができる。図１１に、酸化物半導体層の厚さ（ｔｏｓ）、ゲート絶縁層
の厚さ（ｄ）、との関係において、ノーマリーオフが実現されるために必要なチャネル長
Ｌ（ｎｍ）の下限値を示す。図１１において、横軸は、比誘電率εｒをゲート絶縁層の厚
さ（ｄ）で除した値（ｎｍ−１）を表し、縦軸は許容されるチャネル長の下限値Ｌｍｉｎ
（ｎｍ）を表す。なお、ノーマリーオフが実現されるための条件としては、Ｖｔｈ＞０を
用いた。つまり、図１１は、図１０においてＶｔｈ＞０を満たす最小のＬを、酸化物半導
体層の厚さ（ｔｏｓ）やゲート絶縁層の厚さ（ｄ）との関係を考慮してプロットしたもの
である。なお、図中の曲線は近似曲線である。
図１１から、ｔｏｓが３０ｎｍの場合、εｒ／ｄが、１．３（ｎｍ−１）以上７．９（ｎ
ｍ−１）以下におけるチャネル長Ｌの範囲は、Ｌが２０（ｎｍ）以上７０（ｎｍ）以下で
あることがわかる。また、ｔｏｓが１０ｎｍの場合、εｒ／ｄが、１．３（ｎｍ−１）以
上７．９（ｎｍ−１）以下におけるチャネル長Ｌの範囲は、Ｌが１５（ｎｍ）以上４０（
ｎｍ）以下であることがわかる。また、ｔｏｓが３ｎｍの場合、εｒ／ｄが、１．３（ｎ
ｍ−１）以上７．９（ｎｍ−１）以下におけるチャネル長Ｌの範囲は、Ｌが１０（ｎｍ）
以上３０（ｎｍ）以下であることがわかる。
このことから、ｔｏｓが３（ｎｍ）以上３０（ｎｍ）以下、およびεｒ／ｄが、１．３（
ｎｍ−１）以上７．９（ｎｍ−１）以下を満たす場合、Ｌが１０（ｎｍ）以上７０（ｎｍ
）以下ということができる。
図１２には、開示する発明に係るトランジスタのスイッチング速度（スイッチング周波数
）とチャネル長Ｌとの関係を示す。図１２において、横軸はチャネル長Ｌ（ｎｍ）を表し
、縦軸はスイッチング速度（ＧＨｚ）を表す。ここで、スイッチング速度は、スイッチン
グに要する時間τの逆数である。
例えば、Ｌが１０（ｎｍ）以上７０（ｎｍ）以下の範囲において、１／τが１（ＧＨｚ）
以上２０（ＧＨｚ）以下の高速動作が実現されることが理解できる。
１１０ トランジスタ
１１２ トランジスタ
１１４ トランジスタ
１２０ メモリセルアレイ
１３０ メモリセル
１３１ トランジスタ
１３２ 容量素子
１４０ メモリセルアレイ
１５０ メモリセル
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１５４ トランジスタ
１５５ トランジスタ
１５６ トランジスタ
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１９０ メモリセル
２００ 基板
２０２ 絶縁層
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０８ａ ソース電極又はドレイン電極
２０８ｂ ソース電極又はドレイン電極
２１２ ゲート絶縁層
２１４ ゲート電極
２１６ 層間絶縁層
２１８ 層間絶縁層
２５０ トランジスタ
３００ 基板
３０２ 絶縁層
３０４ 酸化物半導体層
３０４ａ 酸化物半導体層
３０５ 酸化物半導体層
３０６ 酸化物半導体層
３０６ａ 酸化物半導体層
３０８ａ ソース電極又はドレイン電極
３０８ｂ ソース電極又はドレイン電極
３１２ ゲート絶縁層
３１４ ゲート電極
３１６ 層間絶縁層
３１８ 層間絶縁層
３５０ トランジスタ
４００ 基板
４０２ 絶縁層
４０６ 酸化物半導体層
４０６ａ 酸化物半導体層
４０８ 導電層
４０８ａ ソース電極又はドレイン電極
４０８ｂ ソース電極又はドレイン電極
４１０ 絶縁層
４１０ａ 絶縁層
４１０ｂ 絶縁層
４１１ａ 酸化領域
４１１ｂ 酸化領域
４１２ ゲート絶縁層
４１４ ゲート電極
４１６ 層間絶縁層
４１８ 層間絶縁層
４５０ トランジスタ
５００ 基板
５０２ 絶縁層
５０４ａ 酸化物半導体層
５０６ａ 酸化物半導体層
５０８ａ ソース電極又はドレイン電極
５０８ｂ ソース電極又はドレイン電極
５１０ａ 絶縁層
５１０ｂ 絶縁層
５１１ａ 酸化領域
５１１ｂ 酸化領域
５１２ ゲート絶縁層
５１４ ゲート電極
５１６ 層間絶縁層
５１８ 層間絶縁層
５５０ トランジスタ
６０１ 筐体
６０２ 筐体
６０３ 表示部
６０４ キーボード
６１１ 本体
６１２ スタイラス
６１３ 表示部
６１４ 操作ボタン
６１５ 外部インターフェイス
６２０ 電子書籍
６２１ 筐体
６２３ 筐体
６２５ 表示部
６２７ 表示部
６３１ 電源
６３３ 操作キー
６３５ スピーカー
６３７ 軸部
６４０ 筐体
６４１ 筐体
６４２ 表示パネル
６４３ スピーカー
６４４ マイクロフォン
６４６ ポインティングデバイス
６４７ カメラ用レンズ
６４８ 外部接続端子
６４９ 太陽電池セル
６５０ 外部メモリスロット
６６１ 本体
６６３ 接眼部
６６４ 操作スイッチ
６６５ 表示部
６６６ バッテリー
６６７ 表示部
６７０ テレビジョン装置
６７１ 筐体
６７３ 表示部
６７５ スタンド
６８０ リモコン操作機

Claims (1)

  1. 酸化物半導体層と、前記酸化物半導体層と電気的に接続するソース電極およびドレイン電極と、前記酸化物半導体層、前記ソース電極および前記ドレイン電極を覆うゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、を有し、
    前記酸化物半導体層の厚さは１ｎｍ以上１０ｎｍ以下であり、
    前記ゲート絶縁層は、前記ゲート絶縁層に用いられる材料の比誘電率をεｒ、前記ゲート絶縁層の厚さをｄとして、εｒ／ｄが、０．０８（ｎｍ−１）以上７．９（ｎｍ−１）以下の関係を満たし、
    前記ソース電極と前記ドレイン電極との間隔は１０ｎｍ以上１μｍ以下である半導体装置。
JP2012186013A 2009-12-25 2012-08-27 半導体装置 Withdrawn JP2013030783A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012186013A JP2013030783A (ja) 2009-12-25 2012-08-27 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009294738 2009-12-25
JP2009294738 2009-12-25
JP2012186013A JP2013030783A (ja) 2009-12-25 2012-08-27 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010287718A Division JP5079076B2 (ja) 2009-12-25 2010-12-24 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015027139A Division JP5917737B2 (ja) 2009-12-25 2015-02-16 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2013030783A true JP2013030783A (ja) 2013-02-07
JP2013030783A5 JP2013030783A5 (ja) 2014-01-23

Family

ID=44186319

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2010287718A Active JP5079076B2 (ja) 2009-12-25 2010-12-24 半導体装置の作製方法
JP2012186013A Withdrawn JP2013030783A (ja) 2009-12-25 2012-08-27 半導体装置
JP2015027139A Active JP5917737B2 (ja) 2009-12-25 2015-02-16 半導体装置の作製方法
JP2016071294A Expired - Fee Related JP6109372B2 (ja) 2009-12-25 2016-03-31 半導体装置の作製方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010287718A Active JP5079076B2 (ja) 2009-12-25 2010-12-24 半導体装置の作製方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2015027139A Active JP5917737B2 (ja) 2009-12-25 2015-02-16 半導体装置の作製方法
JP2016071294A Expired - Fee Related JP6109372B2 (ja) 2009-12-25 2016-03-31 半導体装置の作製方法

Country Status (5)

Country Link
US (3) US8664652B2 (ja)
JP (4) JP5079076B2 (ja)
KR (4) KR101301463B1 (ja)
TW (3) TWI608622B (ja)
WO (1) WO2011077966A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015151337A1 (ja) * 2014-03-31 2017-04-13 株式会社東芝 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法
JP2019036735A (ja) * 2013-05-20 2019-03-07 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102008754B1 (ko) 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101995682B1 (ko) 2011-03-18 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법
WO2013005380A1 (en) 2011-07-01 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102014876B1 (ko) 2011-07-08 2019-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102089505B1 (ko) * 2011-09-23 2020-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9018629B2 (en) * 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
SG11201504615UA (en) * 2011-10-14 2015-07-30 Semiconductor Energy Lab Semiconductor device
TWI483344B (zh) * 2011-11-28 2015-05-01 Au Optronics Corp 陣列基板及其製作方法
TWI621183B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
WO2013080900A1 (en) 2011-12-02 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2013094547A1 (en) 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101308809B1 (ko) 2012-01-20 2013-09-13 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 제조방법 및 이를 이용한 능동구동 디스플레이 장치, 능동구동 센서장치
TWI463670B (zh) * 2012-03-28 2014-12-01 E Ink Holdings Inc 主動元件
JP6224931B2 (ja) * 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
JP2014082388A (ja) 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9569992B2 (en) 2012-11-15 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Method for driving information processing device, program, and information processing device
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
JP6376788B2 (ja) * 2013-03-26 2018-08-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR20200038333A (ko) * 2013-05-20 2020-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102290801B1 (ko) * 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2015114476A1 (en) * 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
KR102332469B1 (ko) * 2014-03-28 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
US10090388B2 (en) * 2014-03-31 2018-10-02 Flosfia Inc. Crystalline multilayer structure and semiconductor device
EP2927934B1 (en) 2014-03-31 2017-07-05 Flosfia Inc. Crystalline multilayer structure and semiconductor device
US9780226B2 (en) * 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6674269B2 (ja) 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP6887243B2 (ja) 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ
JP6839986B2 (ja) 2016-01-20 2021-03-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9852801B1 (en) * 2016-12-01 2017-12-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for determining a leakage current through an inter-gate dielectric structure of a flash memory cell
JP2018170324A (ja) 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
JP2018170325A (ja) 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
JP2019129281A (ja) 2018-01-26 2019-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP7439101B2 (ja) * 2019-01-09 2024-02-27 アプライド マテリアルズ インコーポレイテッド 膜の有効酸化物厚さを変更するための水素化及び窒化処理

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03101556U (ja) * 1990-02-05 1991-10-23
JP2007535164A (ja) * 2004-04-28 2007-11-29 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ソース及びドレインの追加絶縁層を備えた共平面型薄膜トランジスタ
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法

Family Cites Families (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4335161A (en) * 1980-11-03 1982-06-15 Xerox Corporation Thin film transistors, thin film transistor arrays, and a process for preparing the same
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03101556A (ja) 1989-09-14 1991-04-26 Fujitsu Ltd Ｉｓｄｎプロトコル試験方式
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3181692B2 (ja) * 1992-06-26 2001-07-03 富士通株式会社 薄膜トランジスタ及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3591061B2 (ja) * 1995-06-13 2004-11-17 カシオ計算機株式会社 薄膜トランジスタの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3837935B2 (ja) * 1998-09-16 2006-10-25 セイコーエプソン株式会社 薄膜半導体装置の製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100377509B1 (ko) * 2000-08-17 2003-03-26 한국과학기술연구원 아연산화물 반도체의 금속배선 형성방법
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
US6891227B2 (en) 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870403B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
KR20070076149A (ko) * 2006-01-18 2007-07-24 삼성전자주식회사 박막트랜지스터 기판 및 그 제조 방법
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
WO2007089046A1 (ja) 2006-02-02 2007-08-09 Chuichi Mizoguchi 石炭・バイオマス複合燃料
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5117711B2 (ja) * 2006-12-15 2013-01-16 三菱電機株式会社 表示装置とその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101509663B1 (ko) * 2007-02-16 2015-04-06 삼성전자주식회사 산화물 반도체층 형성 방법 및 이를 이용한 반도체 소자제조방법
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
JP2009031742A (ja) * 2007-04-10 2009-02-12 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
ATE490560T1 (de) 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
KR101376073B1 (ko) * 2007-06-14 2014-03-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법
JP2009065012A (ja) * 2007-09-07 2009-03-26 Konica Minolta Holdings Inc 薄膜トランジスタ
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
KR101413655B1 (ko) * 2007-11-30 2014-08-07 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조 방법
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5319961B2 (ja) 2008-05-30 2013-10-16 富士フイルム株式会社 半導体素子の製造方法
KR101094902B1 (ko) 2008-06-05 2011-12-15 주식회사 하이닉스반도체 멀티 비트 상변화 메모리 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5575451B2 (ja) 2009-10-08 2014-08-20 三菱電機株式会社 薄膜トランジスタの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03101556U (ja) * 1990-02-05 1991-10-23
JP2007535164A (ja) * 2004-04-28 2007-11-29 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ソース及びドレインの追加絶縁層を備えた共平面型薄膜トランジスタ
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019036735A (ja) * 2013-05-20 2019-03-07 株式会社半導体エネルギー研究所 半導体装置
JPWO2015151337A1 (ja) * 2014-03-31 2017-04-13 株式会社東芝 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法

Also Published As

Publication number Publication date
KR20190029791A (ko) 2019-03-20
US9543445B2 (en) 2017-01-10
US20140127874A1 (en) 2014-05-08
TWI608622B (zh) 2017-12-11
US20150194535A1 (en) 2015-07-09
JP2015092638A (ja) 2015-05-14
TW201539766A (zh) 2015-10-16
KR20120106874A (ko) 2012-09-26
TWI503977B (zh) 2015-10-11
JP6109372B2 (ja) 2017-04-05
KR102111309B1 (ko) 2020-05-15
JP5917737B2 (ja) 2016-05-18
US20110156022A1 (en) 2011-06-30
KR101301463B1 (ko) 2013-08-29
WO2011077966A1 (en) 2011-06-30
US9006025B2 (en) 2015-04-14
JP2016129265A (ja) 2016-07-14
TW201719899A (zh) 2017-06-01
US8664652B2 (en) 2014-03-04
JP2011151394A (ja) 2011-08-04
KR20130054469A (ko) 2013-05-24
TWI553872B (zh) 2016-10-11
KR20170142998A (ko) 2017-12-28
TW201138117A (en) 2011-11-01
KR101811203B1 (ko) 2017-12-22
JP5079076B2 (ja) 2012-11-21

Similar Documents

Publication Publication Date Title
JP6109372B2 (ja) 半導体装置の作製方法
JP6201007B2 (ja) 半導体装置
US10720433B2 (en) Semiconductor device
JP6031567B2 (ja) 半導体装置
JP5740167B2 (ja) 半導体装置及び電子機器
JP2017108175A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131127

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150216

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20150217