KR101995682B1 - 산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법 - Google Patents

산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법 Download PDF

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신지 오노
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체막이 사용된 트랜지스터에 안정적인 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공한다. 활성층에 산화물 반도체막을 사용한 트랜지스터에 있어서, 채널 영역에 인접하는 소스 영역 및 드레인 영역에 미소 공동을 제공한다. 산화물 반도체막에 형성되는 소스 영역 및 드레인 영역에 미소 공동을 제공함으로써, 산화물 반도체막의 채널 영역에 함유된 수소를 미소 공동에 포획할 수 있다.

Description

산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법{OXIDE SEMICONDUCTOR FILM, SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 트랜지스터 등의 반도체 소자를 포함한 회로가 제공된 반도체 장치에 관한 것이다. 또한, 본 발명은 반도체 장치에 사용되는 산화물 반도체막에 관한 것이다. 예를 들어, 본 발명은, 전원 회로에 탑재되는 파워 디바이스, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로, 액정 표시 장치로 대표되는 전기 광학 장치, 및 발광 소자를 포함한 발광 표시 장치 등 중 어느 것을, 부품으로서 포함한 전자 기기에 관한 것이다.
본 명세서에서, 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치를 전반적으로 말하고, 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치에 포함된다.
액정 표시 장치에서 대표적으로 볼 수 있듯이, 유리 기판 등 위에 형성되는 트랜지스터의 대부분은 비정질 실리콘 또는 다결정 실리콘 등을 사용하여 제작된다. 비정질 실리콘을 포함한 트랜지스터는 전계 효과 이동도가 낮지만, 보다 큰 유리 기판 위에 형성할 수 있다. 한편, 다결정 실리콘을 포함한 트랜지스터는 전계 효과 이동도가 높지만, 보다 큰 유리 기판 위에 형성하는 데 적합하지 않다.
실리콘을 사용하여 형성되는 트랜지스터에 더하여, 산화물 반도체를 사용하여 트랜지스터를 제작하고 전자 기기나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체로서 산화 아연이나 In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 이 트랜지스터를 사용하는 기술이 특허 문헌 1 및 특허 문헌 2에 개시(開示)되어 있다.
산화물 반도체에 있어서, 수소의 일부는 도너로서 기능하여 캐리어인 전자를 방출한다. 산화물 반도체에서의 캐리어 농도가 높아지면, 게이트로의 전압 인가 없이 트랜지스터에 채널이 형성된다. 즉, 트랜지스터의 문턱 전압이 음 방향으로 시프트된다. 산화물 반도체에서 수소를 완전히 제거하기는 어렵기 때문에, 문턱 전압을 제어하기도 어렵다.
특허 문헌 3에서는, 산화물 반도체막에 수소를 첨가하면, 산화물 반도체의 도전율이 4자릿수 내지 5자릿수 정도 높아지는 것이 개시되어 있다. 또한, 산화물 반도체막에 접하는 절연막으로부터 산화물 반도체막으로 수소가 확산되는 것이 개시되어 있다.
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보 일본국 특개 2008-141119호 공보
본 발명의 일 형태의 목적은, 수소를 효과적으로 포획할 수 있는 산화물 반도체막을 제공하는 것이다.
본 발명의 일 형태의 다른 목적은, 안정된 전기 특성을 갖는 산화물 반도체막을 포함한 트랜지스터를 갖고 신뢰성이 높은 반도체 장치를 제작하는 것이다.
본 발명의 일 형태의 기술적 사상은, 산화물 반도체막에 미소 공동(microvoid)을 형성하는 것이다.
본 발명의 일 형태의 다른 기술적 사상은, 산화물 반도체막을 사용한 트랜지스터에서 채널 영역에 인접하는 소스 영역 및 드레인 영역에 미소 공동을 형성하는 것이다.
산화물 반도체는 일반적으로 n형 도전성을 갖고, 산화물 반도체막에서의 수소의 일부가 도너로서 기능하여, 캐리어로서 기능하는 전자의 방출을 일으키는 것이 알려져 있다. 따라서, 트랜지스터에 산화물 반도체막을 사용하면 트랜지스터의 문턱 전압이 음 방향으로 시프트될 가능성이 있다. 그래서, 가능한 한 적은 수소를 함유한 산화물 반도체막을 형성할 필요가 있지만, 미량의 수소의 침입을 억제하는 것은 어렵다.
본 발명의 일 형태에 따르면, 산화물 반도체막에 형성된 소스 영역 및 드레인 영역에 미소 공동을 제공함으로써, 산화물 반도체막의 채널 영역에 포함되는 수소를 포획할 수 있다.
미소 공동은, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 사용한 이온 주입이나 이온 도핑에 의하여 형성할 수 있다.
미소 공동을 제공함으로써, 수소를 효과적으로 포획할 수 있는 산화물 반도체막을 제공할 수 있다.
채널 영역에 포함되는 수소를 소스 영역 및 드레인 영역에 포획함으로써, 산화물 반도체막이 사용된 트랜지스터에 안정적인 전기 특성을 부여할 수 있어, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
도면에 있어서,
도 1의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도이고,
도 2의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도이고,
도 3의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도이고,
도 4의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도이고,
도 5의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도이고,
도 6의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도이고,
도 7의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도이고,
도 8은 본 발명의 일 형태에 따른 트랜지스터를 포함한 액정 표시 장치의 일례를 도시한 회로도이고,
도 9의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터를 포함한 반도체 기억 장치의 일례를 도시한 회로도 및 전기 특성을 나타낸 그래프이고,
도 10의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터를 포함한 반도체 기억 장치의 일례를 도시한 회로도 및 전기 특성을 나타낸 그래프이고,
도 11은 본 발명의 일 형태에 따른 트랜지스터를 포함한 반도체 기억 장치의 일례를 도시한 회로도이고,
도 12의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 포함한 CPU의 구체적인 예를 도시한 블록도 및 이 CPU의 일부를 각각 도시한 회로도이고,
도 13의 (A) 내지 (C)는 본 발명의 일 형태인 반도체 장치를 각각 포함한 전자 기기의 예를 도시한 사시도이고,
도 14의 (A) 내지 (D)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 각각 도시한 단면도이고,
도 15의 (A) 내지 (D)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 각각 도시한 단면도이고,
도 16의 (A) 내지 (D)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 각각 도시한 단면도이고,
도 17의 (A) 내지 (D)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 각각 도시한 단면도이고,
도 18의 (A) 내지 (D)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 각각 도시한 단면도이고,
도 19의 (A) 내지 (D)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 각각 도시한 단면도이고,
도 20의 (A) 내지 (D)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 각각 도시한 단면도이고,
도 21의 (A) 및 (B)는 TEM으로 얻어진 단면 관찰상이고,
도 22의 (A) 및 (B)는 TEM으로 얻어진 단면 관찰상이고,
도 23의 (A) 및 (B)는 TEM으로 얻어진 단면 관찰상이고,
도 24의 (A)는 HAADF-STEM으로 얻어진 단면 관찰상이고, 도 24의 (B)는 EELS로 관찰된 원소 분포를 나타낸 단면 관찰상이고,
도 25의 (A)는 HAADF-STEM으로 얻어진 단면 관찰상이고, 도 25의 (B)는 EELS로 관찰된 원소 분포를 나타낸 단면 관찰상이고,
도 26의 (A)는 HAADF-STEM으로 얻어진 단면 관찰상이고, 도 26의 (B)는 EELS로 관찰된 원소 분포를 나타낸 단면 관찰상이고,
도 27은 XPS 스펙트럼을 나타낸 것이고,
도 28의 (A) 및 (B)는 SIMS로 측정된 수소 및 질소의 깊이 방향에서의 농도 분포를 나타낸 그래프이고,
도 29의 (A) 및 (B)는 SIMS로 측정된 수소 및 질소의 깊이 방향에서의 농도 분포를 나타낸 그래프이고,
도 30은 본 발명의 일 형태인 산화물 반도체막의 단면도이다.
이하에서, 도면을 참조하여 본 발명의 실시형태에 대하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자에 의하여 용이하게 이해할 수 있다. 따라서, 본 발명은 실시형태의 설명에 한정하여 해석되지 않는다. 도면을 참조하여 발명의 구성을 설명함에 있어서 같은 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다. 또한, 유사한 부분에는 같은 해치 패턴을 적용하고, 유사한 부분에 특별히 부호를 붙이지 않은 경우가 있다.
본 발명을 설명하기 전에, 본 명세서에서 사용하는 용어에 대하여 간단하게 설명한다. 우선, 본 명세서에서, 트랜지스터의 소스 및 드레인 중 한쪽을 드레인이라고 부를 때 다른 한쪽을 소스라고 부른다. 즉, 소스와 드레인을 전위의 레벨에 따라 구별하지 않는다. 그래서, 본 명세서에서 소스라고 부르는 부분을 드레인이라도 바꿔 부를 수 있다.
또한, 전압이란, 특정한 전위와 기준의 전위(예를 들어, 접지 전위)의 전위차를 말하는 경우가 많다. 따라서, 전압과 전위는 서로 바꿀 수 있다.
본 명세서에서 "접속된다"고 표기되는 경우라도, 현실의 회로에서는 물리적인 접속 부분이 없고 단지 배선이 연장되는 경우도 있다.
또한, 본 명세서에서 "제 1", "제 2" 등의 서수사는 편의상 사용되고, 공정 순서 또는 적층 순서를 나타내지 않는다. 또한, 이들 서수사는 본 명세서에서 발명을 특정하는 고유한 명칭을 나타내지 않는다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 산화물 반도체막의 일례에 대하여 도 30을 참조하여 설명한다.
도 30은 산화물 반도체막(3006)의 단면도이다. 산화물 반도체막(3006)은 미소 공동(3010)을 갖고, 미소 공동(3010)은 질소, 수소, 및 산소 중 적어도 하나를 함유한다.
산화물 반도체막(3006)에는, 예를 들어 In-Sn-Ga-Zn-O계 재료, In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료, In-O계 재료, Sn-O계 재료, 또는 Zn-O계 재료 등을 사용하면 좋다. 여기서, 예를 들어, In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물을 의미하며, 그 원자수비에는 특정한 제한이 없다. 또한, In-Ga-Zn-O계 재료는 In, Ga, 및 Zn 이외의 원소를 함유하여도 좋다. 이 때, 산화물 반도체막(3006)은 화학량론비보다 많은 양의 산소를 함유하는 것이 바람직하다. 산소의 양이 많으면, 산화물 반도체막(3006)에서의 산소 결손을 초래하는 캐리어의 생성을 억제할 수 있다.
예를 들어, 산화물 반도체막(3006)의 일례로서 In-Zn-O계 재료를 사용하는 경우, In/Zn이 0.5 내지 50의 범위, 바람직하게는 1 내지 20의 범위, 더 바람직하게는 3 내지 15의 범위가 되도록 원자수비를 설정한다. Zn의 원자수비가 상술한 범위에 있을 때, 트랜지스터의 전계 효과 이동도가 향상될 수 있다. 여기서, 화합물의 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y의 관계가 만족된다.
또한, 산화물 반도체막(3006)에 InMO3(ZnO)m(m>0)으로 표기되는 재료를 사용하여도 좋다. 여기서, M은 Ga, Al, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이어도 좋다.
산화물 반도체막(3006)에 제공되는 미소 공동은 그 주위에 비하여 밀도가 낮거나 공극이다. 미소 공동은, 직경이 0.1nm 이상 10nm 이하, 바람직하게는 2nm 이상 7nm 이하인 대략 구형의 영역이거나, 또는 복수의 구형의 영역이 서로 중첩되는 영역이다. 이와 같은 직경이 10nm인 구형의 미소 공동은, 예를 들어 직경이 0.375nm인 질소 분자 및 직경이 0.364nm인 산소 분자를 하나 내지 20000개, 및 직경이 0.29nm인 수소 분자를 하나 내지 40000개 포획할 수 있다. 산화물 반도체막(3006)에서, 미소 공동이 제공된 영역은 미소 공동이 제공되지 않은 다른 영역에 비하여 밀도가 낮다.
산화물 반도체막(3006)에 제공된 미소 공동에 질소, 산소, 및 수소 등의 가스 분자를 포획할 수 있다. 질소, 산소, 및 수소 등의 가스 분자를 더 포획하기 위해서는, 예를 들어, 미소 공동을 형성한 후에 200℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 650℃ 이하의 온도로 가열 처리를 수행할 수 있다.
산화물 반도체막(3006)은 단결정 상태, 다결정(폴리크리스탈이라고도 함) 상태, 또는 비정질 상태 등이다.
산화물 반도체막(3006)은 CAAC-OS(c-axis aligned crystalline oxide semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상이 결정부 및 비정질부를 포함한 결정-비정질 혼상 구조를 갖는 산화물 반도체막이다. 또한, 상기 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 투과형 전자 현미경(TEM: transmission electron microscope)으로 얻어진 관찰상에서는 CAAC-OS막에서의 비정질부와 결정부 사이의 경계는 명확하지 않다. 또한, TEM으로는 CAAC-OS막에 입계(grain boundary)가 보이지 않는다. 따라서, CAAC-OS막에서는 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부 각각에서는, c축이, CAAC-OS막이 형성되는 표면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향으로 정렬되고, a-b면에 수직인 방향에서 보아서 삼각형 또는 육각형의 원자 배열이 형성되고, c축에 수직인 방향에서 보아서 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 결정부들 사이에서 하나의 결정부의 a축 및 b축의 방향이 다른 결정부의 a축 및 b축의 방향과 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재된 경우는 85°로부터 95°까지의 범위가 포함된다. 또한, 단순히 "평행"이라고 기재된 경우는 -5°로부터 5°까지의 범위가 포함된다.
CAAC-OS막에서 결정부의 분포는 반드시 균일할 필요는 없다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장이 일어나는 경우에는, 산화물 반도체막이 형성되는 표면 근방보다 산화물 반도체막의 표면 근방에서 결정부의 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하면 불순물이 첨가된 영역에서 결정부가 비정질화되는 경우가 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막이 형성되는 표면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(CAAC-OS막이 형성되는 표면의 단면 형상 또는 CAAC-OS막 표면의 단면 형상)에 따라서는 c축의 방향은 서로 상이할 수 있다. 또한, CAAC-OS막이 형성되었을 때, 결정부의 c축 방향은 CAAC-OS막이 형성된 표면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향이 된다. 성막하거나 또는 성막 후에 가열 처리 등의 결정화 처리를 수행함으로써 결정부가 형성된다.
CAAC-OS막을 트랜지스터에 사용함으로써, 가시광이나 자외광의 조사로 인한 트랜지스터의 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는 높은 신뢰성을 갖는다.
CAAC-OS막에 포함되는 결정부는 막의 표면 근방에 형성되기 쉽다. 본 발명의 일 형태와 같은 미소 공동을 포함한 산화물 반도체막은 막에 많은 표면을 가짐으로써, CAAC-OS막에서 보이는 바와 같은 결정부가 용이하게 얻어진다.
또한, 스퍼터링법, 플라즈마 CVD법, PLD법(pulse laser deposition method), MBE(molecular beam epitaxy method), 또는 증착법에 의하여 산화물 반도체막을 형성하고, 그 후에 이온을 첨가하여 미소 공동(3010)을 제공함으로써, 산화물 반도체막(3006)을 형성할 수 있다. 이온 첨가에는, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 사용한다. 질소 이온 또는 산소 이온을 첨가한 후에 수소 이온을 첨가하여도 좋다. 질소 이온, 수소 이온, 및/또는 산소 이온은 이온 주입법 또는 이온 도핑법으로 첨가될 수 있는데, 이온 도핑법을 사용하는 것이 바람직하다. 예를 들어, 질소 이온을 첨가하는 경우, 이온 도핑법에 의하여 NHx(X는 자연수) 이온을 첨가하여도 좋다. 이온 도핑법은 이온 주입법보다 짧은 시간에 수행할 수 있기 때문에 바람직하다.
다음에, 200℃ 이상 700℃ 이하의 온도로 가열 처리를 수행함으로써, 산화물 반도체막(3006) 내외로부터 미소 공동(3010)에 수소를 포획할 수 있다.
본 실시형태에 따르면, 수소를 포획할 수 있는 미소 공동을 갖는 산화물 반도체막을 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터의 일례에 대하여 도 1의 (A) 내지 (C)를 참조하여 설명한다.
도 1의 (A)는 트랜지스터의 상면도이다. 도 1의 (A)에서의 일점 쇄선 A-B를 따른 단면 및 도 1의 (A)에서의 일점 쇄선 C-D를 따른 단면은 각각 도 1의 (B)에서의 A-B 단면 및 도 1의 (C)에서의 C-D 단면에 상당한다.
여기서는, 도 1의 (B)에서의 A-B 단면에 대하여 자세히 설명한다.
트랜지스터는, 기판(100), 기판(100) 위의 게이트 전극(104), 게이트 전극(104)을 덮는 게이트 절연막(112), 게이트 절연막(112)을 개재(介在)하여 게이트 전극(104) 위에 있는 채널 영역(105)과 소스 영역(107a)과 드레인 영역(107b)을 포함한 산화물 반도체막(106), 및 산화물 반도체막(106) 위에 있고 산화물 반도체막(106)과 부분적으로 접하는 한 쌍의 전극(116)을 포함한다. 또한, 산화물 반도체막(106)에서의 채널 영역(105)이 노출되지 않도록 산화물 반도체막(106) 위에 층간 절연막(118)을 갖는 것이 바람직하다.
산화물 반도체막(106)은 실시형태 1에서 설명한 산화물 반도체막(3006)과 같은 구성을 가질 수 있다.
여기서, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(106)의 일부에 첨가함으로써, 산화물 반도체막(106)에 미소 공동을 제공한다. 선택적으로 이온을 첨가하기 위해서 산화물 반도체막(106) 위에 레지스트 마스크를 형성하여도 좋다.
산화물 반도체막(106)은 수소와 결합하여 캐리어로서 기능하는 전자를 형성하는 경우가 있다. 따라서, 수소가 미소 공동에 포획되면, 미소 공동 주위의 영역에서의 시트 저항이 1×105Ω/sq 내지 1×107Ω/sq 정도(바람직하게는 1×104Ω/sq 내지 1×106Ω/sq 정도) 저감되어, 소스 영역(107a) 및 드레인 영역(107b)이 형성된다. 또한, 미소 공동이 형성되지 않은 다른 영역은 채널 영역(105)으로서 기능한다.
이 때, 채널 영역(105), 및 산화물 반도체막(106)에 접하는 막에 포함되는 수소가 소스 영역(107a) 및 드레인 영역(107b)의 미소 공동에 포획된다. 따라서, 채널 영역(105) 및 채널 영역(105) 근방에서의 수소 농도를 가능한 한 낮출 수 있어, 채널 영역(105)이 고순도화된다.
채널 영역(105)에서의 수소 농도는 5×1018cm-3 미만, 바람직하게는 1×1018cm-3 이하, 더 바람직하게는 5×1017cm-3 이하, 더 바람직하게는 1×1016cm-3 이하이다.
여기서, 알칼리 금속은 산화물 반도체에 포함되는 원소가 아니기 때문에, 불순물이다. 또한, 알칼리 토금속도, 산화물 반도체에 포함되지 않는 경우에는 불순물이 된다. 알칼리 금속, 특히 Na는 산화물 반도체막에 접하는 절연막에 확산되어 Na+가 된다. 또한, 산화물 반도체막에서 Na는 산화물 반도체에 포함되는 금속과 산소간의 결합을 분단하거나, 또는 그 결합 내로 들어간다. 이 결과, 예를 들어, 문턱 전압의 마이너스 방향으로의 시프트로 인하여 트랜지스터가 노멀리 온 상태가 되거나 전계 효과 이동도가 저하되는 등 트랜지스터 특성의 열화가 발생하고, 특성의 편차도 발생한다. 이 불순물로 인한 트랜지스터 특성의 열화와 특성의 편차는, 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소 농도가 1×1018cm-3 이하 또는 1×1017cm-3 이하인 경우에는, 불순물 농도를 저감하는 것이 바람직하다. 구체적으로, Na 농도의 측정값은 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더 바람직하게는 1×1015cm-3 이하이다. 또한, 리튬(Li) 농도의 측정값은 바람직하게는 5×1015cm-3 이하, 더 바람직하게는 1×1015cm-3 이하이다. 또한, 칼륨(K) 농도의 측정값은 바람직하게는 5×1015cm-3 이하, 더 바람직하게는 1×1015cm-3 이하이다.
채널 영역(105)이 형성된 상술한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 채널 길이가 3μm, 채널 폭이 1μm인 트랜지스터의 오프 전류는, 1×10-18A 이하, 1×10-21A 이하, 또는 1×10-24A 이하이다.
산화물 반도체막(106)에는, 예를 들어 In, Ga, Zn 및 Sn으로부터 선택된 2개 이상의 원소를 함유한 재료를 사용할 수 있다.
산화물 반도체막(106)에는, 트랜지스터의 오프 전류를 저감하기 위해서, 2.5eV 이상의 밴드 갭, 바람직하게는 3.0eV 이상의 밴드 갭을 갖는 재료를 선택한다. 산화물 반도체막 대신에, 상기 범위의 밴드 갭을 갖는 다른 반도체성 재료를 사용하여도 좋다.
게이트 절연막(112) 및 층간 절연막(118)에는, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 이트륨, 및 산화 지르코늄 등을 단층 또는 적층으로 사용할 수 있다. 예를 들어, 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 게이트 절연막(112) 및 층간 절연막(118)을 형성할 수 있다. 게이트 절연막(112) 및 층간 절연막(118) 각각에, 가열 처리에 의하여 산소가 방출되는 막을 사용하는 것이 바람직하다. 이와 같은 가열 처리에 의하여 산소가 방출되는 막을 사용함으로써, 채널 영역(105)에 생기는 결함을 수복(修復)할 수 있고, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
본 실시형태에서는, 게이트 절연막(112) 및 층간 절연막(118)으로서, 1×1020cm-3 이상 3×1022cm-3 이하의 농도로 수소를 포함한 절연막을 사용하여도 좋다. 종래의 산화물 반도체막을 채널 영역에 사용한 트랜지스터는, 산화물 반도체막 근방의 수소 농도가 가능한 한 작을 필요가 있다는 것이 지적돼 왔다. 그러나, 본 발명의 일 형태를 적용함으로써, 미소 공동이 제공된 소스 영역(107a) 및 드레인 영역(107b)에 수소를 포획할 수 있다. 따라서, 게이트 절연막(112) 및 층간 절연막(118)으로서 높은 농도로 수소를 포함한 절연막을 사용하더라도, 게이트 절연막(112) 및 층간 절연막(118)으로부터 공급되는 수소에 의하여 소스 영역(107a) 및 드레인 영역(107b)의 저항을 저감할 수 있다. 이와 같은 1×1020cm-3 이상 3×1022cm-3 이하의 농도로 수소를 포함한 절연막은, 예를 들어 실레인과 아산화 질소를 혼합한 분위기에서 플라즈마 CVD법에 의하여 형성할 수 있다. 또는, 아르곤, 산소, 및 수소를 혼합한 분위기에서 스퍼터링법에 의하여 절연막을 형성할 수 있다.
가열 처리에 의하여 산소가 방출된다는 것은, TDS(Thermal Desorption Spectroscopy; 승온 탈리 가스 분광법) 분석에서, 산소 원자로 환산된 산소의 방출량이 1.0×1018cm-3 이상, 바람직하게는 1.0×1020cm-3 이상인 것을 의미한다.
여기서, TDS 분석을 사용한 산소 방출량의 측정 방법에 대하여 설명한다.
TDS 분석에서의 가스 방출량은 이온 강도의 적분값에 비례한다. 따라서, 측정한 이온 강도의 적분값과 표준 시료의 기준값의 비율로부터, 가스 방출량을 계산할 수 있다. 표준 시료의 기준값이란, 시료에 함유된 소정의 원자 밀도의, 이온 강도의 적분값에 대한 비율을 말한다.
예를 들어, 표준 시료인 소정 밀도의 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막으로부터의 산소 분자의 방출량(NO2)은, 수학식 1에 따라 구할 수 있다. 여기서, TDS 분석에 의하여 얻어지는 질량수 32의 가스 모두가 산소 분자로부터 유래한다고 가정한다. 질량수 32의 가스로서 든 CH3OH는, 존재할 가능성이 낮은 것으로 가정하여 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 또는 질량수 18의 산소 원자를 포함하는 산소 분자도, 자연계에서 이러한 분자의 비율이 매우 낮기 때문에 고려하지 않는다.
[수학식 1]
NO2=NH2/SH2×SO2×α
NH2는 표준 시료로부터 탈리된 수소 분자 수를 밀도로 환산하여 얻어진 값이다. SH2는 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 설정한다. SO2는 절연막을 TDS 분석하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서 이온 강도에 영향을 미치는 계수이다. 수학식 1의 자세한 내용에 관해서는 일본국 특개평 06-275697호 공보를 참조한다. 또한, 상기 절연막으로부터의 산소의 방출량은, ESCO Ltd.에 의하여 제조된 승온 탈착 분석 장치 EMD-WA1000S/W에 의하여, 표준 시료로서 1×1016cm-3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정한다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 계산할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량을 개산할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 산소의 방출량은, 산소 분자의 방출량의 2배이다.
상술한 구성에 있어서, 가열 처리에 의하여 산소가 방출되는 막은 산소 과잉 산화 실리콘(SiOX(X>2))이어도 좋다. 산소 과잉 산화 실리콘(SiOX(X>2))에서는, 단위 체적당 산소 원자수는 단위 체적당 실리콘 원자수의 2배보다 많다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더퍼드 후방 산란법(RBS: Rutherford backscattering spectrometry)에 의하여 측정된다.
게이트 절연막(112) 및 층간 절연막(118)으로부터 채널 영역(105)에 산소가 공급됨으로써, 채널 영역(105)과 게이트 절연막(112)간의 계면 준위 밀도, 및 채널 영역(105)과 층간 절연막(118)간의 계면 준위 밀도를 저감할 수 있다. 그 결과, 채널 영역(105)과 게이트 절연막(112)간의 계면, 및 채널 영역(105)과 층간 절연막(118)간의 계면에서의 캐리어의 포획을 억제할 수 있어, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 경우에 따라서는, 채널 영역(105)의 산소 결함으로 인하여 전하가 발생한다. 일반적으로, 산화물 반도체막의 산소 결손의 일부는 도너로서 기능하여, 캐리어인 전자의 방출을 일으킨다. 그 결과, 트랜지스터의 문턱 전압이 음 방향으로 시프트된다. 게이트 절연막(112) 또는 층간 절연막(118)으로부터 채널 영역(105)에 산소가 충분히 공급됨으로써, 문턱 전압의 음으로의 시프트를 일으키는 채널 영역(105)에서의 산소 결손을 저감할 수 있다.
바꿔 말하면, 게이트 절연막(112) 또는 층간 절연막(118)에, 가열 처리에 의하여 산소가 방출되는 막을 제공하고, 채널 영역(105)과 게이트 절연막(112)간의 계면, 또는 채널 영역(105)과 층간 절연막(118)간의 계면의 계면 준위 밀도, 및 채널 영역(105)의 산소 결손을 저감할 수 있다. 따라서, 채널 영역(105)과 게이트 절연막(112)의 계면, 또는 채널 영역(105)과 층간 절연막(118)간의 계면에서의 캐리어 포획의 영향을 저감할 수 있다.
상술한 바와 같이, 트랜지스터의 문턱 전압은 다양한 요인으로 음 방향으로 시프트될 수 있다. 따라서, 산소 결함을 저감하면서, 채널 영역(105)에서의 수소 농도를 저감하는 것이 바람직하다.
적어도 나중에 수행되는 가열 처리에 견딜 정도의 내열성을 갖는 한, 기판(100)에 특별한 제한은 없다. 예를 들어, 유리 기판, 세라믹스 기판, 석영 기판, 또는 사파이어 기판을 기판(100)으로서 사용하여도 좋다. 또는, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, 또는 SOI(Silicon On Insulator) 기판 등을 기판(100)으로서 사용하여도 좋다. 또는, 기판(100)으로서 이들의 기판 중 어느 것에 반도체 소자가 더 제공된 것을 사용하여도 좋다.
기판(100)으로서 가요성 기판을 사용하여도 좋다. 이 경우에는 가요성 기판 위에 트랜지스터를 직접 형성할 수 있다. 또한, 가요성 기판 위에 트랜지스터를 제공하기 위하여, 비가요성 기판 위에 트랜지스터를 형성하고, 트랜지스터를 박리하고, 가요성 기판인 기판(100)으로 전치(轉置)하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하는 것이 바람직하다.
게이트 전극(104)은, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W, 이들 원소 중 어느 것의 질화물, 이들 원소 중 어느 것의 산화물, 및 이들 원소 중 어느 것의 합금 중 적어도 하나를 사용하여, 단층 구조 또는 적층 구조로 형성할 수 있다. 또한, 게이트 전극(104)으로서 산화물을 사용하는 경우는, 산화물이 5×1019cm-3 이상 20atomic% 이하, 바람직하게는 1×1020cm-3 이상 7atomic% 이하의 질소를 함유하여도 좋다. 예를 들어, 1×1020cm-3 이상 7atomic% 이하의 질소를 함유하고 또한 In, Ga, 및 Zn도 함유한 산화물막을 사용할 수 있다. 산화물막을 게이트 전극(104)으로서 사용하는 경우, 산화물막은 금속막보다 높은 저항을 갖기 때문에, 게이트 전극(104) 전체의 저항을 저감하기 위해서, 산화물막과 시트 저항이 10Ω/sq 이하인 저저항막의 적층 구조를 사용하는 것이 바람직하다. 단위 cm-3으로 나타내어지는 농도는 SIMS(secondary ion mass spectrometry)에 의하여 정량화할 수 있고, 단위 atomic%로 나타내어지는 농도는 XPS(X-ray photoelectron spectroscopy)에 의하여 정량화할 수 있다.
도 1의 (A) 내지 (C)에서는 게이트 전극(104)을 산화물 반도체막(106)보다 길이 및 폭이 큰 형상으로 함으로써, 산화물 반도체막(106)에서의 광으로 인한 열화 및 전하의 발생을 억제하지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들어, 산화물 반도체막(106)은 상면도에서, 게이트 전극(104)보다 길이 및 폭이 커도 좋다.
한 쌍의 전극(116)은, 게이트 전극(104)으로서 든 금속막, 금속 질화물막, 금속 산화물막, 또는 합금막 등을 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
한 쌍의 전극(116)에 Cu를 함유한 막을 사용하면, 배선의 저항을 저감할 수 있어, 대형 표시 장치에 있어서도 배선의 지연 등의 발생을 저감할 수 있다. 한 쌍의 전극(116)에 Cu를 사용하는 경우, 밀착성은 기판(100)의 재료에 따르기 때문에, 기판(100)에 대하여 양호한 밀착성을 갖는 막을 사용한 적층 구조를 채용하는 것이 바람직하다. 기판(100)에 대한 밀착성이 높은 막으로서, Ti, Mo, Mn, 또는 Al 등을 함유한 막을 사용할 수 있다. 예를 들어, Cu-Mn-Al 합금을 사용하여도 좋다.
다음에, 도 1의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 도 14의 (A) 내지 (D)를 참조하여 설명한다.
우선, 기판(100) 위에 스퍼터링법 또는 증착법 등에 의하여 도전막을 형성하고, 가공함으로써 게이트 전극(104)을 형성한다. 다음에, 게이트 전극(104)을 덮는 게이트 절연막(112)을 형성한다(도 14의 (A) 참조).
다음에, 게이트 절연막(112)을 개재하여 게이트 전극(104) 위에 산화물 반도체막을 형성하고, 가공함으로써 산화물 반도체막(106)을 형성한다(도 14의 (B) 참조).
다음에, 산화물 반도체막(106) 위에 레지스트 마스크 등을 형성하고, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(106)의 일부에 첨가한다. 상기 첨가에 의하여, 산화물 반도체막(106)의 일부에 미소 공동을 형성할 수 있다. 그리고, 200℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 650℃ 이하의 온도로 가열 처리를 수행함으로써, 미소 공동에 수소를 포획한다. 이와 같이 하여, 채널 영역(105), 소스 영역(107a), 및 드레인 영역(107b)을 형성한다(도 14의 (C) 참조).
다음에, 스퍼터링법 또는 증착법 등에 의하여 도전막을 형성하고, 가공함으로써 산화물 반도체막(106)의 일부에 접하는 한 쌍의 전극(116)을 형성한다. 또한, 산화물 반도체막(106)과 한 쌍의 전극(116) 위에 층간 절연막(118)을 형성하여도 좋다(도 14의 (D) 참조).
상술한 바와 같이, 산화물 반도체막(106)의 일부에 이온을 첨가함으로써 미소 공동을 형성할 수 있고, 가열 처리에 의하여 수소를 이 미소 공동에 포획할 수 있어, 미소 공동의 형성 영역 근방의 저항이 저감되어 소스 영역(107a) 및 드레인 영역(107b)이 형성된다. 동시에, 산화물 반도체막(106) 중 소스 영역(107a)과 드레인 영역(107b) 이외의 영역으로부터 수소가 제거되어, 고순도화된 채널 영역(105)이 형성된다. 따라서, 트랜지스터의 오프 전류가 매우 작고 안정적인 전기 특성을 가지며 신뢰성이 높은 반도체 장치를 제작할 수 있다.
상술한 공정을 거쳐, 도 1의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 2에서 설명한 트랜지스터의 구성과 다른 구성을 갖는 트랜지스터에 대하여 설명한다.
도 2의 (A) 내지 (C)는 트랜지스터의 상면도 및 단면도이다. 도 2의 (A)의 일점 쇄선 A-B를 따른 단면 및 도 2의 (A)의 일점 쇄선 C-D를 따른 단면은 각각 도 2의 (B)의 A-B 단면 및 도 2의 (C)의 C-D 단면에 상당한다.
도 2의 (B)의 A-B 단면에 대하여 이하에서 자세히 설명한다.
트랜지스터는 기판(100), 기판(100) 위의 게이트 전극(104), 게이트 전극(104)을 덮는 게이트 절연막(112), 게이트 절연막(112) 위의 한 쌍의 전극(216), 및 게이트 절연막(112)을 개재하여 게이트 전극(104) 위에 있고 한 쌍의 전극(216)과 부분적으로 접하는, 채널 영역(205)과 소스 영역(207a)과 드레인 영역(207b)을 포함한 산화물 반도체막(206)을 포함한다. 또한 산화물 반도체막(206)이 노출되지 않도록 하기 위하여, 게이트 절연막(112), 한 쌍의 전극(216), 및 산화물 반도체막(206) 위에 층간 절연막(218)을 제공하는 것이 바람직하다. 여기서, 한 쌍의 전극(216), 산화물 반도체막(206), 및 층간 절연막(218)에 대해서는 각각 실시형태 2에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 및 층간 절연막(118)을 참조할 수 있다.
소스 영역(207a) 및 드레인 영역(207b)에 대해서는 실시형태 2에서 설명한 소스 영역(107a) 및 드레인 영역(107b)을 참조한다. 즉, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(206)의 일부에 첨가함으로써, 산화물 반도체막(206)에 미소 공동을 제공하고, 상기 미소 공동에 수소를 포획함으로써 소스 영역(207a) 및 드레인 영역(207b)을 형성한다. 또한, 산화물 반도체막(206) 중 소스 영역(207a)과 드레인 영역(207b) 이외 영역으로부터 수소가 제거됨으로써, 고순도화된 채널 영역(205)을 형성할 수 있다.
도 2의 (A) 내지 (C)에서 게이트 전극(104)을 산화물 반도체막(206)보다 길이 및 폭이 큰 형상으로 함으로써, 산화물 반도체막(206)에서의 광으로 인한 열화 및 전하의 발생을 억제하지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들어, 산화물 반도체막(206)은 상면도에서, 게이트 전극(104)보다 길이 및 폭이 커도 좋다.
다음에, 도 2의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 도 15의 (A) 내지 (D)를 참조하여 설명한다.
우선, 스퍼터링법 또는 증착법 등에 의하여 기판(100) 위에 도전막을 형성하고, 가공함으로써 게이트 전극(104)을 형성한다. 그리고, 게이트 전극(104)을 덮는 게이트 절연막(112)을 형성한다. 다음에, 스퍼터링법 또는 증착법 등에 의하여 게이트 절연막(112) 위에 도전막을 형성하고, 가공함으로써 한 쌍의 전극(216)을 형성한다(도 15의 (A) 참조).
다음에, 게이트 절연막(112)을 개재하여 게이트 전극(104) 위에 산화물 반도체막을 형성하고, 가공함으로써, 한 쌍의 전극(216)에 부분적으로 접하는 산화물 반도체막(206)을 형성한다(도 15의 (B) 참조).
다음에, 산화물 반도체막(206) 위에 레지스트 마스크 등을 형성하고, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(206)의 일부에 첨가한다. 상기 첨가에 의하여, 산화물 반도체막(206)의 일부에 미소 공동을 형성할 수 있다. 그리고, 200℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 650℃ 이하의 온도로 가열 처리를 수행함으로써, 이 미소 공동에 수소를 포획할 수 있다. 이와 같이 하여, 채널 영역(205), 소스 영역(207a), 및 드레인 영역(207b)을 형성한다(도 15의 (C) 참조).
또한, 산화물 반도체막(206)과 한 쌍의 전극(216) 위에 층간 절연막(218)을 형성할 수 있다(도 15의 (D) 참조).
상술한 공정을 거쳐, 도 2의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 2와 실시형태 3에서 설명한 트랜지스터의 구성과 다른 구성을 갖는 트랜지스터에 대하여 설명한다.
도 3의 (A) 내지 (C)는 트랜지스터의 상면도 및 단면도이다. 도 3의 (A)의 일점 쇄선 A-B를 따른 단면 및 도 3의 (A)의 일점 쇄선 C-D를 따른 단면은 각각 도 3의 (B)의 A-B 단면 및 도 3의 (C)의 C-D 단면에 상당한다.
이하에서 도 3의 (B)의 A-B 단면에 대하여 자세히 설명한다.
트랜지스터는, 기판(100), 기판(100) 위의 하지 절연막(302), 하지 절연막(302) 위의, 채널 영역(305)과 소스 영역(307a)과 드레인 영역(307b)을 포함한 산화물 반도체막(306), 산화물 반도체막(306) 위에 있고 산화물 반도체막(306)에 부분적으로 접하는 한 쌍의 전극(316), 산화물 반도체막(306) 및 한 쌍의 전극(316) 위의 게이트 절연막(312), 및 게이트 절연막(312)을 개재하여 산화물 반도체막(306) 위에 있는 게이트 전극(304)을 포함한다. 또한, 기판(100)의 표면 상태에 따라서는 하지 절연막(302)을 반드시 제공할 필요는 없다. 여기서, 한 쌍의 전극(316), 산화물 반도체막(306), 게이트 전극(304), 및 게이트 절연막(312)에 대해서는 각각 실시형태 2에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 전극(104), 및 게이트 절연막(112)을 참조할 수 있다.
소스 영역(307a) 및 드레인 영역(307b)에 대해서는 실시형태 2에서 설명한 소스 영역(107a) 및 드레인 영역(107b)을 참조한다. 즉, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(306)의 일부에 첨가함으로써, 산화물 반도체막(306)에 미소 공동을 제공하고, 이 미소 공동에 수소를 포획함으로써 소스 영역(307a) 및 드레인 영역(307b)을 형성한다. 또한, 산화물 반도체막(306) 중 소스 영역(307a)과 드레인 영역(307b) 이외 영역으로부터 수소가 제거됨으로써, 고순도화된 채널 영역(305)을 형성할 수 있다.
또한, 하지 절연막(302)은 게이트 절연막(312)과 같은 구성을 가질 수 있다.
도 3의 (A) 내지 (C)에서 게이트 전극(304)을 산화물 반도체막(306)보다 길이 및 폭이 큰 형상으로 함으로써, 산화물 반도체막(306)에서의 광으로 인한 열화 및 전하의 발생을 억제하지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들어, 산화물 반도체막(306)은 상면도에서, 게이트 전극(304)보다 길이 및 폭이 커도 좋다.
다음에, 도 3의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 도 16의 (A) 내지 (D)를 참조하여 설명한다.
우선, 기판(100) 위에 하지 절연막(302)을 형성한다. 다음에, 하지 절연막(302) 위에 산화물 반도체막을 형성하고, 가공함으로써 산화물 반도체막(306)을 형성한다(도 16의 (A) 참조). 또한, 기판(100)의 표면 상태에 따라서는 하지 절연막(302)을 반드시 제공할 필요는 없다.
그리고, 산화물 반도체막(306) 위에 레지스트 마스크 등을 형성하고, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(306)의 일부에 첨가한다. 상기 첨가에 의하여, 산화물 반도체막(306)의 일부에 미소 공동을 형성할 수 있다. 그리고, 200℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 650℃ 이하의 온도로 가열 처리를 수행함으로써, 이 미소 공동에 수소를 포획할 수 있다. 이와 같이 하여, 채널 영역(305), 소스 영역(307a), 및 드레인 영역(307b)을 형성한다(도 16의 (B) 참조).
다음에, 스퍼터링법 또는 증착법 등에 의하여 산화물 반도체막(306) 위에 도전막을 형성하고, 가공함으로써 산화물 반도체막(306)에 부분적으로 접하는 한 쌍의 전극(316)을 형성한다(도 16의 (C) 참조).
그리고, 산화물 반도체막(306) 및 한 쌍의 전극(316) 위에 게이트 절연막(312)을 형성한다. 다음에, 스퍼터링법 또는 증착법 등에 의하여 도전막을 형성하고, 가공함으로써 게이트 절연막(312)을 개재하여 산화물 반도체막(306)과 중첩되는 게이트 전극(304)을 형성한다(도 16의 (D) 참조).
상술한 공정을 거쳐, 도 3의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 4에서 설명한 트랜지스터의 구성과 부분적으로 다른 구성을 갖는 트랜지스터에 대하여 설명한다.
도 4의 (A) 내지 (C)는 트랜지스터의 상면도 및 단면도이다. 도 4의 (A)의 일점 쇄선 A-B를 따른 단면 및 도 4의 (A)의 일점 쇄선 C-D를 따른 단면은 각각 도 4의 (B)의 A-B 단면 및 도 4의 (C)의 C-D 단면에 상당한다.
이하에서 도 4의 (B)의 A-B 단면에 대하여 자세히 설명한다.
트랜지스터는, 기판(100), 기판(100) 위의 하지 절연막(302), 하지 절연막(302) 위의, 영역(405a)과 영역(405b)과 영역(405c)과 영역(407a)과 영역(407b)을 포함한 산화물 반도체막(406), 산화물 반도체막(406) 위에 있고 산화물 반도체막(406)에 부분적으로 접하는 한 쌍의 전극(316), 산화물 반도체막(406) 및 한 쌍의 전극(316) 위의 게이트 절연막(312), 및 게이트 절연막(312)을 개재하여 산화물 반도체막(406) 위에 있고 한 쌍의 전극(316)과 중첩되지 않는 게이트 전극(404)을 포함한다. 또한, 기판(100)의 표면 상태에 따라서는 하지 절연막(302)을 반드시 제공할 필요는 없다. 산화물 반도체막(406) 및 게이트 전극(404)에 대해서는 실시형태 2에서 설명한 산화물 반도체막(106) 및 게이트 전극(104)을 참조한다.
영역(407a) 및 영역(407b) 각각은, 실시형태 2에서 설명한 소스 영역(107a) 및 드레인 영역(107b) 각각의 시트 저항값 이상 영역(405a), 영역(405b) 및 영역(405c) 각각의 시트 저항값 이하의 시트 저항값을 갖는다. 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(406)의 일부에 첨가함으로써, 산화물 반도체막(406)에 미소 공동을 제공하고, 이 미소 공동에 수소를 포획함으로써 영역(407a) 및 영역(407b)을 형성한다. 또한, 산화물 반도체막(406) 중 영역(407a)과 영역(407b) 이외 영역(영역(405a), 영역(405b) 및 영역(405c))으로부터 수소가 제거됨으로써, 고순도화된 채널 영역을 형성할 수 있다.
영역(407a) 및 영역(407b)의 저항은 실시형태 2에서 설명한 소스 영역(107a) 및 드레인 영역(107b)의 저항보다 높고, 영역(405a), 영역(405b) 및 영역(405c) 중 어느 농도보다 낮기 때문에, 트랜지스터를 미세화하더라도 핫 캐리어 등으로 인한 열화를 억제할 수 있어, 단 채널 효과를 저감할 수 있다.
다음에, 도 4의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 도 17의 (A) 내지 (D)를 참조하여 설명한다.
우선, 기판(100) 위에 하지 절연막(302)을 형성한다. 다음에, 하지 절연막(302) 위에 산화물 반도체막을 형성하고, 가공함으로써 산화물 반도체막(406)을 형성한다(도 17의 (A) 참조). 또한, 기판(100)의 표면 상태에 따라서는 하지 절연막(302)은 반드시 제공할 필요는 없다.
다음에, 스퍼터링법 또는 증착법 등에 의하여 산화물 반도체막(406) 위에 도전막을 형성하고, 가공함으로써 한 쌍의 전극(316)을 형성한다(도 17의 (B) 참조).
그리고, 산화물 반도체막(406) 및 한 쌍의 전극(316) 위에 게이트 절연막(312)을 형성한다. 다음에, 그 위에 스퍼터링법 또는 증착법 등에 의하여 도전막을 형성하고, 가공함으로써 게이트 절연막(312)을 개재하여 산화물 반도체막(406)과 중첩되고 한 쌍의 전극(316)과 중첩되지 않는 게이트 전극(404)을 형성한다(도 17의 (C) 참조).
그리고, 게이트 전극(404) 및 한 쌍의 전극(316)을 마스크로서 사용하여, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(406)의 일부에 첨가한다. 상기 첨가에 의하여, 산화물 반도체막(406)의 일부에 미소 공동을 형성할 수 있다. 그리고, 200℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 650℃ 이하의 온도로 가열 처리를 수행함으로써, 이 미소 공동에 수소를 포획할 수 있다. 이와 같이 하여, 영역(405a), 영역(405b), 영역(405c), 영역(407a), 및 영역(407b)을 형성한다(도 17의 (D) 참조).
상술한 공정을 거쳐, 도 4의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 2 내지 실시형태 5에서 설명한 트랜지스터의 구성과 다른 구성을 갖는 트랜지스터에 대하여 설명한다.
도 5의 (A) 내지 (C)는 트랜지스터의 상면도 및 단면도이다. 도 5의 (A)의 일점 쇄선 A-B를 따른 단면 및 도 5의 (A)의 일점 쇄선 C-D를 따른 단면은 각각 도 5의 (B)의 A-B 단면 및 도 5의 (C)의 C-D 단면에 상당한다.
이하에서 도 5의 (B)의 A-B 단면에 대하여 자세히 설명한다.
트랜지스터는, 기판(100), 기판(100) 위의 하지 절연막(302), 하지 절연막(302) 위의 한 쌍의 전극(516), 한 쌍의 전극(516) 위에 있고 한 쌍의 전극(516)에 부분적으로 접하며 채널 영역(505)과 소스 영역(507a)과 드레인 영역(507b)을 포함한 산화물 반도체막(506), 산화물 반도체막(506)과 한 쌍의 전극(516) 위의 게이트 절연막(512), 및 게이트 절연막(512)을 개재하여 산화물 반도체막(506) 위에 있는 게이트 전극(504)을 포함한다. 또한, 기판(100)의 표면 상태에 따라서는 하지 절연막(302)을 반드시 제공할 필요는 없다. 여기서, 한 쌍의 전극(516), 산화물 반도체막(506), 게이트 전극(504), 및 게이트 절연막(512)에 대해서는 각각 실시형태 2에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 전극(104), 및 게이트 절연막(112)을 참조할 수 있다.
소스 영역(507a) 및 드레인 영역(507b)에 대해서는 실시형태 2에서 설명한 소스 영역(107a) 및 드레인 영역(107b)을 참조한다. 즉, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(506)의 일부에 첨가함으로써, 산화물 반도체막(506)에 미소 공동을 제공하고, 이 미소 공동에 수소를 포획함으로써 소스 영역(507a) 및 드레인 영역(507b)을 형성한다. 또한, 산화물 반도체막(506) 중 소스 영역(507a)과 드레인 영역(507b) 이외 영역으로부터 수소가 제거됨으로써, 고순도화된 채널 영역(505)을 형성할 수 있다.
도 5의 (A) 내지 (C)에서 게이트 전극(504)을 산화물 반도체막(506)보다 길이 및 폭이 큰 형상으로 함으로써, 산화물 반도체막(506)의 광으로 인한 열화 및 전하의 발생을 억제하지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들어, 산화물 반도체막(506)은 상면도에서, 게이트 전극(504)보다 길이 및 폭이 커도 좋다.
도 5의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 도 18의 (A) 내지 (D)를 참조하여 설명한다.
우선, 기판(100) 위에 하지 절연막(302)을 형성한다. 다음에, 스퍼터링법 또는 증착법 등에 의하여 하지 절연막(302) 위에 도전막을 형성하고, 가공함으로써 한 쌍의 전극(516)을 형성한다(도 18의 (A) 참조). 또한, 기판(100)의 표면 상태에 따라서는, 하지 절연막(302)을 반드시 제공할 필요는 없다.
다음에, 산화물 반도체막을 형성하고, 가공함으로써, 한 쌍의 전극(516)에 부분적으로 접하는 산화물 반도체막(506)을 형성한다(도 18의 (B) 참조).
다음에, 산화물 반도체막(506) 위에 레지스트 마스크 등을 형성하고, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(506)의 일부에 첨가한다. 상기 첨가에 의하여, 산화물 반도체막(506)의 일부에 미소 공동을 형성할 수 있다. 그리고, 200℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 650℃ 이하의 온도로 가열 처리를 수행함으로써, 이 미소 공동에 수소를 포획할 수 있다. 이와 같이 하여, 채널 영역(505), 소스 영역(507a), 및 드레인 영역(507b)을 형성한다(도 18의 (C) 참조).
그리고, 산화물 반도체막(506) 및 한 쌍의 전극(516) 위에 게이트 절연막(512)을 형성한다. 다음에, 그 위에 스퍼터링법 또는 증착법 등에 의하여 도전막을 형성하고, 가공함으로써, 게이트 절연막(512)을 개재하여 산화물 반도체막(506)과 중첩되는 게이트 전극(504)을 형성한다(도 18의 (D) 참조).
상술한 공정을 거쳐, 도 5의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 실시형태 2 내지 실시형태 6에서 설명한 트랜지스터의 구성과 다른 구성을 갖는 트랜지스터에 대하여 설명한다.
도 6의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 상면도 및 단면도이다. 도 6의 (A)의 일점 쇄선 A-B를 따른 단면 및 도 6의 (A)의 일점 쇄선 C-D를 따른 단면은 각각 도 6의 (B)의 A-B 단면 및 도 6의 (C)의 C-D 단면에 상당한다.
이하에서 도 6의 (B)의 A-B 단면에 대하여 자세히 설명한다.
트랜지스터는, 기판(100), 기판(100) 위의 하지 절연막(302), 하지 절연막(302) 위의, 채널 영역(605)과 소스 영역(607a)과 드레인 영역(607b)을 포함한 산화물 반도체막(606), 산화물 반도체막(606) 위의 게이트 절연막(612), 게이트 절연막(612)을 개재하여 채널 영역(605)과 중첩되는 게이트 전극(604), 산화물 반도체막(606) 및 게이트 전극(604) 위의 층간 절연막(618), 및 게이트 절연막(612) 및 층간 절연막(618)에 형성된 개구부를 통하여 산화물 반도체막(606)에 접하는 한 쌍의 전극(616)을 포함한다. 또한, 기판(100)의 표면 상태에 따라서는 하지 절연막(302)을 반드시 제공할 필요는 없다. 여기서, 한 쌍의 전극(616), 산화물 반도체막(606), 게이트 전극(604), 층간 절연막(618), 및 게이트 절연막(612)에 대해서는 각각 실시형태 2에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 전극(104), 층간 절연막(118), 및 게이트 절연막(112)을 참조할 수 있다.
도시되지 않았지만, 게이트 절연막(612) 및 게이트 전극(604)은 상면으로부터 보아 대략 같은 형상을 가져도 좋다. 이 형상은 하나의 마스크를 사용하여 게이트 전극(604)과 게이트 절연막(612)을 함께 가공함으로써 얻을 수 있다. 또는, 이 형상은 게이트 전극(604)을 마스크로서 사용하여 게이트 절연막(612)을 가공함으로써 얻을 수 있다.
도 6의 (A) 내지 (C)에서, 게이트 절연막(612) 및 층간 절연막(618)에 제공된 개구부의 형상은 위로부터 보아 원 형상을 갖지만, 본 발명은 이에 한정되지 않는다. 개구부가 소스 영역(607a) 및 드레인 영역(607b)을 노출시키는 한 개구부의 형상에 특별한 제한은 없다.
채널 영역(605) 및 게이트 전극(604)은 위로부터 보아 대략 같은 형상을 가져도 좋다. 이 형상은, 게이트 절연막(612) 또는 게이트 전극(604)을 마스크로서 사용하여 산화물 반도체막(606)의 소스 영역(607a) 및 드레인 영역(607b)을 형성함으로써 얻을 수 있다. 여기서는, 게이트 전극(604)을 마스크로서 사용하여, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(406)의 일부에 첨가함으로써, 산화물 반도체막(606)에 미소 공동을 제공하고, 이 미소 공동에 수소를 포획함으로써 소스 영역(607a) 및 드레인 영역(607b)을 형성한다. 동시에, 산화물 반도체막(606) 중 소스 영역(607a)과 드레인 영역(607b) 이외 영역으로부터 수소가 제거됨으로써, 고순도화된 채널 영역(605)을 형성할 수 있다.
다음에, 도 6의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 도 19의 (A) 내지 (D)를 참조하여 설명한다.
우선, 기판(100) 위에 하지 절연막(302)을 형성한다. 다음에, 하지 절연막(302) 위에 산화물 반도체막을 형성하고, 가공함으로써 산화물 반도체막(606)을 형성한다(도 19의 (A) 참조). 또한, 기판(100)의 표면 상태에 따라서는 하지 절연막(302)을 반드시 제공할 필요는 없다.
다음에, 스퍼터링법 또는 플라즈마 CVD법 등에 의하여 게이트 절연막(612)을 형성한다. 그리고, 스퍼터링법 또는 증착법 등에 의하여 도전막을 형성한다. 도전막 위에 레지스트 마스크 등을 형성하고, 이 도전막을 가공함으로써 게이트 전극(604)을 형성한다(도 19의 (B) 참조). 또한, 게이트 전극(604)을 형성한 후에, 플라즈마 처리 또는 약제 처리를 수행하여 게이트 전극(604)의 폭을 줄여도 좋다.
다음에, 게이트 전극(604)을 마스크로서 사용하여, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(606)의 일부에 첨가한다. 상기 첨가에 의하여, 산화물 반도체막(606)의 일부에 미소 공동을 형성할 수 있다. 그리고, 200℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 650℃ 이하의 온도로 가열 처리를 수행함으로써, 이 미소 공동에 수소를 포획할 수 있다. 이와 같이 하여, 채널 영역(605), 소스 영역(607a), 및 드레인 영역(607b)을 형성한다(도 19의 (C) 참조).
다음에, 산화물 반도체막(606) 및 게이트 전극(604) 위에 층간 절연막(618)을 형성하고, 소스 영역(607a) 및 드레인 영역(607b)을 노출시키는 개구부를 게이트 절연막(612) 및 층간 절연막(618)에 형성한다. 그리고, 스퍼터링법 또는 증착법 등에 의하여 도전막을 형성하고, 가공함으로써 산화물 반도체막(606)에 접하는 한 쌍의 전극(616)을 형성한다(도 19의 (D) 참조).
도 19의 (A) 내지 (D)에서, 게이트 절연막(612) 및 층간 절연막(618)에 제공된 개구부의 형상은 위로부터 보아 원 형상을 갖지만, 본 발명은 이에 한정되지 않는다. 개구부가 소스 영역(607a) 및 드레인 영역(607b)을 노출시키는 한 개구부의 형상에 특별한 제한은 없다.
상술한 공정을 거쳐, 도 6의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 실시형태 2 내지 실시형태 7에서 설명한 트랜지스터의 구성과 다른 구성을 갖는 트랜지스터에 대하여 설명한다.
도 7의 (A) 내지 (C)는 트랜지스터의 상면도 및 단면도이다. 도 7의 (A)의 일점 쇄선 A-B를 따른 단면 및 도 7의 (A)의 일점 쇄선 C-D를 따른 단면은 각각 도 7의 (B)의 A-B 단면 및 도 7의 (C)의 C-D 단면에 상당한다.
이하에서 도 7의 (B)의 A-B 단면에 대하여 자세히 설명한다.
트랜지스터는, 기판(100), 기판(100) 위의 게이트 전극(704), 게이트 전극(704)을 덮는 게이트 절연막(712), 게이트 절연막(712)을 개재하여 게이트 전극(704) 위에 있는, 채널 영역(705)과 소스 영역(707a)과 드레인 영역(707b)을 포함한 산화물 반도체막(706), 산화물 반도체막(706) 및 게이트 절연막(712) 위의, 소스 영역(707a)과 드레인 영역(707b)을 노출시키는 개구부를 포함한 층간 절연막(718), 및 층간 절연막(718)에 제공된 개구부를 통하여 산화물 반도체막(706)에 접하는 한 쌍의 전극(716)을 포함한다. 여기서, 한 쌍의 전극(716), 산화물 반도체막(706), 게이트 전극(704), 층간 절연막(718), 및 게이트 절연막(712)에 대해서는 각각 실시형태 2에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 전극(104), 층간 절연막(118), 및 게이트 절연막(112)을 참조할 수 있다.
도 7의 (A) 내지 (C)에서, 게이트 전극(704) 및 채널 영역(705)은 위로부터 보아 대략 같은 형상을 갖지만, 본 발명은 이에 한정되지 않는다. 게이트 전극(704) 및 채널 영역(705)은 서로 다른 형상을 가져도 좋다.
여기서, 레지스트 마스크 등을 사용하여, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(706)에 첨가함으로써, 산화물 반도체막(706)에 미소 공동을 제공하고, 이 미소 공동에 수소를 포획함으로써 소스 영역(707a) 및 드레인 영역(707b)을 형성한다. 동시에, 산화물 반도체막(706) 중 소스 영역(707a)과 드레인 영역(707b) 이외 영역으로부터 수소가 제거됨으로써, 고순도화된 채널 영역(705)을 형성할 수 있다. 레지스트 마스크 등은 게이트 전극(704)을 마스크로서 사용하여 이면 노광 기술에 의하여 형성하여도 좋다. 그 경우, 소스 영역(707a)이 게이트 전극(704)과 중첩되는 면적, 및 드레인 영역(707b)이 게이트 전극(704)과 중첩되는 면적을 줄일 수 있기 때문에 기생 용량이 저감되어 트랜지스터의 동작 속도를 향상시킬 수 있다. 또한, 레지스트 마스크를 형성하기 위한 포토마스크수를 저감할 수 있어, 트랜지스터의 제작 비용을 절감할 수 있기 때문에 바람직하다.
다음에, 도 7의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 도 20의 (A) 내지 (D)를 참조하여 설명한다.
우선, 스퍼터링법 또는 증착법 등에 의하여 기판(100) 위에 도전막을 형성하고, 가공함으로써 게이트 전극(704)을 형성한다. 그리고, 게이트 전극(704)을 덮는 게이트 절연막(712)을 형성한다(도 20의 (A) 참조).
다음에, 산화물 반도체막을 형성하고, 가공함으로써 산화물 반도체막(706)을 형성한다(도 20의 (B) 참조).
다음에, 레지스트 마스크를 사용하여, 농도 1×1019cm-3 이상 1×1022cm-3 이하의 질소 이온, 농도 1×1020cm-3 이상 3×1022cm-3 이하의 수소 이온, 및 농도 1×1020cm-3 이상 3×1022cm-3 이하의 산소 이온 중 적어도 하나를 산화물 반도체막(706)의 일부에 첨가한다. 상기 첨가에 의하여, 산화물 반도체막(706)의 일부에 미소 공동을 형성할 수 있다. 그리고, 200℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 650℃ 이하의 온도로 가열 처리를 수행함으로써, 이 미소 공동에 수소를 포획할 수 있고, 이에 의하여 채널 영역(705), 소스 영역(707a), 및 드레인 영역(707b)이 형성된다(도 20의 (C) 참조).
다음에, 산화물 반도체막(706) 및 게이트 절연막(712) 위에 층간 절연막(718)을 형성하고, 소스 영역(707a) 및 드레인 영역(707b)을 노출시키는 개구부를 형성한다. 그리고, 스퍼터링법 또는 증착법 등에 의하여 도전막을 형성하고, 이 도전막을 가공함으로써 산화물 반도체막(706)에 접하는 한 쌍의 전극(716)을 형성한다(도 20의 (D) 참조).
상술한 공정을 거쳐, 도 7의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는, 실시형태 2 내지 실시형태 8에서 설명한 트랜지스터 중 어느 것을 사용하여 제작된 액정 표시 장치에 대하여 설명한다. 또한, 본 실시형태에서는 액정 표시 장치에 본 발명의 일 형태가 적용된 예에 대하여 설명하지만, 본 발명은 이 실시형태에 한정되지 않는다. 예를 들어, electroluminescence(EL) 표시 장치에 본 발명의 일 형태가 적용된 것도 당업자에 의하여 용이하게 착상될 수 있는 것이다.
도 8은 액티브 매트릭스 액정 표시 장치의 회로도이다. 액정 표시 장치는 소스선 SL_1 내지 SL_a, 게이트선 GL_1 내지 GL_b, 및 복수의 화소(2200)를 포함한다. 화소(2200) 각각은 트랜지스터(2230), 커패시터(2220), 및 액정 소자(2210)를 포함한다. 이러한 구성의 복수의 화소(2200)는 액정 표시 장치의 화소부를 구성한다. 간단히 소스선 또는 게이트선이라고 기재하는 경우에는, 소스선 SL 또는 게이트선 GL을 의미한다.
트랜지스터(2230)로서는, 실시형태 2 내지 실시형태 8에서 설명한 트랜지스터 중 어느 것을 사용한다. 본 발명의 일 형태인 트랜지스터에는 산화물 반도체가 사용되어, 이 트랜지스터는 뛰어난 전기 특성을 갖기 때문에, 고화질의 표시 장치를 제공할 수 있다.
게이트선 GL은 트랜지스터(2230)의 게이트에 접속되고, 소스선 SL은 트랜지스터(2230)의 소스 전극에 접속되고, 트랜지스터(2230)의 드레인 전극은 커패시터(2220)의 용량 전극 중 하나 및 액정 소자(2210)의 화소 전극 중 하나에 접속된다. 커패시터(2220)의 용량 전극 중 다른 하나 및 액정 소자(2210)의 화소 전극 중 다른 하나는 공통 전극에 접속된다. 또한, 공통 전극은 게이트선 GL과 동일한 재료를 사용하여 게이트선 GL과 동일한 층으로 형성하여도 좋다.
또한, 게이트선 GL은 게이트 구동 회로에 접속된다. 게이트 구동 회로는 실시형태 2 내지 실시형태 8에서 설명한 트랜지스터 중 어느 것을 포함하여도 좋다.
소스선 SL은 소스 구동 회로에 접속된다. 소스 구동 회로는 실시형태 2 내지 실시형태 8에서 설명한 트랜지스터 중 어느 것을 포함하여도 좋다.
또한, 게이트 구동 회로 및 소스 구동 회로 중 하나 또는 양쪽을 별도로 형성하고, COG(chip on glass), 와이어 본딩, 또는 TAB(tape automated bonding) 등의 방법을 사용하여 접속하여도 좋다.
트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 보호 회로를 제공하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 형성하는 것이 바람직하다.
게이트선 GL에 트랜지스터(2230)의 문턱 전압 이상이 되도록 전압을 인가하면, 소스선 SL로부터 공급된 전하가 트랜지스터(2230)의 드레인 전류로서 흘러 커패시터(2220)에 저장된다. 1행분의 충전이 수행된 후, 상기 행의 트랜지스터(2230)는 오프가 되어 소스선 SL로부터 전압이 공급되지 않게 된다. 하지만, 커패시터(2220)에 저장된 전하에 의하여 필요한 전압을 유지할 수 있다. 그리고, 다음 행의 커패시터(2220)가 충전된다. 이와 같이 제 1행 내지 제 b행의 충전이 수행된다.
트랜지스터(2230)로서 오프 전류가 작은 트랜지스터를 사용하는 경우에는, 전압을 유지할 수 있는 기간을 길게 할 수 있다. 이 효과에 의하여, 움직임이 적은 화상(정지 화상을 포함함)을 표시할 때의 표시의 재기록 빈도를 저감할 수 있어, 소비 전력을 더 절감할 수 있다. 또한, 커패시터(2220)의 용량을 더 저감할 수 있기 때문에, 충전에 소비되는 전력을 저감할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따라 고화질이며 소비 전력이 낮은 액정 표시 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 실시형태에서는, 실시형태 2 내지 실시형태 8에서 설명한 트랜지스터를 사용하여 반도체 기억 장치를 제작하는 예에 대하여 설명한다.
휘발성 반도체 기억 장치의 대표적인 예로서는, 기억 소자에 포함되는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써 데이터를 저장하는 DRAM(dynamic random access memory), 플립플롭 등의 회로를 사용하여 저장된 데이터를 유지하는 SRAM(static random access memory)을 들 수 있다.
비휘발성 반도체 기억 장치의 대표적인 예로서는, 트랜지스터의 게이트와 채널 형성 영역 사이에 노드를 갖고, 이 노드에 전하를 유지함으로써 데이터를 저장하는 플래시 메모리를 들 수 있다.
상술한 반도체 기억 장치에 포함되는 트랜지스터의 일부에, 실시형태 2 내지 실시형태 8에서 설명한 트랜지스터 중 어느 것을 적용할 수 있다.
우선, 실시형태 2 내지 실시형태 8에서 설명한 트랜지스터를 적용한 반도체 기억 장치인 메모리 셀에 대하여 도 9의 (A) 및 (B)를 참조하여 설명한다.
메모리 셀은 비트선 BL, 워드선 WL, 센스 앰프 SAmp, 트랜지스터 Tr, 및 커패시터 C를 포함한다(도 9의 (A) 참조).
커패시터에 유지된 전위는, 트랜지스터 Tr의 오프 전류로 인하여 도 9의 (B)에 도시된 바와 같이 시간에 따라 서서히 저감된다. 처음에 V0으로부터 V1까지 충전된 전위는 일정 시간 경과 후 data 1 판독 한계인 VA까지 저감된다. 이 기간을 유지 기간 T_1이라고 부른다. 2치 메모리 셀(two-level memory cell)의 경우에는 유지 기간 T_1 사이에 리프레시를 수행할 필요가 있다.
실시형태 2 내지 실시형태 8에서 설명한 트랜지스터 어느 것을 트랜지스터 Tr로서 적용하면, 트랜지스터의 오프 전류가 작기 때문에 유지 기간 T_1을 길게 할 수 있다. 즉, 리프레시 동작의 빈도를 줄일 수 있어 소비 전력을 절감할 수 있다. 예를 들어, 오프 전류가 1×10-21A 이하, 바람직하게는 1×10-24A 이하인 트랜지스터를 사용하여 메모리 셀을 형성하면, 전력을 공급하지 않고도 며칠간 내지 몇십 년간에 걸쳐 데이터를 유지할 수 있다.
상술한 바와 같이, 본 발명의 일 형태를 사용하여, 높은 신뢰성 및 낮은 소비 전력을 갖는 반도체 기억 장치를 제공할 수 있다.
다음에, 실시형태 2 내지 실시형태 8에서 설명한 트랜지스터를 적용한 반도체 기억 장치에 포함되는 메모리 셀에 대하여 도 10의 (A) 및 (B)를 참조하여 설명한다.
도 10의 (A)는 메모리 셀의 회로도이다. 메모리 셀은, 트랜지스터 Tr_1, 트랜지스터 Tr_1의 게이트에 접속되는 게이트선 GL_1, 트랜지스터 Tr_1의 소스에 접속되는 소스선 SL_1, 트랜지스터 Tr_2, 트랜지스터 Tr_2의 소스에 접속되는 소스선 SL_2, 트랜지스터 Tr_2의 드레인에 접속되는 드레인선 DL_2, 커패시터 C, 커패시터 C의 한쪽 단부에 접속되는 용량선 CL, 및 커패시터 C의 다른 쪽 단부와 트랜지스터 Tr_1의 드레인과 트랜지스터 Tr_2의 게이트에 접속되는 노드 N을 포함한다.
본 실시형태에서 설명한 반도체 메모리 셀은 노드 N의 전위에 따라, 트랜지스터 Tr_2의 외견상의 문턱 전압의 변동을 이용한다. 예를 들어, 도 10의 (B)는 용량선 CL의 전위 VCL과 트랜지스터 Tr_2를 흐르는 드레인 전류 Ids_2간의 관계를 도시한 것이다.
트랜지스터 Tr_1을 통하여 노드 N의 전압을 제어할 수 있다. 예를 들어, 소스선 SL_1의 전위를 VDD로 설정한다. 이 경우, 게이트선 GL_1의 전압을 트랜지스터 Tr_1의 문턱 전압 Vth에 VDD를 더하여 얻어진 전위 이상으로 설정함으로써, 노드 N의 전위를 HIGH로 할 수 있다. 또한, 게이트선 GL_1의 전위를 트랜지스터 Tr_1의 문턱 전압 Vth 이하로 설정하면 노드 N의 전위를 LOW로 할 수 있다.
따라서, VCL-Ids_2 커브(N=LOW) 및 VCL-Ids_2 커브(N=HIGH) 중 어느 하나를 얻을 수 있다. 즉, N=LOW인 경우, VCL=0V에서 Ids_2가 작기 때문에, 데이터 0이 저장된다. 또한, N=HIGH인 경우, VCL=0V에서 Ids_2가 크기 때문에, 데이터 1이 저장된다. 이와 같이, 데이터를 저장할 수 있다.
실시형태 2 내지 실시형태 8에서 설명한 트랜지스터 중 어느 것은 오프 전류를 매우 작게 할 수 있기 때문에, 여기서 트랜지스터 Tr_1로서 상기 트랜지스터를 사용하면, 트랜지스터 Tr_1의 소스와 드레인 사이에서 노드(N)에 축적된 전하가 의도하지 않고 누설되는 것을 억제할 수 있다. 따라서, 장기간에 걸쳐 데이터를 유지할 수 있다.
또한, 실시형태 2 내지 실시형태 8에서 설명한 트랜지스터 중 어느 것을 트랜지스터 Tr_2에 적용하여도 좋다.
다음에, 도 10의 (A) 및 (B)에 도시된 반도체 기억 장치에 포함되는 메모리 셀로서 커패시터가 없는 메모리 셀에 대하여 도 11을 참조하여 설명한다.
도 11은 메모리 셀의 회로도이다. 메모리 셀은 트랜지스터 Tr_1, 트랜지스터 Tr_1의 게이트에 접속되는 게이트선 GL_1, 트랜지스터 Tr_1의 소스에 접속되는 소스선 SL_1, 트랜지스터 Tr_2, 트랜지스터 Tr_2의 소스에 접속되는 소스선 SL_2, 트랜지스터 Tr_2의 드레인에 접속되는 드레인선 DL_2, 트랜지스터 Tr_1의 드레인에 접속되는 트랜지스터 Tr_2의 게이트, 및 트랜지스터 Tr_1의 드레인과 트랜지스터 Tr_2의 게이트에 접속되는 노드 N을 포함한다.
트랜지스터 Tr_1로서, 오프 전류가 매우 작은 노멀리 오프 트랜지스터를 사용하는 경우에는, 커패시터 없이 트랜지스터 Tr_1의 드레인과 트랜지스터 Tr_2의 게이트 사이에 있는 노드 N에 전하를 유지할 수 있다. 커패시터가 없는 구성은 메모리 셀의 면적을 작게 할 수 있어, 커패시터를 사용하는 구성보다 이 메모리 셀을 사용한 메모리 모듈의 집적도를 높일 수 있다. 다만, 트랜지스터 Tr_1이 노멀리 온이거나 오프 전류가 약간 큰 경우에도 백 게이트, 트랜지스터, 또는 다이오드를 제공함으로써 트랜지스터 Tr_1의 문턱 전압을 제어할 수 있다.
본 실시형태에서는 4개 또는 5개의 배선을 포함한 반도체 기억 장치에 대하여 설명하였지만, 비휘발성 메모리의 구성은 이에 한정되지 않는다. 예를 들어, 하나의 배선이 소스선 SL_1과 드레인선 DL_2로서 기능하는 구성을 적용하여도 좋다.
상술한 바와 같이 본 발명의 일 형태에 따르면, 장기간 동안 신뢰성이 높고, 소비 전력이 낮고, 집적도가 높은 반도체 기억 장치를 얻을 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 11)
산화물 반도체를 활성층에 포함한 트랜지스터를 CPU(central processing unit)의 적어도 일부에 사용하여 CPU를 형성할 수 있다.
도 12의 (A)는 CPU의 구체적인 구성을 도시한 블록도이다. 도 12의 (A)에 도시된 CPU는, 기판(1190) 위에 연산 회로(ALU; arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199) 및 ROM 인터페이스(ROM I/F)(1189)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 또는 유리 기판 등을 사용한다. 재기록 가능한 ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 12의 (A)에 도시된 CPU는, 그 구성이 간략화된 일례에 불과하고, 실제의 CPU는 그 적용 형태에 따라 다양한 구성을 가질 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되고 거기서 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코드된 명령에 따라 각종 제어를 실시한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 인터럽트 컨트롤러(1194)는 CPU가 프로그램을 실행하는 동안에 외부의 입력/출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태에 기초하여 판단하여 그 요구를 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하기 위한 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1에 기초하여 내부 클록 신호 CLK2를 생성하기 위한 내부 클록 생성부를 포함하고, 클록 신호 CLK2를 상술한 회로들에 공급한다.
도 12의 (A)에 도시된 CPU에서는, 레지스터(1196)에 반도체 기억 장치가 제공된다. 실시형태 10에서 설명한 반도체 기억 장치를 레지스터(1196)에 제공된 기억 소자로서 사용할 수 있다.
도 12의 (A)에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서 데이터를 유지하는 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함된 기억 소자에 있어서 위상 반전 소자 또는 커패시터에 의하여 데이터를 유지할지 여부를 선택한다. 위상 반전 소자에 의한 데이터 유지가 선택될 때는, 레지스터(1196)에 포함된 기억 소자에 전원 전압이 공급된다. 커패시터에 의한 데이터 유지가 선택될 때는, 커패시터에 데이터가 재기록되고, 레지스터(1196)에 포함된 기억 소자로의 전원 전압의 공급을 정지할 수 있다.
도 12의 (B) 또는 (C)에 도시한 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 제공하여 전원을 정지할 수 있다. 이하에서 도 12의 (B) 및 (C)에 도시된 회로에 대하여 설명한다.
도 12의 (B) 및 (C) 각각은, 산화물 반도체를 활성층에 포함한 트랜지스터를, 기억 소자에 대한 전원 전위의 공급을 제어하기 위한 스위칭 소자로서 포함하는 기억 회로의 구성의 일례를 도시한 것이다.
도 12의 (B)에 도시된 기억 장치는, 스위칭 소자(1141)와, 복수의 기억 소자(1142)를 포함한 기억 소자군(1143)을 포함한다. 구체적으로, 각 기억 소자(1142)로서, 실시형태 5에서 설명한 기억 소자를 사용할 수 있다. 기억 소자군(1143)에 포함된 각 기억 소자(1142)에는 스위칭 소자(1141)를 통하여 하이 레벨의 전원 전위 VDD가 공급된다. 또한, 기억 소자군(1143)에 포함된 각 기억 소자(1142)에는 신호 IN의 전위와 로우 레벨의 전원 전위 VSS가 공급된다.
도 12의 (B)에서는, 스위칭 소자(1141)로서, 실시형태 2 내지 실시형태 8에서 설명한 오프 전류가 매우 작은 트랜지스터 중 어느 것을 사용하고, 이 트랜지스터의 스위칭은 그 게이트 전극에 공급되는 신호 SigA에 의하여 제어된다.
또한, 도 12의 (B)는 스위칭 소자(1141)가 트랜지스터를 하나만 포함한 구성을 도시한 것이지만, 이에 한정되지 않고 스위칭 소자(1141)가 복수의 트랜지스터를 포함하여도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 복수의 트랜지스터를 포함하는 경우에는, 상기 복수의 트랜지스터는 서로 병렬로 접속되어도 좋고, 직렬로 접속되어도 좋고, 직렬과 병렬이 조합되어 접속되어도 좋다.
또한, 도 12의 (B)에서는 스위칭 소자(1141)가 기억 소자군(1143)에 포함된 각 기억 소자(1142)에 대한 하이 레벨의 전원 전위 VDD의 공급을 제어하지만, 스위칭 소자(1141)는 로우 레벨의 전원 전위 VSS의 공급을 제어하여도 좋다.
기억 소자군(1143)에 포함된 각 기억 소자(1142)에 스위칭 소자(1141)를 통하여 로우 레벨의 전원 전위 VSS가 공급되는 기억 장치의 일례를 도 12의 (C)에 도시하였다. 스위칭 소자(1141)에 의하여 기억 소자군(1143)에 포함된 각 기억 소자(1142)에 대한 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 제공하면, CPU의 동작을 일시적으로 정지하여 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있어, 소비 전력을 절감할 수 있다. 구체적으로는, 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 데이터를 입력하지 않는 동안에 CPU의 동작을 정지할 수 있어, 소비 전력을 절감할 수 있다.
CPU를 예로 들었지만, 상기 트랜지스터는 DSP(digital signal processor), 커스텀 LSI, FPGA(field programmable gate array) 등의 LSI에 적용할 수도 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 12)
본 실시형태에서는, 실시형태 2 내지 실시형태 11 중 어느 것을 적용한 전자 기기의 예에 대하여 설명한다.
도 13의 (A)는 하우징(9300), 버튼(9301), 마이크로폰(9302), 표시부(9303), 스피커(9304), 및 카메라(9305)를 포함하고, 휴대 전화기로서의 기능을 갖는 휴대 정보 단말을 도시한 것이다. 본 발명의 일 형태는 표시부(9303) 및 카메라(9305)에 적용할 수 있다. 도시되지 않았지만, 본체 내부에 있는 연산 장치, 무선 회로 또는 기억 회로에도 본 발명의 일 형태를 적용할 수 있다.
도 13의 (B)는 하우징(9310)과 표시부(9311)를 포함하는 디스플레이를 도시한 것이다. 본 발명의 일 형태는 표시부(9311)에 적용할 수 있다. 본 발명의 일 형태를 채용함으로써, 표시부(9311)의 크기가 증대된 경우에도 표시 품위가 높은 디스플레이를 제공할 수 있다.
도 13의 (C)는 하우징(9320), 버튼(9321), 마이크로폰(9322), 및 표시부(9323)를 포함하는 디지털 스틸 카메라를 도시한 것이다. 본 발명의 일 형태는 표시부(9323)에 적용할 수 있다. 도시되지 않았지만, 기억 회로 또는 이미지 센서에도 본 발명의 일 형태를 적용할 수 있다.
본 발명의 일 형태를 적용함으로써, 전자 기기의 성능을 높여, 전자 기기의 신뢰성을 향상시킬 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 형태인 미소 공동을 포함한 산화물 반도체막에 대하여 설명한다.
본 실시예에서 사용된 샘플은, 유리 기판 위에 산화 실리콘막을 제공하고 이 산화 실리콘막 위에 산화물 반도체막으로서 In-Ga-Zn-O막을 제공한 구성을 갖는다.
산화 실리콘막은 플라즈마 CVD법에 의하여 300nm의 두께로 형성하였다.
산화물 반도체막은 스퍼터링법에 의하여 30nm의 두께로 형성하였다. 이 외의 조건으로서는, 타깃에 In-Ga-Zn-O(In2O3:Ga2O3:ZnO=1:1:2[몰비])를 사용하고, 성막 전력을 500W(DC)로 설정하고, 성막 압력을 0.4Pa로 설정하고, 성막 가스를 아르곤 30sccm와 산소 15sccm로 하고, 성막시의 기판 온도를 400℃로 설정하였다.
도 21의 (A) 및 (B)는 투과형 전자 현미경(TEM: transmission electron microscope)으로 얻어진 단면 관찰상(400만배)이며, 도 21의 (A)는 산화물 반도체막이 형성된 직후의 상태의 샘플의 화상이고, 도 21의 (B)는 산화물 반도체막 형성 후에 질소 분위기에서 1시간 동안 650℃로 가열 처리를 수행한 샘플의 화상이다. 또한, TEM으로서 주식회사 히타치 제작소에 의하여 제작된 H-9000NAR를 사용하고, 300kV의 가속 전압으로 화상을 관찰하였다.
막 형성 후에 650℃로 가열 처리를 수행한 샘플은 산화물 반도체막의 표면 측에서 표면에 수직인 c축 배향을 갖는 것을 알았다.
도 22의 (A) 및 (B)는 TEM으로 얻어진 단면 관찰상(400만배)이며, 도 22의 (A)는 산화물 반도체막 형성 후에 N+ 이온을 첨가한 샘플의 화상이고, 도 22의 (B)는 산화물 반도체막 형성 후에 N+ 이온을 첨가하고 질소 분위기에서 1시간 동안 650℃로 가열 처리를 수행한 샘플의 화상이다. 본 실시예에서는, N+ 이온의 농도가 5.0×1016cm-2, 가속 전압이 10kV, 경사각(tilt angle)이 7℃이고 꼬임각(twist angle)이 72℃인 조건으로 이온 주입법에 의하여 N+ 이온을 첨가하였다.
샘플 양쪽 모두가 산화물 반도체막에 대략 구형의 미소 공동(TEM으로 얻어진 단면 관찰상에서 밝게 표시된 부분)을 포함하는 것을 알았다. 특히, 질소 분위기에서 1시간 동안 650℃로 가열 처리를 수행한 샘플에서 미소 공동의 주연부(peripheral portion)가 명확하게 보인다. 또한, 산화물 반도체막의 표면 측에서 표면에 수직인 c축 배향이 형성되고, 산화물 반도체막에서 미소 공동 근방에 결정성이 높은 영역을 볼 수 있다. 미소 공동의 주연부에 접하는 결정부는, 미소 공동의 주연부에 접하는 면의 법선 방향으로 c축 배향한다.
도 23의 (A)는 TEM으로 얻어진, 산화물 반도체막 형성 후에 N+ 이온을 첨가하고 산소 분위기에서 1시간 동안 650℃로 가열 처리를 수행한 샘플의 단면 관찰상(400만배)이다. 도 23의 (B)는 TEM으로 얻어진, 동일 샘플의 단면 관찰상(800만배)이다.
샘플이 산화물 반도체막에 대략 구형의 미소 공동을 포함하는 것을 알았다. 이 샘플의 미소 공동의 주연부는 질소 분위기에서 가열 처리를 수행한 샘플보다 더 명확하게 관찰된다. 또한, 산화물 반도체막의 표면 측에서, 표면에 수직인 c축 배향이 형성되고, 산화물 반도체막에서 미소 공동 근방에 결정성이 높은 영역을 볼 수 있다. 미소 공동의 주연부에 접하는 결정부는, 미소 공동의 주연부에 접하는 면의 법선 방향으로 c축 배향한다.
다음에, 고각 산란 환상 암시야 주사 투과 전자 현미경(HAADF-STEM: high-angle annular dark field scanning transmission electron microscopy)을 사용하여 미소 공동을 더 자세히 관찰하였다. HAADF-STEM으로서는 히타치 주사 투과 전자 현미경 HD-2700을 사용하여, 200kV의 가속 전압으로 미소 공동을 관찰하였다.
도 24의 (A)는 HAADF-STEM으로 얻어진, 산화물 반도체막 형성 후에 N+ 이온을 첨가하고 산소 분위기에서 1시간 동안 650℃로 가열 처리를 수행한 샘플의 단면 관찰상(150만배)이다. HAADF-STEM을 사용함으로써 농담(gradation)을 강조하여 샘플을 관찰할 수 있다. 또한, EELS(electron energy loss spectroscopy)에 의하여 상기 관찰 부분에서의 In의 분포를 평가하고, 평가된 부분을 도 24의 (B)에 도시하였다.
마찬가지로, 도 25의 (A)는 HAADF-STEM으로 얻어진, 산화물 반도체막 형성 후에 N+ 이온을 첨가하고 산소 분위기에서 1시간 동안 650℃로 가열 처리를 수행한 샘플의 단면 관찰상(150만배)이다. 또한, EELS에 의하여 상기 관찰 부분에서의 O의 분포를 평가하고, 평가된 부분을 도 25의 (B)에 도시하였다.
마찬가지로, 도 26의 (A)는 HAADF-STEM으로 얻어진, 산화물 반도체막 형성 후에 N+ 이온을 첨가하고 산소 분위기에서 1시간 동안 650℃로 가열 처리를 수행한 샘플의 단면 관찰상(150만배)이다. 또한, EELS에 의하여 상기 관찰 부분에서의 N의 분포를 평가하고, 평가된 부분을 도 26의 (B)에 도시하였다.
도 24의 (A) 및 (B), 및 도 25의 (A) 및 (B)로부터, 산화물 반도체막에서의 미소 공동은 주위 부분보다 밝고, 산화물 반도체막의 주성분인 In과 O는 거의 포함되지 않은 것을 알았다. 즉, 미소 공동은 주위 부분과 비교하여 농도가 낮거나, 공극인 것을 알았다. 도 26의 (A) 및 (B)로부터, 미소 공동은 주위 부분보다 어둡고, 미소 공동에는 N이 포함되는 것을 알았다.
다음에, XPS를 사용하여 산화물 반도체막에 첨가된 N+의 상태를 평가하였다.
도 27은, 가열 처리를 수행하지 않은 샘플의 스펙트럼(5001), 질소 분위기에서 1시간 동안 300℃로 가열 처리를 수행한 샘플의 스펙트럼(5002), 질소 분위기에서 1시간 동안 450℃로 가열 처리를 수행한 샘플의 스펙트럼(5003), 질소 분위기에서 1시간 동안 650℃로 가열 처리를 수행한 샘플의 스펙트럼(5004)를 포함한 XPS 스펙트럼이다. 모든 샘플에 있어서, 산화물 반도체막에 N+ 이온을 첨가한 후에 가열 처리를 수행하였다.
도 27의 모든 스펙트럼에 있어서, N2 또는 -NOx의 피크는 403eV의 결합 에너지(binding energy) 근방에 나타나고, metal-N의 피크는 397eV의 결합 에너지 근방에 나타난다. 즉, N+ 이온을 첨가한 샘플에서 N은 N2, -NOx, 또는 metal-N의 결합 상태에서 존재하는 것을 알았다. 여기서, 도 24의 (B) 및 도 25의 (B)에 도시된 In과 O의 분포로부터, -NOx 및 metal-N의 결합은 미소 공동에 거의 존재하지 않고, N은 N2로서 미소 공동에 존재하는 것을 알았다.
본 실시예로부터, 산화물 반도체막에 N+ 이온을 첨가함으로써, 산화물 반도체막에 미소 공동이 형성되는 것을 알았다. 또한, N2가 미소 공동에 존재하는 것을 알았다.
(실시예 2)
본 실시예에서는, 산화물 반도체막에 N+ 이온이 첨가될 때의 H와 N의 관계에 대하여 설명한다.
본 실시예에서 사용된 샘플은, 실리콘 웨이퍼 위에 산화물 반도체막으로서 In-Ga-Zn-O막이 형성된 구성을 갖는다.
산화물 반도체막은 스퍼터링법에 의하여 300nm의 두께를 갖도록 형성하였다. 그 외의 조건으로서는, 타깃에 In-Ga-Zn-O(In2O3:Ga2O3:ZnO=1:1:2[몰비])를 사용하고, 성막 전력을 500W(DC)로 설정하고, 성막 압력을 0.4Pa로 설정하고, 성막 가스는 아르곤 30sccm와 산소 15sccm이고, 성막 시의 기판 온도를 200℃로 설정하였다.
도 28의 (A)는, 가열 처리를 수행하지 않은 샘플(실선(5011)) 및 수소 분위기에서 1시간 동안 450℃로 가열 처리를 수행한 샘플(실선(5012))의, SIMS로 측정된 수소 농도의 깊이 방향에서의 분포를 도시한 것이다. 샘플 양쪽 모두에서, H+ 이온을 첨가한 후에 N+ 이온을 첨가하였다. 또한, 도 28의 (B)는, 가열 처리를 수행하지 않은 샘플(실선(5021)) 및 질소 분위기에서 1시간 동안 450℃로 가열 처리를 수행한 샘플(실선(5022))의, SIMS로 측정된 질소 농도의 깊이 방향에서의 분포를 도시한 것이다. 샘플 양쪽 모두에서, H+ 이온을 첨가한 후에 N+ 이온을 첨가하였다. H+ 이온의 농도가 1.0×1016cm-2, 가속 전압이 22kV, 경사각이 7℃이고 꼬임각이 72℃인 조건으로 이온 주입법에 의하여 H+ 이온을 첨가하였다. 또한, N+ 이온의 농도가 1.0×1016cm-2, 가속 전압이 35kV, 경사각이 7℃이고 꼬임각이 72℃인 조건으로 이온 주입법에 의하여 N+ 이온을 첨가하였다.
도 28의 (B)에 따르면, N+ 이온과 H+ 이온을 산화물 반도체막에 첨가한 후에 평가된 산화물 반도체막의 질소 농도의 깊이 방향에서의 분포와, 질소 분위기에서 1시간 동안 450℃로 가열 처리를 수행한 후에 평가된 산화물 반도체막의 질소 농도의 깊이 방향에서의 분포 사이에 거의 차이는 없었다. 한편, 도 28의 (A)에 따르면, 가열 처리를 수행하지 않은 샘플에서 수소 농도는 200nm 근방의 깊이에 피크를 갖는데, 질소 분위기에서 1시간 동안 450℃로 가열 처리를 수행한 샘플에서는 수소 농도는 70nm 근방의 깊이에 피크를 갖는다. 이 70nm 근방의 깊이의 피크의 위치는 도 28의 (B)에 도시된 질소 농도의 깊이 방향에서의 피크의 위치에 대략 일치된다.
도 29의 (A) 및 (B)는 첨가된 N+ 이온의 농도가 도 28의 (A) 및 (B)에 도시된 것과 다른 예를 도시한 것이다. 도 29의 (A)는, 산화물 반도체막에 H+ 이온을 첨가한 후에 산화물 반도체막에 N+ 이온을 첨가하고, 그 후에 가열 처리를 수행하지 않은 샘플(실선(5013)) 및 수소 분위기에서 1시간 동안 450℃ 가열 처리를 수행한 샘플(실선(5014))의, SIMS로 측정된 수소 농도의 깊이 방향에서의 분포를 도시한 것이다. 또한, 도 29의 (B)는, 동일 샘플에 N+ 이온 및 H+ 이온을 첨가한 후에, 가열 처리가 수행되지 않은 샘플(실선(5023)) 및 질소 분위기에서 1시간 동안 450℃로 가열 처리를 수행한 샘플(실선(5024))의, SIMS로 측정된 질소 농도의 깊이 방향에서의 분포를 도시한 것이다. 이온 주입법에 의하여, H+ 이온을 H+ 이온의 농도가 1.0×1016cm-2인 조건으로 첨가하고, N+ 이온을 N+ 이온의 온도가 5.0×1016cm-2인 조건으로 첨가한다. 첨가의 다른 조건으로서는, 도 28의 (A) 및 (B)의 설명을 참조할 수 있다.
도 29의 (B)에 따르면, N+ 이온과 H+ 이온을 산화물 반도체막에 첨가한 후에 평가된 산화물 반도체막의 질소 농도의 깊이 방향에서의 분포와, 질소 분위기에서 1시간 동안 450℃로 가열 처리를 수행한 후에 평가된 산화물 반도체막의 질소 농도의 깊이 방향에서의 분포 사이에 거의 차이는 없었다. 한편, 도 29의 (A)에 따르면, 가열 처리를 수행하지 않은 샘플에서 수소 농도는 200nm 근방의 깊이에 피크를 갖는데, 질소 분위기에서 1시간 동안 450℃로 가열 처리를 수행한 샘플에서는 수소 농도는 70nm 근방의 깊이에 피크를 갖는다. 또한, 이 피크 위치의 수소 농도는 도 28의 (A) 및 (B)에 도시된 것보다 높다.
본 실시예에 따라, 산화물 반도체막에 N+ 이온을 첨가하고 가열 처리를 수행함으로써, 산화물 반도체에서 N+ 이온을 첨가한 영역의 수소 농도가 증가되는 것을 알았다.
100: 기판, 104: 게이트 전극, 105: 채널 영역, 106: 산화물 반도체막: 107a: 소스 영역, 107b: 드레인 영역, 112: 게이트 절연막, 116: 한 쌍의 전극, 118: 층간 절연막, 205: 채널 영역, 206: 산화물 반도체막, 207a: 소스 영역, 207b: 드레인 영역, 216: 한 쌍의 전극, 218: 층간 절연막, 302: 하지 절연막, 304: 게이트 전극, 305: 채널 영역, 306: 산화물 반도체막, 307a: 소스 영역, 307b: 드레인 영역, 312: 게이트 절연막, 316: 한 쌍의 전극, 404: 게이트 전극, 405a: 영역, 405b: 영역, 405c: 영역, 406: 산화물 반도체막, 407a: 영역, 407b: 영역, 504: 게이트 전극, 505: 채널 영역, 506: 산화물 반도체막, 507a: 소스 영역, 507b: 드레인 영역, 512: 게이트 절연막, 516: 한 쌍의 전극, 604: 게이트 전극, 605: 채널 영역, 606: 산화물 반도체막, 607a: 소스 영역, 607b: 드레인 영역, 612: 게이트 절연막, 616: 한 쌍의 전극, 618: 층간 절연막, 704: 게이트 전극, 705: 채널 영역, 706: 산화물 반도체막, 707a: 소스 영역, 707b: 드레인 영역, 712: 게이트 절연막, 716: 한 쌍의 전극, 718: 층간 절연막, 1141: 스위칭 소자, 1142: 기억 소자, 1143: 기억 소자군, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 2200: 화소, 2210: 액정 소자, 2220: 커패시터, 2230: 트랜지스터, 3006: 산화물 반도체막, 3010: 미소 공동, 5001: 스펙트럼, 5002: 스펙트럼, 5003: 스펙트럼, 5004: 스펙트럼, 5011: 실선, 5012: 실선, 5013: 실선, 5014: 실선, 5021: 실선, 5022: 실선, 5023: 실선, 5024: 실선, 9300: 하우징, 9301: 버튼, 9302: 마이크로폰, 9303: 표시부, 9304: 스피커, 9305: 카메라, 9310: 하우징, 9311: 표시부, 9320: 하우징, 9321: 버튼, 9322: 마이크로폰, 9323: 표시부
본 출원은 2011년 3월 18일에 일본 특허청에 출원된 일련 번호가 2011-060152인 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (4)

  1. 반도체 장치에 있어서,
    산화물 반도체막과,
    게이트 절연층을 개재하여 상기 산화물 반도체막과 중첩되는 영역을 포함하는 게이트 전극을 포함하고,
    상기 산화물 반도체막은 채널 영역, 소스 영역, 및 드레인 영역을 포함하고,
    상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 제 1 영역, 및 상기 제 1 영역에 인접한 제 2 영역을 포함하고,
    상기 제 1 영역의 밀도는 상기 제 2 영역의 밀도보다 낮고,
    상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 수소와 질소를 포함하고,
    상기 소스 영역 및 상기 드레인 영역 중 적어도 하나에 포함된 수소의 농도는 상기 채널 영역에 포함된 수소의 농도보다 높고,
    상기 소스 영역 및 상기 드레인 영역 중 적어도 하나에 포함된 질소의 농도는 상기 채널 영역에 포함된 질소의 농도보다 높은, 반도체 장치.
  2. 반도체 장치에 있어서,
    산화물 반도체막과,
    게이트 절연층을 개재하여 상기 산화물 반도체막과 중첩되는 영역을 포함하는 게이트 전극을 포함하고,
    상기 산화물 반도체막은 채널 영역, 소스 영역, 및 드레인 영역을 포함하고,
    상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 제 1 영역, 및 상기 제 1 영역에 인접한 제 2 영역을 포함하고,
    상기 제 1 영역의 밀도는 상기 제 2 영역의 밀도보다 낮고,
    상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 질소를 포함하고,
    상기 소스 영역 및 상기 드레인 영역 중 적어도 하나에 포함된 질소의 농도는 상기 채널 영역에 포함된 질소의 농도보다 높고,
    상기 산화물 반도체막은 표면에 c축 배향한 결정을 포함하고,
    상기 산화물 반도체막은 상기 제 1 영역에 접하고 c축 배향한 결정을 포함하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 영역의 수소의 농도는 5 × 1018㎝-3 미만인, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 영역은 공동을 포함하는, 반도체 장치.
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