JP6149141B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Description
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回
路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなど
を含む半導体集積回路、液晶表示装置に代表される電気光学装置、発光素子を有する発光
表示装置などを部品として搭載した電子機器に関する。
路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなど
を含む半導体集積回路、液晶表示装置に代表される電気光学装置、発光素子を有する発光
表示装置などを部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置は、半導体特性を利用することで機能し得る装置全
般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置で
ある。
般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置で
ある。
液晶表示装置に代表されるように、ガラス基板などに形成されるトランジスタの多くはア
モルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコ
ンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応する
ことができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガ
ラス基板の大面積化には適していないという欠点を有している。
モルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコ
ンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応する
ことができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガ
ラス基板の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作
製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導
体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表
示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示
されている。
製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導
体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表
示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示
されている。
酸化物半導体において、水素の一部はドナーとなり、キャリアである電子を放出する。酸
化物半導体のキャリア濃度が高まると、ゲートに電圧を印加しなくてもトランジスタにチ
ャネルが形成されてしまう。即ち、しきい値電圧が負方向にシフトする。酸化物半導体の
水素を完全に取り除くことは困難であるため、しきい値電圧の制御も困難となる。
化物半導体のキャリア濃度が高まると、ゲートに電圧を印加しなくてもトランジスタにチ
ャネルが形成されてしまう。即ち、しきい値電圧が負方向にシフトする。酸化物半導体の
水素を完全に取り除くことは困難であるため、しきい値電圧の制御も困難となる。
特許文献３には、酸化物半導体膜中に水素を添加すると、導電率が４から５桁程度高くな
ることが示されている。また、酸化物半導体膜に接する絶縁膜から酸化物半導体膜に、水
素が拡散していくことが示されている。
ることが示されている。また、酸化物半導体膜に接する絶縁膜から酸化物半導体膜に、水
素が拡散していくことが示されている。
酸化物半導体膜を用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導
体装置を作製することを課題とする。
体装置を作製することを課題とする。
本発明の一態様は、酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜から
水素を捕縛する膜（水素捕縛膜）、および水素を拡散する膜（水素透過膜）を有し、加熱
処理によって酸化物半導体膜から水素透過膜を介して水素捕縛膜へ水素を移動させること
を技術的思想とする。
水素を捕縛する膜（水素捕縛膜）、および水素を拡散する膜（水素透過膜）を有し、加熱
処理によって酸化物半導体膜から水素透過膜を介して水素捕縛膜へ水素を移動させること
を技術的思想とする。
具体的には、酸化物半導体膜を用いたトランジスタの下地膜または保護膜を水素捕縛膜と
水素透過膜との積層構造とする。このとき、水素透過膜を酸化物半導体膜と接する側に形
成する。その後、加熱処理を行うことで酸化物半導体膜から脱離した水素を、水素透過膜
を介して水素捕縛膜へ移動させることができる。
水素透過膜との積層構造とする。このとき、水素透過膜を酸化物半導体膜と接する側に形
成する。その後、加熱処理を行うことで酸化物半導体膜から脱離した水素を、水素透過膜
を介して水素捕縛膜へ移動させることができる。
なお、酸化物半導体膜と水素捕縛膜との間に水素透過膜を設けることで、酸化物半導体膜
の界面近傍の水素濃度を低減することができる。
の界面近傍の水素濃度を低減することができる。
酸化物半導体膜を用いるトランジスタに、安定した電気的特性を付与し、信頼性の高い半
導体装置を作製することができる。
導体装置を作製することができる。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
以下に本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、ト
ランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶ
とき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って
、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
ランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶ
とき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って
、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示
す場合が多い。なお、電位を電圧と言い換えることが可能である。
す場合が多い。なお、電位を電圧と言い換えることが可能である。
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては
、物理的な接続部分がなく、配線が延在しているだけの場合もある。
、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様のトランジスタの一例について図１を用いて説明する
。
本実施の形態では、本発明の一態様のトランジスタの一例について図１を用いて説明する
。
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂおよび一
点鎖線Ｃ−Ｄにおける断面は、それぞれ図１（Ｂ）に示すＡ−Ｂ断面および図１（Ｃ）に
示すＣ−Ｄ断面に対応する。
点鎖線Ｃ−Ｄにおける断面は、それぞれ図１（Ｂ）に示すＡ−Ｂ断面および図１（Ｃ）に
示すＣ−Ｄ断面に対応する。
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
トランジスタは、基板１００と、基板１００上の、第１の下地膜１０２ａ、および第１の
下地膜１０２ａ上の第２の下地膜１０２ｂからなる下地膜１０２と、下地膜１０２上の酸
化物半導体膜１０６と、酸化物半導体膜１０６上にあり、酸化物半導体膜１０６と一部が
接する一対の電極１１６と、酸化物半導体膜１０６および一対の電極１１６上のゲート絶
縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６と重畳するゲート電極
１０４と、を有する。
下地膜１０２ａ上の第２の下地膜１０２ｂからなる下地膜１０２と、下地膜１０２上の酸
化物半導体膜１０６と、酸化物半導体膜１０６上にあり、酸化物半導体膜１０６と一部が
接する一対の電極１１６と、酸化物半導体膜１０６および一対の電極１１６上のゲート絶
縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６と重畳するゲート電極
１０４と、を有する。
ここで、第１の下地膜１０２ａは水素捕縛膜を、第２の下地膜１０２ｂは水素透過膜を用
いる。なお、酸化物半導体膜と水素捕縛膜との間に水素透過膜を設けることで、酸化物半
導体膜の界面近傍の水素濃度を低減することができる。
いる。なお、酸化物半導体膜と水素捕縛膜との間に水素透過膜を設けることで、酸化物半
導体膜の界面近傍の水素濃度を低減することができる。
第１の下地膜１０２ａは、窒化インジウム（またはインジウム）を含む酸窒化物膜を用い
ればよい。具体的には、少なくとも窒化インジウムを含み、加えて酸化インジウム、酸化
ガリウム、酸化亜鉛、酸化スズ、酸化アルミニウム、酸化タングステン、酸化モリブデン
、酸化チタン、酸化タンタルおよび酸化シリコンの少なくとも一種以上を含む化合物材料
を用いればよい。なお、酸窒化物とは、酸化物を構成する酸素の一部が窒素に置き換わっ
た化合物をいう。
ればよい。具体的には、少なくとも窒化インジウムを含み、加えて酸化インジウム、酸化
ガリウム、酸化亜鉛、酸化スズ、酸化アルミニウム、酸化タングステン、酸化モリブデン
、酸化チタン、酸化タンタルおよび酸化シリコンの少なくとも一種以上を含む化合物材料
を用いればよい。なお、酸窒化物とは、酸化物を構成する酸素の一部が窒素に置き換わっ
た化合物をいう。
例えば、第１の下地膜１０２ａは、窒素濃度が０．０１ａｔｏｍｉｃ％以上７ａｔｏｍｉ
ｃ％未満とすればよい。窒素濃度が０．０１ａｔｏｍｉｃ％以上７ａｔｏｍｉｃ％未満で
ある窒化インジウムを含む酸窒化物膜は、高い絶縁性を有する。または、第１の下地膜１
０２ａは、窒素濃度が７ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下とすればよい。窒素
濃度が７ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下である窒化インジウムを含む酸窒化
物膜は、水素と結合すると高い導電性を有することがある。このとき、高い絶縁性を有す
る第２の下地膜１０２ｂを有することで、第１の下地膜１０２ａを介した一対の電極１１
６からの電荷のリークを防ぐことができる。なお、第１の下地膜１０２ａの窒素濃度は、
Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）分析によって定量化できる。
ｃ％未満とすればよい。窒素濃度が０．０１ａｔｏｍｉｃ％以上７ａｔｏｍｉｃ％未満で
ある窒化インジウムを含む酸窒化物膜は、高い絶縁性を有する。または、第１の下地膜１
０２ａは、窒素濃度が７ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下とすればよい。窒素
濃度が７ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下である窒化インジウムを含む酸窒化
物膜は、水素と結合すると高い導電性を有することがある。このとき、高い絶縁性を有す
る第２の下地膜１０２ｂを有することで、第１の下地膜１０２ａを介した一対の電極１１
６からの電荷のリークを防ぐことができる。なお、第１の下地膜１０２ａの窒素濃度は、
Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）分析によって定量化できる。
窒化インジウムを含む酸窒化物膜中において、水素の一部はキャリアである電子を放出す
る。電子は負の電荷を有するため、バックゲート電極から負のバイアスが印加されている
のと同様に電界を生じ、トランジスタのしきい値電圧を正方向にシフトさせる。同様の要
因で、酸化物半導体膜を用いたトランジスタは、酸化物半導体膜内の酸素欠損および水素
の一部がキャリアである電子を放出することで、しきい値電圧が負方向にシフトしやすい
傾向がある。そのため、窒化インジウムを含む酸窒化物膜が有する負の電荷により、トラ
ンジスタのしきい値電圧を正方向にシフトさせると好ましい場合がある。なお、第１の下
地膜１０２ａにおける水素濃度を制御することで、負の電荷量を調整することができる。
第１の下地膜１０２ａにおける水素濃度は、第１の下地膜１０２ａの窒素濃度によって調
整することができる。
る。電子は負の電荷を有するため、バックゲート電極から負のバイアスが印加されている
のと同様に電界を生じ、トランジスタのしきい値電圧を正方向にシフトさせる。同様の要
因で、酸化物半導体膜を用いたトランジスタは、酸化物半導体膜内の酸素欠損および水素
の一部がキャリアである電子を放出することで、しきい値電圧が負方向にシフトしやすい
傾向がある。そのため、窒化インジウムを含む酸窒化物膜が有する負の電荷により、トラ
ンジスタのしきい値電圧を正方向にシフトさせると好ましい場合がある。なお、第１の下
地膜１０２ａにおける水素濃度を制御することで、負の電荷量を調整することができる。
第１の下地膜１０２ａにおける水素濃度は、第１の下地膜１０２ａの窒素濃度によって調
整することができる。
第１の下地膜１０２ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以
下、好ましくは１×１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下とする。なお、第１
の下地膜１０２ａの水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって定量化できる。
下、好ましくは１×１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下とする。なお、第１
の下地膜１０２ａの水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって定量化できる。
第２の下地膜１０２ｂは、高い絶縁性を有する酸化物膜を用いる。例えば、酸化シリコン
膜または酸化窒化シリコン膜を用いればよい。なお、第２の下地膜１０２ｂは、厚さが０
．５ｎｍ以上１５ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とする。第２の下地膜１０
２ｂの厚さが薄いほど、より低温で水素を拡散することが可能となる。第２の下地膜１０
２ｂは加熱処理により酸素を放出する膜であってもよい。
膜または酸化窒化シリコン膜を用いればよい。なお、第２の下地膜１０２ｂは、厚さが０
．５ｎｍ以上１５ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とする。第２の下地膜１０
２ｂの厚さが薄いほど、より低温で水素を拡散することが可能となる。第２の下地膜１０
２ｂは加熱処理により酸素を放出する膜であってもよい。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いもの
であって、好ましくは、酸素が５０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下、窒素が
０．５ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上
３５ａｔｏｍｉｃ％以下、水素が０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下の範囲で
含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈ
ｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前
方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅ
ｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の含有比率は
、その合計が１００ａｔｏｍｉｃ％を超えない値をとる。
であって、好ましくは、酸素が５０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下、窒素が
０．５ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上
３５ａｔｏｍｉｃ％以下、水素が０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下の範囲で
含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈ
ｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前
方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅ
ｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の含有比率は
、その合計が１００ａｔｏｍｉｃ％を超えない値をとる。
酸化物半導体膜１０６の水素濃度は、１×１０１９ｃｍ−３未満、好ましくは５×１０１
８ｃｍ−３以下とする。酸化物半導体膜１０６中の水素濃度は、ＳＩＭＳによって定量化
できる。
８ｃｍ−３以下とする。酸化物半導体膜１０６中の水素濃度は、ＳＩＭＳによって定量化
できる。
ここで、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アル
カリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特
に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜中に拡散
してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する
金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しき
い値電圧が負方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの
、トランジスタの電気的特性の劣化が起こり、加えて、トランジスタの電気的特性のばら
つきも生じる。この不純物によりもたらされるトランジスタの電気的特性の劣化と、トラ
ンジスタの電気的特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合にお
いて顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、
または１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望
ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１
０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、
リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５
ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ
−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
カリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特
に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜中に拡散
してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する
金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しき
い値電圧が負方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの
、トランジスタの電気的特性の劣化が起こり、加えて、トランジスタの電気的特性のばら
つきも生じる。この不純物によりもたらされるトランジスタの電気的特性の劣化と、トラ
ンジスタの電気的特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合にお
いて顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、
または１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望
ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１
０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、
リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５
ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ
−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
以上に示した酸化物半導体膜１０６を用いたトランジスタは、オフ電流を極めて小さくで
きる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電
流は、１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以
下となる。
きる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電
流は、１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以
下となる。
酸化物半導体膜１０６は、例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上を
含む材料を用いればよい。
含む材料を用いればよい。
酸化物半導体膜１０６は、トランジスタのオフ電流を低減するため、バンドギャップが２
．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。
．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。
酸化物半導体膜１０６は、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系の材料や、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材
料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ
−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを
用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料は、インジウム（Ｉｎ）
、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特
に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物
半導体膜１０６の化学量論的組成比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にする
ことで酸化物半導体膜１０６の酸素欠損に起因するキャリアの生成を抑制することができ
る。
−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系の材料や、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材
料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ
−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを
用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料は、インジウム（Ｉｎ）
、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特
に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物
半導体膜１０６の化学量論的組成比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にする
ことで酸化物半導体膜１０６の酸素欠損に起因するキャリアの生成を抑制することができ
る。
なお、酸化物半導体膜１０６の一例としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数
比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さら
に好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とす
ることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の
原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さら
に好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とす
ることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の
原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
酸化物半導体膜１０６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材
料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複
数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたは
ＧａおよびＣｏなどを用いてもよい。
料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複
数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたは
ＧａおよびＣｏなどを用いてもよい。
酸化物半導体膜１０６は、第１の下地膜１０２ａを構成する金属元素と同じ金属元素を有
する材料で形成すると好ましい。これは、スパッタリング法で成膜する場合、同一ターゲ
ットを用いて成膜ガスによって作り分けすることが可能となり、材料コストおよび装置コ
ストを低減できるためである。例えば、酸化物半導体膜１０６としてＩｎ−Ｇａ−Ｚｎ−
Ｏ膜を用いた場合、第１の下地膜１０２ａとしてＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ膜を用いれば
よい。
する材料で形成すると好ましい。これは、スパッタリング法で成膜する場合、同一ターゲ
ットを用いて成膜ガスによって作り分けすることが可能となり、材料コストおよび装置コ
ストを低減できるためである。例えば、酸化物半導体膜１０６としてＩｎ−Ｇａ−Ｚｎ−
Ｏ膜を用いた場合、第１の下地膜１０２ａとしてＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ膜を用いれば
よい。
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
どの状態をとる。
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
ゲート絶縁膜１１２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化アルミニウム、酸化ジルコニウム、酸化イットリウムおよび酸化ハフニウムな
どを、単層で、または積層して用いればよく、例えば、プラズマＣＶＤ法、スパッタリン
グ法およびＡＬＤ法などで形成する。また、ゲート絶縁膜１１２は、加熱処理により酸素
を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸
化物半導体膜１０６に生じる酸素欠損を修復することができ、トランジスタの電気的特性
の劣化を抑制できる。
コン、酸化アルミニウム、酸化ジルコニウム、酸化イットリウムおよび酸化ハフニウムな
どを、単層で、または積層して用いればよく、例えば、プラズマＣＶＤ法、スパッタリン
グ法およびＡＬＤ法などで形成する。また、ゲート絶縁膜１１２は、加熱処理により酸素
を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸
化物半導体膜１０６に生じる酸素欠損を修復することができ、トランジスタの電気的特性
の劣化を抑制できる。
ここで、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いもの
であって、好ましくは、酸素が５ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下、窒素が２
０ａｔｏｍｉｃ％以上５５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５
ａｔｏｍｉｃ％以下、水素が１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下の範囲で含
まれるものをいう。但し、上記範囲は、ＲＢＳや、ＨＦＳを用いて測定した場合のもので
ある。また、構成元素の含有比率は、その合計が１００ａｔｏｍｉｃ％を超えない値をと
る。
であって、好ましくは、酸素が５ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下、窒素が２
０ａｔｏｍｉｃ％以上５５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５
ａｔｏｍｉｃ％以下、水素が１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下の範囲で含
まれるものをいう。但し、上記範囲は、ＲＢＳや、ＨＦＳを用いて測定した場合のもので
ある。また、構成元素の含有比率は、その合計が１００ａｔｏｍｉｃ％を超えない値をと
る。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が１．０×１０１８ｃｍ−３以上、または１．０×１０２０ｃｍ−３以上で
あることをいう。
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が１．０×１０１８ｃｍ−３以上、または１．０×１０２０ｃｍ−３以上で
あることをいう。
ここで、ＴＤＳ分析にて、酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、イオン強度の積分値に比例する。このため、測定
したイオン強度の積分値と、標準試料の基準値との比により、気体の放出量を計算するこ
とができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に
相当するイオン強度の積分値に対する当該原子の密度の割合である。
したイオン強度の積分値と、標準試料の基準値との比により、気体の放出量を計算するこ
とができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に
相当するイオン強度の積分値に対する当該原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸
素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸
素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関して
は、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として
１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した。
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関して
は、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として
１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いて見積もることができる。
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いて見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものをいう。単位
体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものをいう。単位
体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。
ゲート絶縁膜１１２から酸化物半導体膜１０６に酸素が供給される（酸素が移動するとも
いう。）ことで酸化物半導体膜１０６とゲート絶縁膜１１２との界面準位密度を低減でき
る。この結果、トランジスタの動作などに起因して、酸化物半導体膜１０６とゲート絶縁
膜１１２との界面にキャリアが捕獲されることを抑制することができ、電気的特性の劣化
の少ないトランジスタを得ることができる。
いう。）ことで酸化物半導体膜１０６とゲート絶縁膜１１２との界面準位密度を低減でき
る。この結果、トランジスタの動作などに起因して、酸化物半導体膜１０６とゲート絶縁
膜１１２との界面にキャリアが捕獲されることを抑制することができ、電気的特性の劣化
の少ないトランジスタを得ることができる。
さらに、酸化物半導体膜１０６の酸素欠損に起因して電荷が生じる場合がある。一般に酸
化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結
果、トランジスタのしきい値電圧が負方向にシフトしてしまう。ゲート絶縁膜１１２から
酸化物半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧が負方向へシ
フトする要因である、酸化物半導体膜１０６の酸素欠損を低減することができる。
化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結
果、トランジスタのしきい値電圧が負方向にシフトしてしまう。ゲート絶縁膜１１２から
酸化物半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧が負方向へシ
フトする要因である、酸化物半導体膜１０６の酸素欠損を低減することができる。
即ち、ゲート絶縁膜１１２に、加熱処理により酸素を放出する膜を設けることで、酸化物
半導体膜１０６とゲート絶縁膜１１２との界面の界面準位密度、ならびに酸化物半導体膜
１０６の酸素欠損を低減し、酸化物半導体膜１０６とゲート絶縁膜１１２との界面におけ
るキャリア捕獲の影響を小さくすることができる。
半導体膜１０６とゲート絶縁膜１１２との界面の界面準位密度、ならびに酸化物半導体膜
１０６の酸素欠損を低減し、酸化物半導体膜１０６とゲート絶縁膜１１２との界面におけ
るキャリア捕獲の影響を小さくすることができる。
このように、トランジスタのしきい値電圧が負方向にシフトする要因をできる限り除いた
上で、酸化物半導体膜１０６に含まれる水素濃度を低減させることが好ましい。
上で、酸化物半導体膜１０６に含まれる水素濃度を低減させることが好ましい。
基板１００に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を
有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基
板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶
半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、
これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基
板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶
半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、
これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接ト
ランジスタを作製すればよい。なお、可とう性基板上にトランジスタを設ける方法として
は、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性
基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジ
スタとの間に剥離層を設けるとよい。
ランジスタを作製すればよい。なお、可とう性基板上にトランジスタを設ける方法として
は、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性
基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジ
スタとの間に剥離層を設けるとよい。
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層
して用いればよい。
ａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層
して用いればよい。
なお、図１ではゲート電極１０４が酸化物半導体膜１０６を完全に覆う形状ではないが、
ゲート電極１０４が酸化物半導体膜１０６を完全に覆う形状とすることで酸化物半導体膜
１０６の光による劣化、電荷の発生を抑制しても構わない。
ゲート電極１０４が酸化物半導体膜１０６を完全に覆う形状とすることで酸化物半導体膜
１０６の光による劣化、電荷の発生を抑制しても構わない。
一対の電極１１６は、ゲート電極１０４で示した金属膜、金属窒化物膜、金属酸化物膜ま
たは合金膜などを単層でまたは積層して用いればよい。
たは合金膜などを単層でまたは積層して用いればよい。
一対の電極１１６にＣｕを含む膜を用いると、配線の抵抗を低減でき、大型表示装置など
でも配線遅延などの発生を低減することができる。一対の電極１１６にＣｕを用いる場合
、基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との
積層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、Ｍｎ
、ＣｕまたはＡｌなどを含む膜を用いればよい。例えば、Ｃｕ−Ｍｎ−Ａｌ合金を用いて
もよい。
でも配線遅延などの発生を低減することができる。一対の電極１１６にＣｕを用いる場合
、基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との
積層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、Ｍｎ
、ＣｕまたはＡｌなどを含む膜を用いればよい。例えば、Ｃｕ−Ｍｎ−Ａｌ合金を用いて
もよい。
次に、図１に示したトランジスタの作製方法について、図７を用いて説明する。
まず、基板１００上に第１の下地膜１０２ａおよび第２の下地膜１０２ｂをこの順番で積
層して成膜し、下地膜１０２を形成する。次に、酸化物半導体膜１３６をスパッタリング
法などで成膜する（図７（Ａ）参照。）。
層して成膜し、下地膜１０２を形成する。次に、酸化物半導体膜１３６をスパッタリング
法などで成膜する（図７（Ａ）参照。）。
第１の下地膜１０２ａは、プラズマＣＶＤ法、スパッタリング法、ＰＬＤ（Ｐｕｌｓｅｄ
Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法などを用いて成膜すればよい。例えば、スパッタリング法を用い
る場合、少なくとも酸化インジウムを含むターゲットを用いる。酸化インジウムに加えて
酸化ガリウム、酸化亜鉛、酸化スズ、酸化アルミニウム、酸化タングステン、酸化モリブ
デン、酸化チタン、酸化タンタルおよび酸化シリコンの少なくとも一種以上を含む材料を
ターゲットに用いても構わない。成膜ガスには少なくとも窒素を含ませればよい。また成
膜ガスとして、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど）およ
び酸素のいずれか一種以上を用いても構わない。このような方法で成膜することにより、
窒素濃度が０．０１ａｔｏｍｉｃ％以上７ａｔｏｍｉｃ％未満または７ａｔｏｍｉｃ％以
上２０ａｔｏｍｉｃ％以下である、少なくとも窒化インジウムを含む第１の下地膜１０２
ａを成膜することができる。
Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法などを用いて成膜すればよい。例えば、スパッタリング法を用い
る場合、少なくとも酸化インジウムを含むターゲットを用いる。酸化インジウムに加えて
酸化ガリウム、酸化亜鉛、酸化スズ、酸化アルミニウム、酸化タングステン、酸化モリブ
デン、酸化チタン、酸化タンタルおよび酸化シリコンの少なくとも一種以上を含む材料を
ターゲットに用いても構わない。成膜ガスには少なくとも窒素を含ませればよい。また成
膜ガスとして、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど）およ
び酸素のいずれか一種以上を用いても構わない。このような方法で成膜することにより、
窒素濃度が０．０１ａｔｏｍｉｃ％以上７ａｔｏｍｉｃ％未満または７ａｔｏｍｉｃ％以
上２０ａｔｏｍｉｃ％以下である、少なくとも窒化インジウムを含む第１の下地膜１０２
ａを成膜することができる。
第２の下地膜１０２ｂは、プラズマＣＶＤ法、スパッタリング法、ＰＬＤ法またはＡＬＤ
法などを用いて、酸化シリコン膜または酸化窒化シリコン膜を成膜すればよい。
法などを用いて、酸化シリコン膜または酸化窒化シリコン膜を成膜すればよい。
次に、酸化物半導体膜１３６を加工して酸化物半導体膜１０６を形成する（図７（Ｂ）参
照。）。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００℃以上６５０
℃以下で加熱処理を行い、酸化物半導体膜１０６から脱離した水素を、第２の下地膜１０
２ｂを介して第１の下地膜１０２ａへ移動させる。移動した水素は、第１の下地膜１０２
ａで捕縛される。このとき、酸化物半導体膜１０６の水素濃度は、１×１０１９ｃｍ−３
未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の下地膜１０２ａの水素
濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは１×１０２０
ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の下地膜１０２ｂとして加熱
処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の下地膜１０２ｂ
から酸化物半導体膜１０６に酸素を移動させることができる。そのため、酸化物半導体膜
１０６と第２の下地膜１０２ｂとの界面の界面準位密度、ならびに酸化物半導体膜１０６
の酸素欠損を低減することができる。
照。）。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００℃以上６５０
℃以下で加熱処理を行い、酸化物半導体膜１０６から脱離した水素を、第２の下地膜１０
２ｂを介して第１の下地膜１０２ａへ移動させる。移動した水素は、第１の下地膜１０２
ａで捕縛される。このとき、酸化物半導体膜１０６の水素濃度は、１×１０１９ｃｍ−３
未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の下地膜１０２ａの水素
濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは１×１０２０
ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の下地膜１０２ｂとして加熱
処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の下地膜１０２ｂ
から酸化物半導体膜１０６に酸素を移動させることができる。そのため、酸化物半導体膜
１０６と第２の下地膜１０２ｂとの界面の界面準位密度、ならびに酸化物半導体膜１０６
の酸素欠損を低減することができる。
次に、酸化物半導体膜１０６上に導電膜を成膜し、加工して、酸化物半導体膜１０６と少
なくとも一部が接する一対の電極１１６を形成する。次に、酸化物半導体膜１０６および
一対の電極１１６上にゲート絶縁膜１１２を成膜する（図７（Ｃ）参照。）。一対の電極
１１６となる導電膜は、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬ
Ｄ法、ＡＬＤ法、蒸着法または印刷法などを用いて成膜すればよい。
なくとも一部が接する一対の電極１１６を形成する。次に、酸化物半導体膜１０６および
一対の電極１１６上にゲート絶縁膜１１２を成膜する（図７（Ｃ）参照。）。一対の電極
１１６となる導電膜は、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬ
Ｄ法、ＡＬＤ法、蒸着法または印刷法などを用いて成膜すればよい。
次に、ゲート絶縁膜１１２上に導電膜を成膜し、加工して酸化物半導体膜１０６と重畳す
るゲート電極１０４を形成する（図７（Ｄ）参照。）。ゲート電極１０４となる導電膜は
、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ法、ＡＬＤ法、蒸着
法または印刷法などを用いて成膜すればよい。
るゲート電極１０４を形成する（図７（Ｄ）参照。）。ゲート電極１０４となる導電膜は
、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ法、ＡＬＤ法、蒸着
法または印刷法などを用いて成膜すればよい。
なお、酸化物半導体膜１０６を形成した後に行う加熱処理に代えて、ゲート絶縁膜１１２
またはゲート電極１０４の形成後に同様の加熱処理を行っても構わない。
またはゲート電極１０４の形成後に同様の加熱処理を行っても構わない。
以上のように、酸化物半導体膜１０６から第２の下地膜１０２ｂを介して第１の下地膜１
０２ａへ水素を移動させ、移動した水素を第１の下地膜１０２ａで捕縛することにより、
高純度化された酸化物半導体膜１０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
０２ａへ水素を移動させ、移動した水素を第１の下地膜１０２ａで捕縛することにより、
高純度化された酸化物半導体膜１０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
また、第１の下地膜１０２ａは、捕縛した水素の一部に起因して生じた負の電荷により、
トランジスタのしきい値電圧を正方向へシフトさせることができる。
トランジスタのしきい値電圧を正方向へシフトさせることができる。
以上の工程によって、図１に示したトランジスタを作製することができる。
続いて、図１に示したトランジスタとは異なる構造のトランジスタについて図２を用いて
説明する。
説明する。
図２はトランジスタの上面図および断面図である。図２（Ａ）に示した一点鎖線Ａ−Ｂお
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図２（Ｂ）に示すＡ−Ｂ断面および図２（
Ｃ）に示すＣ−Ｄ断面に対応する。
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図２（Ｂ）に示すＡ−Ｂ断面および図２（
Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
図２に示すトランジスタは、基板１００と、基板１００上の、第１の下地膜１０２ａ、お
よび第１の下地膜１０２ａ上の第２の下地膜１０２ｂからなる下地膜１０２と、下地膜１
０２上の一対の電極２１６と、一対の電極２１６上にあり、一対の電極２１６と少なくと
も一部が接する酸化物半導体膜２０６と、酸化物半導体膜２０６および一対の電極２１６
上のゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳す
るゲート電極２０４と、を有する。ここで、一対の電極２１６、酸化物半導体膜２０６、
ゲート絶縁膜２１２およびゲート電極２０４は、それぞれ一対の電極１１６、酸化物半導
体膜１０６、ゲート絶縁膜１１２およびゲート電極１０４と同様の方法および同様の材料
により形成する。
よび第１の下地膜１０２ａ上の第２の下地膜１０２ｂからなる下地膜１０２と、下地膜１
０２上の一対の電極２１６と、一対の電極２１６上にあり、一対の電極２１６と少なくと
も一部が接する酸化物半導体膜２０６と、酸化物半導体膜２０６および一対の電極２１６
上のゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳す
るゲート電極２０４と、を有する。ここで、一対の電極２１６、酸化物半導体膜２０６、
ゲート絶縁膜２１２およびゲート電極２０４は、それぞれ一対の電極１１６、酸化物半導
体膜１０６、ゲート絶縁膜１１２およびゲート電極１０４と同様の方法および同様の材料
により形成する。
なお、図２ではゲート電極２０４が酸化物半導体膜２０６を完全に覆う形状ではないが、
ゲート電極２０４が酸化物半導体膜２０６を完全に覆う形状とすることで酸化物半導体膜
２０６の光による劣化、電荷の発生を抑制しても構わない。
ゲート電極２０４が酸化物半導体膜２０６を完全に覆う形状とすることで酸化物半導体膜
２０６の光による劣化、電荷の発生を抑制しても構わない。
次に、図２に示したトランジスタの作製方法について、図８を用いて説明する。
まず、基板１００上に、第１の下地膜１０２ａ、および第１の下地膜１０２ａ上の第２の
下地膜１０２ｂからなる下地膜１０２を形成する。次に、下地膜１０２上に一対の電極２
１６を形成する（図８（Ａ）参照。）。
下地膜１０２ｂからなる下地膜１０２を形成する。次に、下地膜１０２上に一対の電極２
１６を形成する（図８（Ａ）参照。）。
次に、一対の電極２１６上にあり、一対の電極２１６と少なくとも一部が接する酸化物半
導体膜２０６を形成する（図８（Ｂ）参照。）。その後、４５０℃超過基板１００の歪み
点未満、好ましくは５００℃以上６５０℃以下で加熱処理を行い、酸化物半導体膜２０６
から脱離した水素を、第２の下地膜１０２ｂを介して第１の下地膜１０２ａへ移動させる
。移動した水素は、第１の下地膜１０２ａで捕縛される。このとき、酸化物半導体膜２０
６の水素濃度は、１×１０１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下とな
る。また、第１の下地膜１０２ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０
ｃｍ−３以下、好ましくは１×１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。
なお、第２の下地膜１０２ｂとして加熱処理により酸素を放出する膜を設ける場合、当該
加熱処理によって第２の下地膜１０２ｂから酸化物半導体膜２０６に酸素を移動させるこ
とができる。そのため、酸化物半導体膜２０６と第２の下地膜１０２ｂとの界面の界面準
位密度、ならびに酸化物半導体膜２０６の酸素欠損を低減することができる。
導体膜２０６を形成する（図８（Ｂ）参照。）。その後、４５０℃超過基板１００の歪み
点未満、好ましくは５００℃以上６５０℃以下で加熱処理を行い、酸化物半導体膜２０６
から脱離した水素を、第２の下地膜１０２ｂを介して第１の下地膜１０２ａへ移動させる
。移動した水素は、第１の下地膜１０２ａで捕縛される。このとき、酸化物半導体膜２０
６の水素濃度は、１×１０１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下とな
る。また、第１の下地膜１０２ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０
ｃｍ−３以下、好ましくは１×１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。
なお、第２の下地膜１０２ｂとして加熱処理により酸素を放出する膜を設ける場合、当該
加熱処理によって第２の下地膜１０２ｂから酸化物半導体膜２０６に酸素を移動させるこ
とができる。そのため、酸化物半導体膜２０６と第２の下地膜１０２ｂとの界面の界面準
位密度、ならびに酸化物半導体膜２０６の酸素欠損を低減することができる。
次に酸化物半導体膜２０６および一対の電極２１６上にゲート絶縁膜２１２を成膜する（
図８（Ｃ）参照。）。
図８（Ｃ）参照。）。
次に、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳するゲート電極２０４を
形成する（図８（Ｄ）参照。）。
形成する（図８（Ｄ）参照。）。
なお、酸化物半導体膜２０６を形成した後に行う加熱処理に代えて、ゲート絶縁膜２１２
またはゲート電極２０４の形成後に同様の加熱処理を行っても構わない。
またはゲート電極２０４の形成後に同様の加熱処理を行っても構わない。
以上のように、酸化物半導体膜２０６から第２の下地膜１０２ｂを介して第１の下地膜１
０２ａへ水素を移動させ、移動した水素を第１の下地膜１０２ａで捕縛することにより、
高純度化された酸化物半導体膜２０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
０２ａへ水素を移動させ、移動した水素を第１の下地膜１０２ａで捕縛することにより、
高純度化された酸化物半導体膜２０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
また、第１の下地膜１０２ａは、捕縛した水素の一部に起因して生じた負の電荷により、
トランジスタのしきい値電圧を正方向へシフトさせることができる。
トランジスタのしきい値電圧を正方向へシフトさせることができる。
以上の工程によって、図２に示したトランジスタを作製することができる。
続いて、図１および図２に示したトランジスタとは異なる構造のトランジスタについて図
３を用いて説明する。
３を用いて説明する。
図３はトランジスタの上面図および断面図である。図３（Ａ）に示した一点鎖線Ａ−Ｂお
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図３（Ｂ）に示すＡ−Ｂ断面および図３（
Ｃ）に示すＣ−Ｄ断面に対応する。
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図３（Ｂ）に示すＡ−Ｂ断面および図３（
Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
図３に示すトランジスタは、基板１００と、基板１００上の、第１の下地膜１０２ａ、お
よび第１の下地膜１０２ａ上の第２の下地膜１０２ｂからなる下地膜１０２と、下地膜１
０２上のチャネル領域３０５、ソース領域３０７ａおよびドレイン領域３０７ｂを有する
酸化物半導体膜３０６と、酸化物半導体膜３０６および下地膜１０２上のゲート絶縁膜３
１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４
と、ゲート電極３０４およびゲート絶縁膜３１２上の保護膜３１８と、保護膜３１８上に
あり、ゲート絶縁膜３１２および保護膜３１８に設けられた開口部を介して、ソース領域
３０７ａおよびドレイン領域３０７ｂと接する一対の電極３１６と、を有する。ここで、
一対の電極３１６、酸化物半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２
は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４およびゲート
絶縁膜１１２と同様の方法および同様の材料により形成する。
よび第１の下地膜１０２ａ上の第２の下地膜１０２ｂからなる下地膜１０２と、下地膜１
０２上のチャネル領域３０５、ソース領域３０７ａおよびドレイン領域３０７ｂを有する
酸化物半導体膜３０６と、酸化物半導体膜３０６および下地膜１０２上のゲート絶縁膜３
１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４
と、ゲート電極３０４およびゲート絶縁膜３１２上の保護膜３１８と、保護膜３１８上に
あり、ゲート絶縁膜３１２および保護膜３１８に設けられた開口部を介して、ソース領域
３０７ａおよびドレイン領域３０７ｂと接する一対の電極３１６と、を有する。ここで、
一対の電極３１６、酸化物半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２
は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４およびゲート
絶縁膜１１２と同様の方法および同様の材料により形成する。
なお、図３ではゲート絶縁膜３１２および保護膜３１８に設けられた開口部の上面形状は
円形であるが、これに限定されるものではない。該開口部は、ソース領域３０７ａおよび
ドレイン領域３０７ｂを露出するものであれば、形状は問わない。
円形であるが、これに限定されるものではない。該開口部は、ソース領域３０７ａおよび
ドレイン領域３０７ｂを露出するものであれば、形状は問わない。
チャネル領域３０５は、ゲート電極３０４と概略同一の上面形状としてもよい。なお、ソ
ース領域３０７ａおよびドレイン領域３０７ｂは、窒素、リン、水素、または希ガスなど
を含む。
ース領域３０７ａおよびドレイン領域３０７ｂは、窒素、リン、水素、または希ガスなど
を含む。
なお、チャネル領域３０５は高抵抗領域であり、ソース領域３０７ａおよびドレイン領域
３０７ｂ低抵抗領域である。
３０７ｂ低抵抗領域である。
次に、図３に示したトランジスタの作製方法について、図９を用いて説明する。
まず、基板１００上に、第１の下地膜１０２ａ、および第１の下地膜１０２ａ上の第２の
下地膜１０２ｂからなる下地膜１０２を形成する。次に、下地膜１０２上に酸化物半導体
膜３０６を形成する。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００
℃以上６５０℃以下で加熱処理を行い、酸化物半導体膜３０６から脱離した水素を、第２
の下地膜１０２ｂを介して第１の下地膜１０２ａへ移動させる。移動した水素は、第１の
下地膜１０２ａで捕縛される。このとき、酸化物半導体膜３０６の水素濃度は、１×１０
１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の下地膜１
０２ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは
１×１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の下地膜１０２
ｂとして加熱処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の下
地膜１０２ｂから酸化物半導体膜３０６に酸素を移動させることができる。そのため、酸
化物半導体膜３０６と第２の下地膜１０２ｂとの界面の界面準位密度、ならびに酸化物半
導体膜３０６の酸素欠損を低減することができる。次に、酸化物半導体膜３０６および下
地膜１０２上に、ゲート絶縁膜３１２を成膜する（図９（Ａ）参照。）。
下地膜１０２ｂからなる下地膜１０２を形成する。次に、下地膜１０２上に酸化物半導体
膜３０６を形成する。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００
℃以上６５０℃以下で加熱処理を行い、酸化物半導体膜３０６から脱離した水素を、第２
の下地膜１０２ｂを介して第１の下地膜１０２ａへ移動させる。移動した水素は、第１の
下地膜１０２ａで捕縛される。このとき、酸化物半導体膜３０６の水素濃度は、１×１０
１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の下地膜１
０２ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは
１×１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の下地膜１０２
ｂとして加熱処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の下
地膜１０２ｂから酸化物半導体膜３０６に酸素を移動させることができる。そのため、酸
化物半導体膜３０６と第２の下地膜１０２ｂとの界面の界面準位密度、ならびに酸化物半
導体膜３０６の酸素欠損を低減することができる。次に、酸化物半導体膜３０６および下
地膜１０２上に、ゲート絶縁膜３１２を成膜する（図９（Ａ）参照。）。
次に、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４を
形成する。次に、ゲート電極３０４をマスクに、酸化物半導体膜３０６の一部に窒素、リ
ン、水素または希ガスを添加する。該添加、または該添加に加えて加熱処理を行うことに
より、酸化物半導体膜３０６の、ゲート電極３０４と重畳しない領域を低抵抗化し、チャ
ネル領域３０５、ソース領域３０７ａおよびドレイン領域３０７ｂを形成する（図９（Ｂ
）参照。）。なお、ここで行う加熱処理を、酸化物半導体膜３０６を形成した後に行う加
熱処理に代えることができる。
形成する。次に、ゲート電極３０４をマスクに、酸化物半導体膜３０６の一部に窒素、リ
ン、水素または希ガスを添加する。該添加、または該添加に加えて加熱処理を行うことに
より、酸化物半導体膜３０６の、ゲート電極３０４と重畳しない領域を低抵抗化し、チャ
ネル領域３０５、ソース領域３０７ａおよびドレイン領域３０７ｂを形成する（図９（Ｂ
）参照。）。なお、ここで行う加熱処理を、酸化物半導体膜３０６を形成した後に行う加
熱処理に代えることができる。
次に、ゲート絶縁膜３１２およびゲート電極３０４上に保護膜３１８を形成し、ソース領
域３０７ａおよびドレイン領域３０７ｂをそれぞれ露出する開口部をゲート絶縁膜３１２
および保護膜３１８に形成する。次に、酸化物半導体膜３０６と接する一対の電極３１６
を形成する（図９（Ｄ）参照。）。なお、酸化物半導体膜３０６を形成した後に行う加熱
処理、ソース領域３０７ａおよびドレイン領域３０７ｂを形成するための加熱処理に代え
て、保護膜３１８または一対の電極３１６の形成後に同様の加熱処理を行っても構わない
。
域３０７ａおよびドレイン領域３０７ｂをそれぞれ露出する開口部をゲート絶縁膜３１２
および保護膜３１８に形成する。次に、酸化物半導体膜３０６と接する一対の電極３１６
を形成する（図９（Ｄ）参照。）。なお、酸化物半導体膜３０６を形成した後に行う加熱
処理、ソース領域３０７ａおよびドレイン領域３０７ｂを形成するための加熱処理に代え
て、保護膜３１８または一対の電極３１６の形成後に同様の加熱処理を行っても構わない
。
以上のように、酸化物半導体膜３０６から第２の下地膜１０２ｂを介して第１の下地膜１
０２ａへ水素を移動させ、移動した水素を第１の下地膜１０２ａで捕縛することにより、
高純度化された酸化物半導体膜３０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
０２ａへ水素を移動させ、移動した水素を第１の下地膜１０２ａで捕縛することにより、
高純度化された酸化物半導体膜３０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
また、第１の下地膜１０２ａは、捕縛した水素の一部に起因して生じた負の電荷により、
トランジスタのしきい値電圧を正方向へシフトさせることができる。
トランジスタのしきい値電圧を正方向へシフトさせることができる。
以上の工程によって、図３に示したトランジスタを作製することができる。
続いて、図１乃至図３に示したトランジスタとは異なる構造のトランジスタについて図４
を用いて説明する。
を用いて説明する。
図４はトランジスタの上面図および断面図である。図４（Ａ）に示した一点鎖線Ａ−Ｂお
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図４（Ｂ）に示すＡ−Ｂ断面および図４（
Ｃ）に示すＣ−Ｄ断面に対応する。
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図４（Ｂ）に示すＡ−Ｂ断面および図４（
Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
図４に示すトランジスタは、基板１００と、基板１００上のゲート電極４０４と、ゲート
電極４０４を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介してゲート電極４０４
と重畳する酸化物半導体膜４０６と、酸化物半導体膜４０６上にあり、酸化物半導体膜４
０６と少なくとも一部が接する一対の電極４１６と、酸化物半導体膜４０６および一対の
電極４１６上の、第２の保護膜４１８ｂ、および第２の保護膜４１８ｂ上の第１の保護膜
４１８ａからなる保護膜４１８と、を有する。ここで、ゲート電極４０４、ゲート絶縁膜
４１２、酸化物半導体膜４０６および一対の電極４１６は、それぞれゲート電極１０４、
ゲート絶縁膜１１２、酸化物半導体膜１０６および一対の電極１１６と同様の方法および
同様の材料により形成する。
電極４０４を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介してゲート電極４０４
と重畳する酸化物半導体膜４０６と、酸化物半導体膜４０６上にあり、酸化物半導体膜４
０６と少なくとも一部が接する一対の電極４１６と、酸化物半導体膜４０６および一対の
電極４１６上の、第２の保護膜４１８ｂ、および第２の保護膜４１８ｂ上の第１の保護膜
４１８ａからなる保護膜４１８と、を有する。ここで、ゲート電極４０４、ゲート絶縁膜
４１２、酸化物半導体膜４０６および一対の電極４１６は、それぞれゲート電極１０４、
ゲート絶縁膜１１２、酸化物半導体膜１０６および一対の電極１１６と同様の方法および
同様の材料により形成する。
なお、第１の保護膜４１８ａおよび第２の保護膜４１８ｂは、それぞれ第１の下地膜１０
２ａおよび第２の下地膜１０２ｂと同様の方法および同様の材料により形成する。
２ａおよび第２の下地膜１０２ｂと同様の方法および同様の材料により形成する。
なお、図４ではゲート電極４０４が酸化物半導体膜４０６を完全に覆う形状ではないが、
ゲート電極４０４が酸化物半導体膜４０６を完全に覆う形状とすることで酸化物半導体膜
４０６の光による劣化、電荷の発生を抑制しても構わない。
ゲート電極４０４が酸化物半導体膜４０６を完全に覆う形状とすることで酸化物半導体膜
４０６の光による劣化、電荷の発生を抑制しても構わない。
次に、図４に示したトランジスタの作製方法について、図１０を用いて説明する。
まず、基板１００上にゲート電極４０４を形成する。次に、ゲート電極４０４を覆ってゲ
ート絶縁膜４１２を成膜する（図１０（Ａ）参照。）。
ート絶縁膜４１２を成膜する（図１０（Ａ）参照。）。
次に、ゲート絶縁膜４１２を介してゲート電極４０４と重畳する酸化物半導体膜４０６を
形成する（図１０（Ｂ）参照。）。
形成する（図１０（Ｂ）参照。）。
次に、酸化物半導体膜４０６上にあり、酸化物半導体膜４０６と少なくとも一部が接する
一対の電極４１６を形成する（図１０（Ｃ）参照。）。
一対の電極４１６を形成する（図１０（Ｃ）参照。）。
次に、酸化物半導体膜４０６、一対の電極４１６上に、第２の保護膜４１８ｂ、および第
２の保護膜４１８ｂ上の第１の保護膜４１８ａからなる保護膜４１８を形成する（図１０
（Ｄ）参照。）。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００℃以
上６５０℃以下で加熱処理を行い、酸化物半導体膜４０６から脱離した水素を、第２の保
護膜４１８ｂを介して第１の保護膜４１８ａへ移動させる。移動した水素は、第１の保護
膜４１８ａで捕縛される。このとき、酸化物半導体膜４０６の水素濃度は、１×１０１９
ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の保護膜４１８
ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは１×
１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の保護膜４１８ｂと
して加熱処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の保護膜
４１８ｂから酸化物半導体膜４０６に酸素を移動させることができる。そのため、酸化物
半導体膜４０６と第２の保護膜４１８ｂとの界面の界面準位密度、ならびに酸化物半導体
膜４０６の酸素欠損を低減することができる。
２の保護膜４１８ｂ上の第１の保護膜４１８ａからなる保護膜４１８を形成する（図１０
（Ｄ）参照。）。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００℃以
上６５０℃以下で加熱処理を行い、酸化物半導体膜４０６から脱離した水素を、第２の保
護膜４１８ｂを介して第１の保護膜４１８ａへ移動させる。移動した水素は、第１の保護
膜４１８ａで捕縛される。このとき、酸化物半導体膜４０６の水素濃度は、１×１０１９
ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の保護膜４１８
ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは１×
１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の保護膜４１８ｂと
して加熱処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の保護膜
４１８ｂから酸化物半導体膜４０６に酸素を移動させることができる。そのため、酸化物
半導体膜４０６と第２の保護膜４１８ｂとの界面の界面準位密度、ならびに酸化物半導体
膜４０６の酸素欠損を低減することができる。
以上のように、酸化物半導体膜４０６から第２の保護膜４１８ｂを介して第１の保護膜４
１８ａへ水素を移動させ、移動した水素を第１の保護膜４１８ａで捕縛することにより、
高純度化された酸化物半導体膜４０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
１８ａへ水素を移動させ、移動した水素を第１の保護膜４１８ａで捕縛することにより、
高純度化された酸化物半導体膜４０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
また、第１の保護膜４１８ａは、捕縛した水素の一部に起因して生じた負の電荷により、
トランジスタのしきい値電圧を正方向へシフトさせることができる。
トランジスタのしきい値電圧を正方向へシフトさせることができる。
以上の工程によって、図４に示したトランジスタを作製することができる。
続いて、図１乃至図４に示したトランジスタとは異なる構造のトランジスタについて図５
を用いて説明する。
を用いて説明する。
図５はトランジスタの上面図および断面図である。図５（Ａ）に示した一点鎖線Ａ−Ｂお
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図５（Ｂ）に示すＡ−Ｂ断面および図５（
Ｃ）に示すＣ−Ｄ断面に対応する。
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図５（Ｂ）に示すＡ−Ｂ断面および図５（
Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図５（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
図５に示すトランジスタは、基板１００と、基板１００上のゲート電極４０４と、ゲート
電極４０４を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２上の一対の電極５１６と、
一対の電極５１６と少なくとも一部が接し、かつゲート絶縁膜４１２を介してゲート電極
４０４と重畳する酸化物半導体膜５０６と、酸化物半導体膜５０６および一対の電極５１
６上の、第２の保護膜５１８ｂ、および第２の保護膜５１８ｂ上の第１の保護膜５１８ａ
からなる保護膜５１８と、を有する。ここで、酸化物半導体膜５０６、一対の電極５１６
、保護膜５１８は、それぞれ酸化物半導体膜１０６、一対の電極１１６および保護膜４１
８と同様の方法および同様の材料により形成する。
電極４０４を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２上の一対の電極５１６と、
一対の電極５１６と少なくとも一部が接し、かつゲート絶縁膜４１２を介してゲート電極
４０４と重畳する酸化物半導体膜５０６と、酸化物半導体膜５０６および一対の電極５１
６上の、第２の保護膜５１８ｂ、および第２の保護膜５１８ｂ上の第１の保護膜５１８ａ
からなる保護膜５１８と、を有する。ここで、酸化物半導体膜５０６、一対の電極５１６
、保護膜５１８は、それぞれ酸化物半導体膜１０６、一対の電極１１６および保護膜４１
８と同様の方法および同様の材料により形成する。
なお、図５ではゲート電極４０４が酸化物半導体膜５０６を完全に覆う形状ではないが、
ゲート電極４０４が酸化物半導体膜５０６を完全に覆う形状とすることで酸化物半導体膜
５０６の光による劣化、電荷の発生を抑制しても構わない。
ゲート電極４０４が酸化物半導体膜５０６を完全に覆う形状とすることで酸化物半導体膜
５０６の光による劣化、電荷の発生を抑制しても構わない。
次に、図５に示したトランジスタの作製方法について、図１１を用いて説明する。
まず、基板１００上にゲート電極４０４を形成する。次に、ゲート電極４０４を覆ってゲ
ート絶縁膜４１２を成膜する。次に、ゲート絶縁膜４１２上に一対の電極５１６を形成す
る（図１１（Ａ）参照。）。
ート絶縁膜４１２を成膜する。次に、ゲート絶縁膜４１２上に一対の電極５１６を形成す
る（図１１（Ａ）参照。）。
次に、ゲート絶縁膜４１２を介してゲート電極４０４と重畳し、一対の電極５１６と少な
くとも一部が接する酸化物半導体膜５０６を形成する（図１１（Ｂ）参照。）。
くとも一部が接する酸化物半導体膜５０６を形成する（図１１（Ｂ）参照。）。
次に、酸化物半導体膜５０６および一対の電極５１６上に、第２の保護膜５１８ｂ、およ
び第２の保護膜５１８ｂ上の第１の保護膜５１８ａからなる保護膜５１８を形成する（図
１１（Ｃ）参照。）。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００
℃以上６５０℃以下で加熱処理を行い、酸化物半導体膜５０６から脱離した水素を、第２
の保護膜５１８ｂを介して第１の保護膜５１８ａへ移動させる。移動した水素は、第１の
保護膜５１８ａで捕縛される。このとき、酸化物半導体膜５０６の水素濃度は、１×１０
１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の保護膜５
１８ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは
１×１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の保護膜５１８
ｂとして加熱処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の保
護膜５１８ｂから酸化物半導体膜５０６に酸素を移動させることができる。そのため、酸
化物半導体膜５０６と第２の保護膜５１８ｂとの界面の界面準位密度、ならびに酸化物半
導体膜５０６の酸素欠損を低減することができる。
び第２の保護膜５１８ｂ上の第１の保護膜５１８ａからなる保護膜５１８を形成する（図
１１（Ｃ）参照。）。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００
℃以上６５０℃以下で加熱処理を行い、酸化物半導体膜５０６から脱離した水素を、第２
の保護膜５１８ｂを介して第１の保護膜５１８ａへ移動させる。移動した水素は、第１の
保護膜５１８ａで捕縛される。このとき、酸化物半導体膜５０６の水素濃度は、１×１０
１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の保護膜５
１８ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは
１×１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の保護膜５１８
ｂとして加熱処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の保
護膜５１８ｂから酸化物半導体膜５０６に酸素を移動させることができる。そのため、酸
化物半導体膜５０６と第２の保護膜５１８ｂとの界面の界面準位密度、ならびに酸化物半
導体膜５０６の酸素欠損を低減することができる。
以上のように、酸化物半導体膜５０６から第２の保護膜５１８ｂを介して第１の保護膜５
１８ａへ水素を移動させ、移動した水素を第１の保護膜５１８ａで捕縛することにより、
高純度化された酸化物半導体膜５０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
１８ａへ水素を移動させ、移動した水素を第１の保護膜５１８ａで捕縛することにより、
高純度化された酸化物半導体膜５０６を形成することができる。そのため、トランジスタ
のオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製
することができる。
また、第１の保護膜５１８ａは、捕縛した水素の一部に起因して生じた負の電荷により、
トランジスタのしきい値電圧を正方向へシフトさせることができる。
トランジスタのしきい値電圧を正方向へシフトさせることができる。
以上の工程によって、図５に示したトランジスタを作製することができる。
続いて、図１乃至図５に示したトランジスタとは異なる構造のトランジスタについて図６
を用いて説明する。
を用いて説明する。
図６はトランジスタの上面図および断面図である。図６（Ａ）に示した一点鎖線Ａ−Ｂお
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図６（Ｂ）に示すＡ−Ｂ断面および図６（
Ｃ）に示すＣ−Ｄ断面に対応する。
よび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図６（Ｂ）に示すＡ−Ｂ断面および図６（
Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図６（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
図６はに示すトランジスタは、基板１００と、基板１００上のゲート電極４０４と、ゲー
ト電極４０４を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介してゲート電極４０
４上にあり、チャネル領域６０５、ソース領域６０７ａおよびドレイン領域６０７ｂを有
する酸化物半導体膜６０６と、ゲート絶縁膜４１２および酸化物半導体膜６０６上の、第
２の保護膜６１８ｂ、第２の保護膜６１８ｂ上の第１の保護膜６１８ａからなる保護膜６
１８と、保護膜６１８上にあり、保護膜６１８に設けられた開口部を介して、ソース領域
６０７ａおよびドレイン領域６０７ｂと接する一対の電極６１６と、を有する。ここで、
一対の電極６１６、酸化物半導体膜６０６および保護膜６１８は、それぞれ示した一対の
電極１１６、酸化物半導体膜１０６および保護膜４１８と同様の方法および同様の材料に
より形成する。
ト電極４０４を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介してゲート電極４０
４上にあり、チャネル領域６０５、ソース領域６０７ａおよびドレイン領域６０７ｂを有
する酸化物半導体膜６０６と、ゲート絶縁膜４１２および酸化物半導体膜６０６上の、第
２の保護膜６１８ｂ、第２の保護膜６１８ｂ上の第１の保護膜６１８ａからなる保護膜６
１８と、保護膜６１８上にあり、保護膜６１８に設けられた開口部を介して、ソース領域
６０７ａおよびドレイン領域６０７ｂと接する一対の電極６１６と、を有する。ここで、
一対の電極６１６、酸化物半導体膜６０６および保護膜６１８は、それぞれ示した一対の
電極１１６、酸化物半導体膜１０６および保護膜４１８と同様の方法および同様の材料に
より形成する。
なお、図６では、第２の保護膜６１８ｂ上に第１の保護膜６１８ａの未形成領域があるよ
うに図示されているが、これに限定されない。例えば、第２の保護膜６１８ｂ上の全面に
第１の保護膜６１８ａが形成されていても構わない。
うに図示されているが、これに限定されない。例えば、第２の保護膜６１８ｂ上の全面に
第１の保護膜６１８ａが形成されていても構わない。
図６は、ゲート電極４０４とチャネル領域６０５が概略同一の上面形状として図示されて
いるが、これに限定されない。ゲート電極４０４とチャネル領域６０５の形状が異なって
いても構わない。
いるが、これに限定されない。ゲート電極４０４とチャネル領域６０５の形状が異なって
いても構わない。
なお、ソース領域６０７ａおよびドレイン領域６０７ｂは、窒素、リン、水素、または希
ガスなどを含む。
ガスなどを含む。
なお、チャネル領域６０５は高抵抗領域であり、ソース領域６０７ａおよびドレイン領域
６０７ｂは低抵抗領域である。
６０７ｂは低抵抗領域である。
次に、図６に示したトランジスタの作製方法について、図１２を用いて説明する。
まず、基板１００上にゲート電極４０４を形成する。次に、ゲート電極４０４を覆ってゲ
ート絶縁膜４１２を成膜する。次に、ゲート絶縁膜４１２を介してゲート電極４０４と重
畳する酸化物半導体膜６０６を形成する（図１２（Ａ）参照。）。
ート絶縁膜４１２を成膜する。次に、ゲート絶縁膜４１２を介してゲート電極４０４と重
畳する酸化物半導体膜６０６を形成する（図１２（Ａ）参照。）。
次に、レジストマスクなどを用いて、酸化物半導体膜６０６の一部に窒素、リン、水素、
または希ガスを添加する。該添加、または該添加に加えて加熱処理を行うことにより、酸
化物半導体膜６０６の、ゲート電極４０４と重畳しない領域を低抵抗化し、チャネル領域
６０５、ソース領域６０７ａおよびドレイン領域６０７ｂを形成する（図１２（Ｂ）参照
。）。なお、レジストマスクなどは、ゲート電極４０４をマスクに裏面露光技術によって
形成しても構わない。その場合、ソース領域６０７ａおよびドレイン領域６０７ｂと、ゲ
ート電極４０４との重畳する面積が小さくできるため寄生容量が低減され、トランジスタ
の動作速度を高めることができる。また、レジストマスクを形成するためのフォトマスク
数が低減できるため、トランジスタの作製コストを低減することができるため好ましい。
または希ガスを添加する。該添加、または該添加に加えて加熱処理を行うことにより、酸
化物半導体膜６０６の、ゲート電極４０４と重畳しない領域を低抵抗化し、チャネル領域
６０５、ソース領域６０７ａおよびドレイン領域６０７ｂを形成する（図１２（Ｂ）参照
。）。なお、レジストマスクなどは、ゲート電極４０４をマスクに裏面露光技術によって
形成しても構わない。その場合、ソース領域６０７ａおよびドレイン領域６０７ｂと、ゲ
ート電極４０４との重畳する面積が小さくできるため寄生容量が低減され、トランジスタ
の動作速度を高めることができる。また、レジストマスクを形成するためのフォトマスク
数が低減できるため、トランジスタの作製コストを低減することができるため好ましい。
次に、酸化物半導体膜６０６およびゲート絶縁膜４１２上に、第２の保護膜６３８ｂおよ
び第１の保護膜６３８ａをこの順番で積層して成膜し、保護膜６３８を形成する（図１２
（Ｃ）参照。）。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００℃以
上６５０℃以下で加熱処理を行い、酸化物半導体膜６０６から脱離した水素を、第２の保
護膜６３８ｂを介して第１の保護膜６３８ａへ移動させる。移動した水素は、第１の保護
膜６３８ａで捕縛される。このとき、酸化物半導体膜６０６の水素濃度は、１×１０１９
ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の保護膜６３８
ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは１×
１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の保護膜６３８ｂと
して加熱処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の保護膜
６３８ｂから酸化物半導体膜６０６に酸素を移動させることができる。そのため、酸化物
半導体膜６０６と第２の保護膜４１８ｂとの界面の界面準位密度、ならびに酸化物半導体
膜６０６の酸素欠損を低減することができる。
び第１の保護膜６３８ａをこの順番で積層して成膜し、保護膜６３８を形成する（図１２
（Ｃ）参照。）。その後、４５０℃超過基板１００の歪み点未満、好ましくは５００℃以
上６５０℃以下で加熱処理を行い、酸化物半導体膜６０６から脱離した水素を、第２の保
護膜６３８ｂを介して第１の保護膜６３８ａへ移動させる。移動した水素は、第１の保護
膜６３８ａで捕縛される。このとき、酸化物半導体膜６０６の水素濃度は、１×１０１９
ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下となる。また、第１の保護膜６３８
ａの水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下、好ましくは１×
１０２０ｃｍ−３以上３×１０２０ｃｍ−３以下となる。なお、第２の保護膜６３８ｂと
して加熱処理により酸素を放出する膜を設ける場合、当該加熱処理によって第２の保護膜
６３８ｂから酸化物半導体膜６０６に酸素を移動させることができる。そのため、酸化物
半導体膜６０６と第２の保護膜４１８ｂとの界面の界面準位密度、ならびに酸化物半導体
膜６０６の酸素欠損を低減することができる。
次に、保護膜６３８にソース領域６０７ａおよびドレイン領域６０７ｂをそれぞれ露出す
る開口部を形成し、次に導電膜を成膜し、該導電膜および第１の保護膜６３８ａを加工す
ることで、第２の保護膜６１８ｂ、第２の保護膜６１８ｂ上の第１の保護膜６１８ａから
なる保護膜６１８、ならびに酸化物半導体膜６０６と接する一対の電極６１６を形成する
（図１２（Ｄ）参照。）。なお、前述の導電膜を加工して一対の電極６１６を形成する際
に、同時に第１の保護膜６３８ａを加工しているが、これに限定されず、第１の保護膜６
３８ａを加工しなくても構わない。
る開口部を形成し、次に導電膜を成膜し、該導電膜および第１の保護膜６３８ａを加工す
ることで、第２の保護膜６１８ｂ、第２の保護膜６１８ｂ上の第１の保護膜６１８ａから
なる保護膜６１８、ならびに酸化物半導体膜６０６と接する一対の電極６１６を形成する
（図１２（Ｄ）参照。）。なお、前述の導電膜を加工して一対の電極６１６を形成する際
に、同時に第１の保護膜６３８ａを加工しているが、これに限定されず、第１の保護膜６
３８ａを加工しなくても構わない。
以上の工程によって、図６に示したトランジスタを作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では実施の形態１に示したトランジスタを用いて作製した液晶表示装置につ
いて説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例につ
いて説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（
Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用すること
も、当業者であれば容易に想到し得るものである。
本実施の形態では実施の形態１に示したトランジスタを用いて作製した液晶表示装置につ
いて説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例につ
いて説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（
Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用すること
も、当業者であれば容易に想到し得るものである。
図１３にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は
、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２
００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶
素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を
構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲー
ト線ＧＬと記載することもある。
、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２
００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶
素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を
構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲー
ト線ＧＬと記載することもある。
トランジスタ２２３０は、本発明の一態様である実施の形態１で示したトランジスタを用
いる。実施の形態１で示したトランジスタは電気的特性が良好な酸化物半導体を用いたト
ランジスタであるため、表示品位が高く、消費電力が小さい表示装置を得ることができる
。
いる。実施の形態１で示したトランジスタは電気的特性が良好な酸化物半導体を用いたト
ランジスタであるため、表示品位が高く、消費電力が小さい表示装置を得ることができる
。
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２
２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一
方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０
の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。な
お、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一
方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０
の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。な
お、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１
で示したトランジスタを含んでもよい。
で示したトランジスタを含んでもよい。
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１
で示したトランジスタを含んでもよい。
で示したトランジスタを含んでもよい。
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基
板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴ
ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続しても
よい。
板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴ
ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続しても
よい。
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好
ましい。保護回路は、非線形素子を用いて構成することが好ましい。
ましい。保護回路は、非線形素子を用いて構成することが好ましい。
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると
、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャ
パシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ
状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積され
た電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２
０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流とは、トラ
ンジスタにおいてソースからチャネルを介してドレインに流れる電流のことである。ドレ
イン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャ
パシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ
状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積され
た電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２
０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流とは、トラ
ンジスタにおいてソースからチャネルを介してドレインに流れる電流のことである。ドレ
イン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
なお、トランジスタ２２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持
する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む
。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。ま
た、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な
消費電力を低減することができる。
する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む
。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。ま
た、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な
消費電力を低減することができる。
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装
置を提供することができる。
置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１で示したトランジスタを用いて、半導体記憶装置を作製
する例について説明する。
本実施の形態では、実施の形態１で示したトランジスタを用いて、半導体記憶装置を作製
する例について説明する。
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある
。
にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある
。
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１で示したトランジ
スタを適用することができる。
スタを適用することができる。
まずは、実施の形態１で示したトランジスタを適用した半導体記憶装置を構成するメモリ
セルについて図１４を用いて説明する。
セルについて図１４を用いて説明する。
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジス
タＴｒと、キャパシタＣと、を有する（図１４（Ａ）参照。）。
タＴｒと、キャパシタＣと、を有する（図１４（Ａ）参照。）。
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１
４（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充
電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する
。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間
にリフレッシュをする必要がある。
４（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充
電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する
。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間
にリフレッシュをする必要がある。
ここで、トランジスタＴｒに実施の形態１で示したトランジスタを適用すると、オフ電流
が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少
なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が
１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用い
たトランジスタでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡っ
てデータを保持することが可能となる。
が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少
なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が
１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用い
たトランジスタでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡っ
てデータを保持することが可能となる。
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装
置を得ることができる。
置を得ることができる。
次に、実施の形態１で示したトランジスタを適用した半導体記憶装置を構成するメモリセ
ルについて図１４と異なる例を図１５を用いて説明する。
ルについて図１４と異なる例を図１５を用いて説明する。
図１５（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、
トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１の
ソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２
のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するド
レイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量線ＣＬと、キ
ャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲー
トと接続するノードＮと、を有する。
トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１の
ソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２
のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するド
レイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量線ＣＬと、キ
ャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲー
トと接続するノードＮと、を有する。
なお、図１５（Ａ）に示すメモリセルは、ノードＮの電位に応じて、トランジスタＴｒ＿
２のしきい値電圧が変動することを利用したものである。例えば、図１５（Ｂ）は容量線
ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を
説明する図である。
２のしきい値電圧が変動することを利用したものである。例えば、図１５（Ｂ）は容量線
ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を
説明する図である。
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例え
ば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート線ＧＬ＿１の電位をトラ
ンジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノード
Ｎの電位をＨＩＧＨにすることができる。また、ゲート線ＧＬ＿１の電位をトランジスタ
Ｔｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることが
できる。
ば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート線ＧＬ＿１の電位をトラ
ンジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノード
Ｎの電位をＨＩＧＨにすることができる。また、ゲート線ＧＬ＿１の電位をトランジスタ
Ｔｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることが
できる。
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣ
Ｌ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝
０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝
０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶する
ことができる。
Ｌ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝
０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝
０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶する
ことができる。
ここで、トランジスタＴｒ＿１に実施の形態１で示したトランジスタを適用すると、該ト
ランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷
がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制で
きる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様
に係るトランジスタＴｒ＿１はしきい値電圧が調整されるため、書き込みに必要な電圧を
低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することが
できる。
ランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷
がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制で
きる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様
に係るトランジスタＴｒ＿１はしきい値電圧が調整されるため、書き込みに必要な電圧を
低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することが
できる。
なお、トランジスタＴｒ＿２に、実施の形態１で示したトランジスタを適用しても構わな
い。
い。
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導
体記憶装置を得ることができる。
体記憶装置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
実施の形態１で示したトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
実施の形態１で示したトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１６（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図１６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず
、実際のＣＰＵはその用途によって多種多様な構成を有している。
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図１６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず
、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図１６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態３に示す記憶素子を用いることができる。
スタ１１９６の記憶素子には、実施の形態３に示す記憶素子を用いることができる。
図１６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１６（Ｂ）または図１６（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１６（Ｂ）および図１６（Ｃ）の回路の説明
を行う。
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１６（Ｂ）および図１６（Ｃ）の回路の説明
を行う。
図１６（Ｂ）および図１６（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に、実施の形態１で示したトランジスタを含む記憶回路の構成の一例を示す。
ング素子に、実施の形態１で示したトランジスタを含む記憶回路の構成の一例を示す。
図１６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の
形態３に示す記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１
１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給さ
れている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電
位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の
形態３に示す記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１
１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給さ
れている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電
位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１６（Ｂ）では、スイッチング素子１１４１として、実施の形態１で示したオフ電流の
極めて小さいトランジスタを用いており、該トランジスタは、そのゲートに与えられる信
号ＳｉｇＡによりスイッチングが制御される。
極めて小さいトランジスタを用いており、該トランジスタは、そのゲートに与えられる信
号ＳｉｇＡによりスイッチングが制御される。
なお、図１６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図１６（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチ
ング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の
一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子
１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
ング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の
一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子
１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４を適用した電子機器の例について説明
する。
本実施の形態では、実施の形態１乃至実施の形態４を適用した電子機器の例について説明
する。
図１７（Ａ）は携帯型情報端末である。図１７（Ａ）に示す携帯型情報端末は、筐体９３
００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９
３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の
一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示し
ないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用する
こともできる。
００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９
３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の
一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示し
ないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用する
こともできる。
図１７（Ｂ）は、ディスプレイである。図１７（Ｂ）に示すディスプレイは、筐体９３１
０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用するこ
とができる。本発明の一態様を用いることで、表示部９３１１のサイズを大きくしたとき
にも表示品位が高く、消費電力が小さいディスプレイとすることができる。
０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用するこ
とができる。本発明の一態様を用いることで、表示部９３１１のサイズを大きくしたとき
にも表示品位が高く、消費電力が小さいディスプレイとすることができる。
図１７（Ｃ）は、デジタルスチルカメラである。図１７（Ｃ）に示すデジタルスチルカメ
ラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３
と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図
示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
ラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３
と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図
示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
本発明の一態様を用いることで、電子機器の消費電力を小さくでき、かつ信頼性を高める
ことができる。
ことができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、酸化物半導体膜から脱離した水素が水素透過膜を介して水素捕縛膜へ移動
する具体的な例について、加熱処理を行った試料および加熱処理を行っていない試料のＳ
ＩＭＳ結果を用いて説明する。
する具体的な例について、加熱処理を行った試料および加熱処理を行っていない試料のＳ
ＩＭＳ結果を用いて説明する。
石英基板上に酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜）を３００ｎｍの厚さで成膜し、
酸化物半導体膜上に酸化シリコン膜を５ｎｍの厚さで成膜し、酸化シリコン膜上に酸窒化
物膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ膜）を３００ｎｍの厚さで成膜した試料を用意した。
酸化物半導体膜上に酸化シリコン膜を５ｎｍの厚さで成膜し、酸化シリコン膜上に酸窒化
物膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ膜）を３００ｎｍの厚さで成膜した試料を用意した。
酸化物半導体膜は、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏターゲット（ｍｏｌ
数比、Ｉｎ２Ｏ３：ＺｎＯ：Ｇａ２Ｏ３＝１：１：２）を用い、ターゲット−基板間に印
加する電力を５００Ｗ（ＤＣ）、成膜圧力を０．４Ｐａ、成膜ガス流量をアルゴン３０ｓ
ｃｃｍおよび酸素１５ｓｃｃｍとし、基板表面温度が２００℃になるよう加熱処理しなが
ら成膜した。
数比、Ｉｎ２Ｏ３：ＺｎＯ：Ｇａ２Ｏ３＝１：１：２）を用い、ターゲット−基板間に印
加する電力を５００Ｗ（ＤＣ）、成膜圧力を０．４Ｐａ、成膜ガス流量をアルゴン３０ｓ
ｃｃｍおよび酸素１５ｓｃｃｍとし、基板表面温度が２００℃になるよう加熱処理しなが
ら成膜した。
酸化シリコン膜は、スパッタリング法により、合成石英ターゲットを用い、成膜電力を１
ｋＷ、成膜圧力を０．４Ｐａ、成膜ガス流量をアルゴン２５ｓｃｃｍおよび酸素２５ｓｃ
ｃｍとし、基板表面温度が１００℃になるよう加熱処理しながら成膜した。
ｋＷ、成膜圧力を０．４Ｐａ、成膜ガス流量をアルゴン２５ｓｃｃｍおよび酸素２５ｓｃ
ｃｍとし、基板表面温度が１００℃になるよう加熱処理しながら成膜した。
酸窒化物膜は、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏターゲット（ｍｏｌ数比
、Ｉｎ２Ｏ３：ＺｎＯ：Ｇａ２Ｏ３＝１：１：２）を用い、成膜電力を５００Ｗ、成膜圧
力を０．４Ｐａ、成膜ガス流量を窒素４０ｓｃｃｍとし、基板表面温度が２００℃になる
よう加熱処理しながら成膜した。
、Ｉｎ２Ｏ３：ＺｎＯ：Ｇａ２Ｏ３＝１：１：２）を用い、成膜電力を５００Ｗ、成膜圧
力を０．４Ｐａ、成膜ガス流量を窒素４０ｓｃｃｍとし、基板表面温度が２００℃になる
よう加熱処理しながら成膜した。
図１８（Ａ）はＳＩＭＳによる水素濃度の深さ方向分布を、図１８（Ｂ）はＳＩＭＳによ
る窒素濃度の深さ方向分布を示す。ここで、範囲６００１は酸窒化物膜を、範囲６００２
は酸化シリコン膜を、範囲６００３は酸化物半導体膜を、範囲６００４は石英基板を示す
。ただし、範囲６００２は定量化されていない。また、各層の界面近傍はマトリックス効
果により正確な定量値が得られていない。なお、ＳＩＭＳは、ＣＡＭＥＣＡ社製ＩＭＳ
７ｆＲを用いた。
る窒素濃度の深さ方向分布を示す。ここで、範囲６００１は酸窒化物膜を、範囲６００２
は酸化シリコン膜を、範囲６００３は酸化物半導体膜を、範囲６００４は石英基板を示す
。ただし、範囲６００２は定量化されていない。また、各層の界面近傍はマトリックス効
果により正確な定量値が得られていない。なお、ＳＩＭＳは、ＣＡＭＥＣＡ社製ＩＭＳ
７ｆＲを用いた。
図１８（Ａ）において、細線６０１０は成膜直後の試料の水素濃度分布を示し、太線６０
２０は成膜後に窒素雰囲気にて５５０℃で１時間の加熱処理を行った試料の水素濃度分布
を示す。前述の加熱処理を行うことで、酸化物半導体膜中の水素濃度が低減し、酸窒化物
膜中の水素濃度が増大していることがわかる。即ち、前述の加熱処理によって、酸化物半
導体膜から酸化シリコン膜を介して酸窒化物膜に水素が移動していることがわかる。
２０は成膜後に窒素雰囲気にて５５０℃で１時間の加熱処理を行った試料の水素濃度分布
を示す。前述の加熱処理を行うことで、酸化物半導体膜中の水素濃度が低減し、酸窒化物
膜中の水素濃度が増大していることがわかる。即ち、前述の加熱処理によって、酸化物半
導体膜から酸化シリコン膜を介して酸窒化物膜に水素が移動していることがわかる。
図１８（Ｂ）において、細線６０３０は成膜直後の試料の窒素濃度分布を示し、太線６０
４０は成膜後に窒素雰囲気にて５５０℃で１時間の加熱処理を行った試料の窒素濃度分布
を示す。前述の加熱処理前後で、試料中の窒素濃度分布はほとんど変動しないことがわか
る。
４０は成膜後に窒素雰囲気にて５５０℃で１時間の加熱処理を行った試料の窒素濃度分布
を示す。前述の加熱処理前後で、試料中の窒素濃度分布はほとんど変動しないことがわか
る。
１００ 基板
１０２ 下地膜
１０２ａ 第１の下地膜
１０２ｂ 第２の下地膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１６ 一対の電極
１３６ 酸化物半導体膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
３０４ ゲート電極
３０５ チャネル領域
３０６ 酸化物半導体膜
３０７ａ ソース領域
３０７ｂ ドレイン領域
３１２ ゲート絶縁膜
３１６ 一対の電極
３１８ 保護膜
４０４ ゲート電極
４０６ 酸化物半導体膜
４１２ ゲート絶縁膜
４１６ 一対の電極
４１８ 保護膜
４１８ａ 第１の保護膜
４１８ｂ 第２の保護膜
５０６ 酸化物半導体膜
５１６ 一対の電極
５１８ 保護膜
５１８ａ 第１の保護膜
５１８ｂ 第２の保護膜
６０５ チャネル領域
６０６ 酸化物半導体膜
６０７ａ ソース領域
６０７ｂ ドレイン領域
６１６ 一対の電極
６１８ 保護膜
６１８ａ 第１の保護膜
６１８ｂ 第２の保護膜
６３８ 保護膜
６３８ａ 第１の保護膜
６３８ｂ 第２の保護膜
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
６００１ 範囲
６００２ 範囲
６００３ 範囲
６００４ 範囲
６０１０ 細線
６０２０ 太線
６０３０ 細線
６０４０ 太線
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
１０２ 下地膜
１０２ａ 第１の下地膜
１０２ｂ 第２の下地膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１６ 一対の電極
１３６ 酸化物半導体膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
３０４ ゲート電極
３０５ チャネル領域
３０６ 酸化物半導体膜
３０７ａ ソース領域
３０７ｂ ドレイン領域
３１２ ゲート絶縁膜
３１６ 一対の電極
３１８ 保護膜
４０４ ゲート電極
４０６ 酸化物半導体膜
４１２ ゲート絶縁膜
４１６ 一対の電極
４１８ 保護膜
４１８ａ 第１の保護膜
４１８ｂ 第２の保護膜
５０６ 酸化物半導体膜
５１６ 一対の電極
５１８ 保護膜
５１８ａ 第１の保護膜
５１８ｂ 第２の保護膜
６０５ チャネル領域
６０６ 酸化物半導体膜
６０７ａ ソース領域
６０７ｂ ドレイン領域
６１６ 一対の電極
６１８ 保護膜
６１８ａ 第１の保護膜
６１８ｂ 第２の保護膜
６３８ 保護膜
６３８ａ 第１の保護膜
６３８ｂ 第２の保護膜
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
６００１ 範囲
６００２ 範囲
６００３ 範囲
６００４ 範囲
６０１０ 細線
６０２０ 太線
６０３０ 細線
６０４０ 太線
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
Claims (5)
- ゲート電極と、
前記ゲート電極上の、ゲート絶縁膜と、
前記ゲート絶縁膜上の、酸化物半導体膜と、
前記酸化物半導体膜と電気的に接続された、ソース電極と、
前記酸化物半導体膜と電気的に接続された、ドレイン電極と、
前記ソース電極及び前記ドレイン電極上の、水素透過膜と、
前記水素透過膜上の、水素捕縛膜と、を有し、
前記水素捕縛膜は、窒素と、インジウムと、酸素と、アルミニウムと、を有することを特徴とする半導体装置。 - ゲート電極と、
前記ゲート電極上の、ゲート絶縁膜と、
前記ゲート絶縁膜上の、ソース電極と、
前記ゲート絶縁膜上の、ドレイン電極と、
前記ソース電極及び前記ドレイン電極上の、酸化物半導体膜と、
前記酸化物半導体膜上の、水素透過膜と、
前記水素透過膜上の、水素捕縛膜と、を有し、
前記水素捕縛膜は、窒素と、インジウムと、酸素と、アルミニウムと、を有することを特徴とする半導体装置。 - 請求項１又は請求項２において、
前記ゲート絶縁膜は、酸化アルミニウムを有することを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか一において、
前記水素捕縛膜の水素濃度は、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下であることを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一において、
前記酸化物半導体膜の水素濃度は、１×１０１９ｃｍ−３未満であることを特徴とする半導体装置。
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