JP6310042B2 - 液晶表示装置 - Google Patents

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Description

トランジスタなどの半導体素子を含む回路を有する半導体装置およびその作製方法に関す
る。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、
イメージセンサなどを含む半導体集積回路、液晶表示装置に代表される電気光学装置、発
光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置
である。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファ
スシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用い
たトランジスタは電界効果移動度が低いものの、ガラス基板の大面積化に対応することが
できる。また、多結晶シリコンを用いたトランジスタは、電界効果移動度は高いが、ガラ
ス基板の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、
電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体とし
てＩｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置における画素のス
イッチング素子などに用いる技術が、特許文献１および特許文献２で開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
シリコンを用いたトランジスタは、ゲート絶縁膜にシリコン酸化膜が多く用いられており
、活性層とゲート絶縁膜を構成する主な元素が同じである。そのため、活性層とゲート絶
縁膜との界面において、異なる主元素からなる膜の界面に比べて歪みなどが生じにくく、
整合がよい。しかし、酸化物半導体を用いたトランジスタにおいても、シリコンを用いた
トランジスタと同様に、ゲート絶縁膜にシリコン酸化膜を用いることが多く、それぞれを
構成する主元素が異なるため、界面における整合が悪い。そのため、界面準位が増加しや
すく、また界面特性が不安定であり、トランジスタの信頼性も悪くなってしまう。
さらに、Ｉｎ−Ｇａ−Ｚｎ系酸化物において、酸素（Ｏ）と金属との結合エネルギーはイ
ンジウム（Ｉｎ）が最も弱く、トランジスタ作製工程における加熱処理などにより結合が
切れ、酸化物半導体膜と接する絶縁膜へのインジウムの拡散が懸念される。そのため、例
えばゲート絶縁膜などへ不純物としてインジウムが拡散してしまい、リーク電流の増加に
つながってしまう。
本発明は、酸化物半導体膜と接して形成される絶縁膜へのインジウムの拡散を抑えること
を課題の一とする。
本発明は、酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜と、それと接す
る絶縁膜との界面特性を良好にすることによって、安定した電気的特性を有し、信頼性の
高い半導体装置を提供することを課題の一とする。
本発明は、インジウムを含む酸化物半導体膜において、酸化物半導体膜表面のインジウム
濃度を低減させることによって、酸化物半導体膜上に接して形成される絶縁膜へのインジ
ウムの拡散を防ぐことを技術的思想とする。
また、さらに酸化物半導体膜表面のインジウム濃度を低減させることによって、酸化物半
導体膜表面にインジウムを実質的に含まない層を形成することができる。この層を絶縁膜
の一部とすることにより、酸化物半導体膜と、該酸化物半導体膜と接する絶縁膜との界面
特性を良好にすることを技術的思想とする。
本発明の一態様は、インジウムを含む酸化物半導体膜と、酸化物半導体膜の下表面と接す
る第１の絶縁膜と、酸化物半導体膜の上表面と接する第２の絶縁膜と、第１の絶縁膜また
は前記第２の絶縁膜を介して、酸化物半導体膜と重畳して形成されるゲート電極と、酸化
物半導体膜と接続するソース電極およびドレイン電極と、を有する半導体装置である。酸
化物半導体膜に含まれるインジウムの濃度は、酸化物半導体膜において第２の絶縁膜と接
しない第１領域は、第２の絶縁膜と接し且つ第１の絶縁膜と接しない第２の領域の濃度よ
り高い。さらに、酸化物半導体膜における第２の絶縁膜と接しない第１の領域のインジウ
ム濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下である。つまり、酸化物半導
体膜において、第１の絶縁膜に接し、インジウム濃度が１０ａｔｏｍｉｃ％以上２５ａｔ
ｏｍｉｃ％以下である第１領域より、第２の絶縁膜と接し、第２の絶縁膜と第１の領域と
の間にある第２の領域のインジウム濃度が低い。好ましくは、第２の領域のインジウム濃
度は、０ａｔｏｍｉｃ％以上１３ａｔｏｍｉｃ％以下である。
上記構造はトップゲート構造またはボトムゲート構造のどちらでも構わない。また、ソー
ス電極およびドレイン電極が酸化物半導体膜の下面に形成されるボトムコンタクト構造、
または、ソース電極およびドレイン電極が酸化物半導体膜の上面に形成されるトップコン
タクト構造のどちらでも構わない。
また、ゲート電極と、ソース電極およびドレイン電極が重畳した構造でも、ゲート電極と
、ソース電極およびドレイン電極が重畳せず、酸化物半導体膜にオフセット領域が形成さ
れていてもよい。さらに、酸化物半導体膜におけるオフセット領域に、電気抵抗値を低減
させるためのドーパントが添加されていてもよい。ドーパントとしては、リン（Ｐ）、ホ
ウ素（Ｂ）、砒素（Ａｓ）、窒素（Ｎ）を用いることができる。
本発明の一態様において、上記酸化物半導体膜は、Ｇａ、ＳｎおよびＺｎから選ばれた一
種以上の元素を含む。
本発明の一態様は、インジウムを含む酸化物半導体膜と、酸化物半導体膜と接して設けら
れたソース電極およびドレイン電極と、ソース電極およびドレイン電極と重畳せず、かつ
酸化物半導体膜と接して形成される酸化物絶縁膜と、酸化物絶縁膜、ソース電極およびド
レイン電極を覆って形成されるゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と
重畳するゲート電極と、を有し、酸化物絶縁膜を構成する元素は、酸化物半導体膜を構成
する元素からインジウムを除く元素を主成分とする半導体装置である。また、酸化物半導
体膜は、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含み、さらに酸化物半導体
膜に含まれるインジウムの濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下であ
る。つまり、酸化物絶縁膜はＧａ、ＳｎおよびＺｎから選ばれた一種以上の元素を主成分
として含む絶縁膜である。
本発明の一態様は、ゲート電極と、ゲート電極を覆って設けられたゲート絶縁膜と、ゲー
ト絶縁膜を介して、ゲート電極と重畳して形成されるインジウムを含む酸化物半導体膜と
、酸化物半導体膜と接して設けられたソース電極およびドレイン電極と、ソース電極およ
びドレイン電極と重畳せず、かつ酸化物半導体膜と接して形成される酸化物絶縁膜と、を
有し、酸化物絶縁膜を構成する元素は、酸化物半導体膜を構成する元素からインジウムを
除く元素を主成分とする半導体装置である。また、酸化物半導体膜は、Ｇａ、Ｓｎおよび
Ｚｎから選ばれた一種以上の元素を含み、さらに酸化物半導体膜に含まれるインジウムの
濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下である。また、酸化物絶縁膜は
Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を主成分として含む絶縁膜である。
本発明の一態様において、インジウムを含む酸化物半導体膜を還元性雰囲気に曝すことに
よって、曝された酸化物半導体膜表面からインジウムが脱離し、それによって膜厚方向に
インジウムの濃度勾配が生じる。また、さらにインジウムを脱離させることによって、還
元性雰囲気に曝されている領域のインジウムが無くなることにより、還元性雰囲気に曝さ
れていない酸化物半導体膜とは異なる組成の膜が形成される。
また、上記還元性雰囲気は、シラン雰囲気または水素雰囲気などにより形成することがで
きる。さらにプラズマＣＶＤ装置を用いて形成することができる。
本発明の一態様によって、酸化物半導体膜と接して形成される絶縁膜へのインジウムの拡
散を抑えることができる。
本発明の一態様によって、酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜
と、それと接する絶縁膜との界面特性を良好にすることによって、安定した電気的特性と
信頼性の高い半導体装置を提供することができる。
本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置およびその作製工程の一例を示す断面図。 本発明の一態様である半導体装置およびその作製工程の一例を示す断面図。 本発明の一態様である半導体装置およびその作製工程の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置およびその作製工程の一例を示す断面図。 本発明の一態様であるトランジスタを用いた液晶表示装置の一例を示す回路図。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および電圧（Ｖ）―時間（Ｔ）グラフ。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および電圧（Ｖ）―電流（Ｉ）グラフ。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。 本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様である電子機器の一例を示す斜視図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
また、本明細書においては、トランジスタのソースとドレインは、一方をドレインと呼ぶ
とき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って
、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタの一例について図１
および図２を用いて説明する。
図１（Ａ）はトランジスタの上面図を示している。図１（Ａ）に示した一点鎖線Ａ−Ｂに
おける断面図を、図１（Ｂ）に示す。なお、図１（Ａ）では、煩雑になることを避けるた
め、トランジスタの構成要素の一部を省略している。
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
図１（Ｂ）に示すトランジスタは、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０
１上のインジウムを含む酸化物半導体膜１３０と、酸化物半導体膜１３０と接して設けら
れるソース電極およびドレイン電極１０５と、酸化物半導体膜１３０、ソース電極および
ドレイン電極１０５を覆って設けられたゲート絶縁膜１０３と、ゲート絶縁膜１０３を介
し、酸化物半導体膜１３０と重畳して設けられたゲート電極１０８と、ゲート絶縁膜１０
３およびゲート電極１０８を覆う層間絶縁膜１１０と、を有する。また、酸化物半導体膜
１３０は、ゲート絶縁膜１０３と接しない領域１３１と、ゲート絶縁膜１０３と接し、か
つ下地絶縁膜１０１と接しない領域１３２からなる。つまり、酸化物半導体膜１３０は、
下地絶縁膜１０１と接する領域１３１と、ゲート絶縁膜１０３と接し、かつゲート絶縁膜
１０３と領域１３１との間にある領域１３２からなる。さらに、層間絶縁膜１１０を加工
してコンタクトホールを形成し、該コンタクトホールにおいてソース電極およびドレイン
電極１０５と接続する配線を設けてもよい。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、こ
れらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接ト
ランジスタを作製すればよい。なお、可とう性基板上にトランジスタを設ける方法として
は、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性
基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジ
スタとの間に剥離層を設けるとよい。
下地絶縁膜１０１は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化
シリコン膜および酸化ガリウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、Ｇａ
−Ｚｎ系金属酸化物膜の単層または積層とすればよい。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いもの
を示し、例えば、酸素が５０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下、窒素が０．５
ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５ａ
ｔｏｍｉｃ％以下、水素が０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下の範囲で含まれ
るものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有
量が多いものを示し、例えば、酸素が５ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下、窒
素が２０ａｔｏｍｉｃ％以上５５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以
上３５ａｔｏｍｉｃ％以下、水素が１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下の範
囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔ
ｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素
前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用
いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００ａｔｏ
ｍｉｃ％を超えない値をとる。
さらに、下地絶縁膜１０１は加熱により酸素放出される膜を用いてもよい。
「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ
Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素
の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔ
ｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定
試料のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計
算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積
分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式１で求
めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの
全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する
可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７
の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのスペクトルの積分値で
ある。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に
関しては、特開平６−２７５６９７公報を参照する。なお、上記測定試料の酸素の放出量
は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試
料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定
した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの酸素の放出量は、酸
素分子の放出量の２倍となる。
上記構成において、加熱により酸素放出される膜は、酸素が過剰な酸化シリコン（ＳｉＯ
Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは
、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積
当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値
である。
このように、加熱により酸素放出される下地絶縁膜を用いることによって、下地絶縁膜か
ら酸化物半導体膜に酸素が供給され、下地絶縁膜および酸化物半導体膜の界面準位を低減
することができる。この結果、トランジスタの動作などに起因して生じる電荷などが、上
述の下地絶縁膜および酸化物半導体膜の界面に捕獲されることを抑制することができ、電
気特性の劣化の少ないトランジスタを得ることができる。
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半
導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トラ
ンジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル
側で生じる酸素欠損において顕著である。なお、本実施の形態におけるバックチャネルと
は、酸化物半導体膜において下地絶縁膜との界面近傍を指す。前述したように、下地絶縁
膜から酸化物半導体膜に酸素が十分に放出されることにより、しきい値電圧がマイナス方
向へシフトする要因である酸化物半導体膜の酸素欠損を補うことができる。
即ち、下地絶縁膜に、加熱により酸素放出される膜を設けることによって、酸化物半導体
膜および下地絶縁膜の界面準位、ならびに酸化物半導体膜の酸素欠損を低減し、酸化物半
導体膜および下地絶縁膜の界面における電荷捕獲の影響を小さくすることができる。
酸化物半導体膜１３０は、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ
Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐ
ｉｔａｘｙ）法、塗布法、印刷法または蒸着法などを用いて形成すればよい。
ここで、スパッタリング法により酸化物半導体膜を成膜する場合の、スパッタリング装置
について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下
とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物
の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには
、外部リークおよび内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メ
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によっ
て被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガス
が抑制され、内部リークも低減することができる。
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム
、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、
クロムおよびニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロムおよびニ
ッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、
表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガス
を低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化ク
ロムなどの不動態で被覆してもよい。
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが
好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以
下とする。配管の長さを５ｍ以下、好ましくは１ｍ以下とすることで、配管からの放出ガ
スの影響を長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分
子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。タ
ーボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。
そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオン
ポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しない
が、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に
相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱
離し、予め排気しておくことが好ましい。なお、吸着物の脱離を促すために、処理室をベ
ーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくするこ
とができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガ
スを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速
度をさらに大きくすることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、Ａ
Ｃ電源装置、ＤＣ電源装置等を適宜用いることができる。
インジウムを含む酸化物半導体膜１３０として、Ｇａ、ＳｎおよびＺｎから選ばれた一種
以上の元素を含有することが好ましい。このような酸化物半導体は、例えば、四元系金属
酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇ
ａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物
や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物などのターゲットを用いて成膜する
ことができる。また、上記酸化物半導体に、Ｉｎ、Ｇａ、ＳｎおよびＺｎ以外の元素やそ
の元素を含む化合物、例えばＳｉの酸化物であるＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）
、亜鉛（Ｚｎ）を有する酸化物半導体、という意味である。
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用
いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｃｏ、Ｓｎ、Ｈｆ、Ｔｉ又
はＺｒから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａおよび
Ａｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどがある。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットの一例とし
て、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：
ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚ
ｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：
Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いるこ
ともできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１［ｍｏｌ数比］〜１：４の組成比を有
するターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ数
比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ
＝１５：１〜１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：
４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比
がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素
の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素
化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体膜１３０は、トランジスタのオフ電流を低減するため、バンドギャップが２
．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。
酸化物半導体膜１３０中の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０
１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１
０１６ｃｍ−３以下とすることが好ましい。
アルカリ金属は酸化物半導体を構成する元素ではないため不純物である。また、アルカリ
土類金属も、酸化物半導体を構成する元素ではない場合において不純物となる。特に、ア
ルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である
場合、当該絶縁膜中にＮａ＋として拡散する。また、Ｎａは、酸化物半導体膜内において
、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む
。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリーオ
ン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性の
ばらつきも生じる。よって、酸化物半導体中の不純物となるアルカリ金属の濃度を低減す
ることが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好まし
くは１×１０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい
。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１
×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１
０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
以上に示した酸化物半導体膜１３０を用いることでトランジスタのオフ電流を小さくでき
る。具体的には、チャネル幅１μｍあたりにおけるトランジスタのオフ電流を１×１０−
１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることがで
きる。
また、酸化物半導体膜１３０の成膜時における基板温度は１５０℃以上４５０℃以下、好
ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２０
０℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水
素を含む）などの混入を防ぐことができる。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状
態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
酸化物半導体膜１３０に含まれるインジウム濃度は、ゲート絶縁膜１０３と接しない領域
１３１と比べて、ゲート絶縁膜１０３と接し、かつ下地絶縁膜１０１と接しない領域１３
２の濃度が低い。さらに、酸化物半導体膜１３０におけるゲート絶縁膜１０３と接しない
領域１３１のインジウム濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下である
。つまり、酸化物半導体膜１３０は、インジウム濃度が１０ａｔｏｍｉｃ％以上２５ａｔ
ｏｍｉｃ％以下の領域１３１と、領域１３１よりもインジウム濃度が低い領域１３２を有
する。なお、領域１３２のインジウム濃度は０ａｔｏｍｉｃ％以上１３ａｔｏｍｉｃ％以
下、好ましくは０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％未満である。このように、ゲー
ト絶縁膜１０３と接しない領域１３１と比べて、ゲート絶縁膜１０３と接し、かつ下地絶
縁膜１０１と接しない領域１３２のインジウム濃度を低くすることによって、酸化物半導
体膜１３０上に接して形成されるゲート絶縁膜１０３への、酸化物半導体膜１３０からの
インジウムの拡散を抑制することができる。それにより、ゲートリーク電流の増加を抑制
することができる。
ソース電極およびドレイン電極１０５は、導電材料としてアルミニウム、チタン、クロム
、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタン
グステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造と
して用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチ
タン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグ
ネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜
上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などが
ある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい
。なお、ソース電極およびドレイン電極１０５は配線としても機能する。
ゲート絶縁膜１０３は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ジルコニウム、酸化ハフニ
ウムまたは酸化ガリウム、Ｇａ−Ｚｎ系金属酸化物などを用いればよく、積層または単層
で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。さら
に、高密度プラズマ装置を用いて、酸素を含む雰囲気でプラズマ処理を行うことによって
、ゲート絶縁膜の耐圧を向上させて用いてもよい。
また、ゲート絶縁膜１０３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加
されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−
ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化
シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸
化窒化アルミニウム、および酸化ガリウムのいずれか一以上との積層構造とすることがで
きる。ゲート絶縁膜１０３の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ
以上５０ｎｍ以下とするとよい。
ゲート電極１０８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した
金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジル
コニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート
電極１０８は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含
むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チ
タン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二
層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタ
ン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがあ
る。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネ
オジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは
窒化膜を用いてもよい。
また、ゲート電極１０８は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加
したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１０８とゲート絶縁膜１０３との間に、ゲート絶縁膜１０３に接する材
料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒
素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や
、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい
。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電
気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素
子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも
酸化物半導体膜１３０より高い窒素濃度、具体的には７ａｔｏｍｉｃ％以上のＩｎ−Ｇａ
−Ｚｎ−Ｏ膜を用いる。
層間絶縁膜１１０の材料は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化
シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウムを単層または積
層させて用いることができ、スパッタリング法、ＣＶＤ法などで成膜すればよい。例えば
、プラズマＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガ
スおよび希ガスから適切な原料ガスを混合して成膜すればよい。また、基板温度を２００
℃以上５５０℃以下とすればよい。
また、本実施の形態では、ゲート電極と、ソース電極およびドレイン電極を重畳させる構
成としているが、これに限定されるものではない。例えば、ゲート電極と、ソース電極お
よびドレイン電極が重畳せず、酸化物半導体膜にオフセット領域が形成されていてもよい
。さらに、酸化物半導体膜におけるオフセット領域の電気抵抗値を低減させるために、ド
ーパントが添加されていてもよい。ドーパントとしては、リン（Ｐ）、ホウ素（Ｂ）、砒
素（Ａｓ）、窒素（Ｎ）を用いることができる。
以上のような構造を有することによって、酸化物半導体膜上に接して形成されるゲート絶
縁膜へのインジウムの拡散を抑えることができる。
＜トランジスタの作製方法の一例＞
次に、図１に示したトランジスタの作製方法について、図２を用いて説明する。
図２（Ａ）に示すように、基板１００上に下地絶縁膜１０１を形成する。
次に、下地絶縁膜１０１上にインジウムを含む酸化物半導体膜１３０を形成する。
酸化物半導体膜１３０は、スパッタリング法により、厚さ１ｎｍ以上５０ｎｍ以下の酸化
物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸
化物半導体膜を選択的にエッチングして形成される。
酸化物半導体膜をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェ
ット法、印刷法等を適宜用いて形成することができる。また、酸化物半導体膜のエッチン
グはウエットエッチングまたはドライエッチングを適宜用いることができる。
また、酸化物半導体膜成膜後に、基板１００に加熱処理を施して、酸化物半導体膜から水
分および水素を放出させることが好ましい。また、該加熱処理を行うことによって、より
結晶性の高いＣＡＡＣ−ＯＳ膜を形成することができる。
加熱処理の温度は、酸化物半導体膜から水分および水素を放出させる温度が好ましく、代
表的には、２００℃以上基板１００の歪み点未満、好ましくは２５０℃以上４５０℃以下
とする。
また加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いるこ
とができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で加熱処理
を行うことができる。そのため、ＣＡＡＣ−ＯＳ膜を形成するための時間を短縮すること
ができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アル
ゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また
、酸素雰囲気、減圧雰囲気または真空雰囲気で行ってもよい。処理時間は３分〜２４時間
とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
次に、酸化物半導体膜１３０上に、ソース電極およびドレイン電極１０５を形成する。ソ
ース電極およびドレイン電極１０５は、導電膜を成膜し、該導電膜上にマスクを形成した
後、当該マスクを用いて導電膜を選択的にエッチングして形成される。
次に、図２（Ｂ）に示すように、酸化物半導体膜１３０のソース電極およびドレイン電極
１０５から露出した領域を還元性雰囲気に曝す処理を行う。それにより、後の工程で形成
される、ゲート絶縁膜１０３と接しない領域１３１と、ゲート絶縁膜１０３と接し、かつ
下地絶縁膜１０１と接しない領域１３２が形成される。
還元性雰囲気に曝す処理は、例えばプラズマＣＶＤ装置を用いて行うことができ、還元性
雰囲気とするためのガスとしてシラン（ＳｉＨ４）または水素（Ｈ２）ガスなどを用いる
ことができる。また、これら混合雰囲気でもよい。さらに、当該ガスの分解を促進するた
めに、処理時の基板温度を上げることが好ましい。例えば基板温度を３５０℃以上基板の
歪み点未満とする。
酸化物半導体膜１３０を還元性雰囲気に曝すことによって、酸化物半導体膜に含まれるイ
ンジウムが還元されて脱離する。その結果、酸化物半導体膜において還元性雰囲気に曝さ
れた領域のインジウム濃度が低下する。
このように酸化物半導体膜にインジウム濃度を低下させた領域を形成しておくことによっ
て、後の工程にて酸化物半導体膜と接して形成される絶縁膜（本実施の形態においてはゲ
ート絶縁膜）へ、酸化物半導体膜からインジウムが拡散されるのを抑制することができる
。
次に、図２（Ｃ）に示すように、酸化物半導体膜１３０、ソース電極およびドレイン電極
１０５を覆ってゲート絶縁膜１０３を形成する。さらにゲート絶縁膜１０３上に、ゲート
電極１０８を形成する。ゲート電極１０８は、導電膜を成膜し、該導電膜上にマスクを形
成した後、当該マスクを用いて導電膜を選択的にエッチングして形成される。
次に、ゲート電極１０８およびゲート絶縁膜１０３上に層間絶縁膜１１０を形成する。な
お、ここでは図示しないが、層間絶縁膜１１０を加工してコンタクトホールを形成し、該
コンタクトホールにおいて、ソース電極およびドレイン電極１０５と接続する配線を形成
してもよい。
以上のような工程により、酸化物半導体膜上に接して形成されるゲート絶縁膜へのインジ
ウムの拡散を抑えることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタとは異なる構造のトランジスタに
ついて図３を用いて説明する。
以下に、図３に示すトランジスタの断面図について詳細に説明する。
図３に示すトランジスタは、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０１上の
インジウムを含む酸化物半導体膜１４１と、酸化物半導体膜１４１と接して設けられるソ
ース電極およびドレイン電極１０５と、ソース電極およびドレイン電極１０５と重畳せず
、かつ酸化物半導体膜１４１と接して形成される酸化物絶縁膜１４２と、酸化物絶縁膜１
４２、ソース電極およびドレイン電極１０５を覆って設けられたゲート絶縁膜１０３と、
ゲート絶縁膜１０３を介し、酸化物半導体膜１４１と重畳して設けられたゲート電極１０
８と、ゲート絶縁膜１０３およびゲート電極１０８を覆う層間絶縁膜１１０と、を有する
トランジスタである。さらに、層間絶縁膜１１０を加工してコンタクトホールを形成し、
該コンタクトホールにおいてソース電極およびドレイン電極１０５と接続する配線を設け
てもよい。
酸化物半導体膜１４１は、実施の形態１における酸化物半導体膜１３０と同様に形成すれ
ばよい。
酸化物半導体膜１４１におけるインジウム濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍ
ｉｃ％以下である。また、酸化物半導体膜からインジウムを脱離させることによって、酸
化物半導体膜１４１とインジウムを実質的に含まない領域である酸化物絶縁膜１４２が形
成される。なお、酸化物絶縁膜１４２は酸化物半導体膜１４１の上表面に接し、少なくと
もソース電極およびドレイン電極１０５の間に形成される。
このように、酸化物絶縁膜１４２を形成させることによって、ゲート絶縁膜１０３への、
酸化物半導体膜１４１からのインジウムの拡散を抑制することができ、さらに、酸化物半
導体膜と酸化物絶縁膜との界面特性を良好にすることができる。
また、本実施の形態におけるトランジスタは、実施の形態１と同様の作製方法を用いる事
が出来る。
以上のような構造および作製方法を用いることによって、酸化物半導体膜上に接して形成
されるゲート絶縁膜へのインジウムの拡散を抑えることができ、それによりゲートリーク
電流の増加を抑制することができる。さらに酸化物半導体膜と酸化物絶縁膜との界面特性
を良好にすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２に示したトランジスタとは異なる構
造のトランジスタについて図４（Ｃ）を用いて説明する。実施の形態１および実施の形態
２はトップコンタクト構造であるが、本実施の形態はボトムコンタクト構造である点にお
いて異なる。
図４（Ｃ）に示すトランジスタは、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０
１上のソース電極およびドレイン電極２０５と、ソース電極およびドレイン電極２０５と
一部接して設けられるインジウムを含む酸化物半導体膜２３０と、酸化物半導体膜２３０
、ソース電極およびドレイン電極２０５を覆って設けられたゲート絶縁膜２０３と、ゲー
ト絶縁膜２０３を介し、酸化物半導体膜２３０と重畳して設けられたゲート電極２０８と
、ゲート絶縁膜２０３およびゲート電極２０８を覆う層間絶縁膜２１０と、を有し、酸化
物半導体膜２３０は、ゲート絶縁膜２０３と接しない領域２３１と、ゲート絶縁膜２０３
と接し、かつ下地絶縁膜１０１と接しない領域２３２からなるトランジスタである。酸化
物半導体膜２３０は、下地絶縁膜１０１と接する領域２３１と、ゲート絶縁膜２０３と接
し、かつゲート絶縁膜２０３と領域２３１との間にある領域２３２を含むとも言える。さ
らに、層間絶縁膜２１０を加工してコンタクトホールを形成し、該コンタクトホールにお
いてソース電極およびドレイン電極２０５と接続する配線を設けてもよい。
また、本実施の形態における酸化物半導体膜、ソース電極およびドレイン電極、ゲート絶
縁膜、ゲート電極、層間絶縁膜は、実施の形態１と同様に形成すればよい。
また、本実施の形態では、ゲート電極と、ソース電極およびドレイン電極を重畳させる構
成としているが、これに限定されるものではない。例えば、ゲート電極と、ソース電極お
よびドレイン電極が重畳せず、酸化物半導体膜にオフセット領域が形成されていてもよい
。さらに、酸化物半導体膜におけるオフセット領域の電気抵抗値を低減させるために、ド
ーパントが添加されていてもよい。ドーパントとしては、リン（Ｐ）、ホウ素（Ｂ）、砒
素（Ａｓ）、窒素（Ｎ）を用いることができる。
酸化物半導体膜２３０に含まれるインジウム濃度は、ゲート絶縁膜２０３と接しない領域
２３１と比べて、ゲート絶縁膜２０３と接し、かつ下地絶縁膜１０１と接しない領域２３
２の濃度が低い。さらに、酸化物半導体膜２３０におけるゲート絶縁膜２０３と接しない
領域２３１のインジウム濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下である
。つまり、酸化物半導体膜２３０は、インジウム濃度が１０ａｔｏｍｉｃ％以上２５ａｔ
ｏｍｉｃ％以下の領域２３１と、領域２３１よりもインジウム濃度が低い領域２３２を有
する。なお、領域２３２のインジウム濃度は０ａｔｏｍｉｃ％以上１３ａｔｏｍｉｃ％以
下、好ましくは０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％未満である。このように、ゲー
ト絶縁膜２０３と接しない領域２３１と比べて、ゲート絶縁膜２０３と接し、かつ下地絶
縁膜１０１と接しない領域２３２の濃度を低くすることによって、酸化物半導体膜２３０
上に接して形成されるゲート絶縁膜２０３への、酸化物半導体膜２３０からのインジウム
の拡散を抑制することができる。
以上のような構造を有することによって、酸化物半導体膜上に接して形成されるゲート絶
縁膜へのインジウムの拡散を抑えることができる。
＜トランジスタの作製方法の一例＞
次に、図４（Ｃ）に示したトランジスタの作製方法について、図４（Ａ）乃至図４（Ｃ）
を用いて説明する。
図４（Ａ）に示すように、基板１００上に下地絶縁膜１０１を形成する。
次に、下地絶縁膜１０１上にソース電極およびドレイン電極２０５を形成する。ソース電
極およびドレイン電極２０５は、導電膜を成膜し、該導電膜上にマスクを形成した後、当
該マスクを用いて導電膜を選択的にエッチングして形成される。
次に、ソース電極およびドレイン電極２０５上に、インジウムを含む酸化物半導体膜２３
０を形成する。
酸化物半導体膜２３０は、スパッタリング法により、厚さ１ｎｍ以上５０ｎｍ以下の酸化
物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸
化物半導体膜を選択的にエッチングして形成される。
酸化物半導体膜をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェ
ット法、印刷法等を適宜用いて形成することができる。また、酸化物半導体膜のエッチン
グはウエットエッチングまたはドライエッチングを適宜用いることができる。
また、酸化物半導体膜成膜後に、基板１００に加熱処理を施して、酸化物半導体膜から水
分および水素を放出させることが好ましい。また、該加熱処理を行うことによって、より
結晶性の高いＣＡＡＣ−ＯＳ膜を形成することができる。
加熱処理の温度は、酸化物半導体膜から水分および水素を放出させる温度が好ましく、代
表的には、２００℃以上基板１００の歪み点未満、好ましくは２５０℃以上４５０℃以下
とする。
また加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用
いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で加
熱処理を行うことができる。そのため、ＣＡＡＣ−ＯＳ膜を形成するための時間を短縮す
ることができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アル
ゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また
、酸素雰囲気、減圧雰囲気または真空雰囲気で行ってもよい。処理時間は３分〜２４時間
とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
次に、図４（Ｂ）に示すように、酸化物半導体膜２３０を還元性雰囲気に曝す処理を行う
。それにより、後の工程で形成される、ゲート絶縁膜２０３と接しない領域２３１と、ゲ
ート絶縁膜２０３と接し、かつ下地絶縁膜１０１と接しない領域２３２が形成される。
還元性雰囲気に曝す処理は、例えばプラズマＣＶＤ装置を用いて行うことができ、還元性
雰囲気とするためのガスとしてシラン（ＳｉＨ４）または水素（Ｈ２）ガスなどを用いる
ことができる。また、これら混合雰囲気でもよい。さらに、ガスの分解を促進するために
、処理時の基板温度を上げることが好ましい。例えば基板温度を３５０℃以上基板の歪み
点未満とする。
酸化物半導体膜２３０を還元性雰囲気に曝すことによって、酸化物半導体膜に含まれるイ
ンジウムが還元されて脱離する。その結果、酸化物半導体膜において還元性雰囲気に曝さ
れた領域のインジウム濃度が低下する。
このように酸化物半導体膜にインジウム濃度を低下させた領域を形成しておくことによっ
て、後の工程にて酸化物半導体膜と接して形成される絶縁膜（本実施の形態においてはゲ
ート絶縁膜）へ、酸化物半導体膜からインジウムが拡散されるのを抑制することができる
。
次に、図４（Ｃ）に示すように、酸化物半導体膜２３０、ソース電極およびドレイン電極
２０５を覆ってゲート絶縁膜２０３を形成する。さらにゲート絶縁膜２０３上に、ゲート
電極２０８を形成する。ゲート電極２０８は、導電膜を成膜し、該導電膜上にマスクを形
成した後、当該マスクを用いて導電膜を選択的にエッチングして形成される。
次に、ゲート電極２０８およびゲート絶縁膜２０３上に層間絶縁膜２１０を形成する。な
お、ここでは図示しないが、層間絶縁膜２１０を加工してコンタクトホールを形成し、該
コンタクトホールにおいて、ソース電極およびドレイン電極２０５と接続する配線を形成
してもよい。
以上のような工程により、酸化物半導体膜上に接して形成されるゲート絶縁膜へのインジ
ウムの拡散を抑えることができる。それによりゲートリーク電流の増加を抑制することが
できる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示したトランジスタとは異なる構造
のトランジスタについて図５（Ｃ）を用いて説明する。
図５（Ｃ）に示すトランジスタは、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０
１上のインジウムを含む酸化物半導体膜３３０と、酸化物半導体膜３３０を覆って設けら
れたゲート絶縁膜３０３と、ゲート絶縁膜３０３を介し、酸化物半導体膜３３０と重畳し
て設けられたゲート電極３０８と、ゲート絶縁膜３０３およびゲート電極３０８を覆う層
間絶縁膜３１０と、を有する。酸化物半導体膜３３０は、ゲート絶縁膜３０３と接しない
領域３３１と、ゲート絶縁膜３０３と接し、かつ下地絶縁膜１０１と接しない領域３３２
からなる。つまり、酸化物半導体膜３３０は、下地絶縁膜１０１と接する領域３３１と、
ゲート絶縁膜３０３と接し、かつゲート絶縁膜３０３と領域３３１との間にある領域３３
２からなる。さらに、層間絶縁膜３１０を加工してコンタクトホールを形成し、該コンタ
クトホールにおいて酸化物半導体膜３３０と接続する配線３１２が形成されている。
また、本実施の形態における酸化物半導体膜、ゲート絶縁膜、ゲート電極、層間絶縁膜は
、実施の形態１と同様に形成すればよい。また、配線は実施の形態１におけるソース電極
およびドレイン電極と同様に形成すればよい。
また、本実施の形態では特に図示しないが、ゲート電極をマスクにして、セルフアライン
で酸化物半導体膜にドーパントが添加されていてもよい。ドーパントとしては、リン（Ｐ
）、ホウ素（Ｂ）、砒素（Ａｓ）、窒素（Ｎ）を用いることができる。酸化物半導体膜に
ドーパントを添加することによって、添加された領域の電気抵抗値が低下し、配線とのコ
ンタクト抵抗を下げることが出来る。
酸化物半導体膜３３０に含まれるインジウム濃度は、ゲート絶縁膜３０３と接しない領域
３３１と比べて、ゲート絶縁膜３０３と接し、かつ下地絶縁膜１０１と接しない領域３３
２の濃度が低い。さらに、酸化物半導体膜３３０におけるゲート絶縁膜３０３と接しない
領域３３１のインジウム濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下である
。つまり、酸化物半導体膜３３０は、インジウム濃度が１０ａｔｏｍｉｃ％以上２５ａｔ
ｏｍｉｃ％以下の領域３３１と、領域３３１よりもインジウム濃度が低い領域３３２を有
する。なお、領域３３２のインジウム濃度は０ａｔｏｍｉｃ％以上１３ａｔｏｍｉｃ％以
下、好ましくは０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％未満である。このように、ゲー
ト絶縁膜３０３と接しない領域３３１と比べて、ゲート絶縁膜３０３と接し、かつ下地絶
縁膜１０１と接しない領域３３２の濃度を低くすることによって、酸化物半導体膜３３０
上に接して形成されるゲート絶縁膜３０３への、酸化物半導体膜３３０からのインジウム
の拡散を抑制することができる。
以上のような構造を有することによって、酸化物半導体膜上に接して形成されるゲート絶
縁膜へのインジウムの拡散を抑えることができる。それによりゲートリーク電流の増加を
抑制することができる。
＜トランジスタの作製方法の一例＞
次に、図５（Ｃ）に示したトランジスタの作製方法について、図５（Ａ）乃至図５（Ｃ）
を用いて説明する。
図５（Ａ）に示すように、基板１００上に下地絶縁膜１０１を形成する。
次に、下地絶縁膜１０１上にインジウムを含む酸化物半導体膜３３０を形成する。
酸化物半導体膜３３０は、スパッタリング法により、厚さ１ｎｍ以上５０ｎｍ以下の酸化
物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸
化物半導体膜を選択的にエッチングして形成される。
酸化物半導体膜をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェ
ット法、印刷法等を適宜用いて形成することができる。また、酸化物半導体膜のエッチン
グはウエットエッチングまたはドライエッチングを適宜用いることができる。
また、酸化物半導体膜成膜後に、基板１００に加熱処理を施して、酸化物半導体膜から水
分および水素を放出させることが好ましい。また、該加熱処理を行うことによって、より
結晶性の高いＣＡＡＣ−ＯＳ膜を形成することができる。
加熱処理の温度は、酸化物半導体膜から水分および水素を放出させる温度が好ましく、代
表的には、２００℃以上基板１００の歪み点未満、好ましくは２５０℃以上４５０℃以下
とする。
また加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いるこ
とができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で加熱処理
を行うことができる。そのため、ＣＡＡＣ−ＯＳ膜を形成するための時間を短縮すること
ができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アル
ゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また
、酸素雰囲気、減圧雰囲気または真空雰囲気で行ってもよい。処理時間は３分〜２４時間
とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
次に、図５（Ｂ）に示すように、酸化物半導体膜３３０を還元性雰囲気に曝す処理を行う
。それにより、後の工程で形成される、ゲート絶縁膜３０３と接しない領域３３１と、ゲ
ート絶縁膜３０３と接し、かつ下地絶縁膜１０１と接しない領域３３２が形成される。
還元性雰囲気は、例えばプラズマＣＶＤ装置を用いて行うことができ、還元性雰囲気とす
るためのガスとしてシラン（ＳｉＨ４）または水素（Ｈ２）ガスなどを用いることができ
る。また、これら混合雰囲気でもよい。さらに、ガスの分解を促進するために、処理時の
基板温度を上げることが好ましい。例えば基板温度を３５０℃以上基板の歪み点未満とす
る。
酸化物半導体膜３３０を還元性雰囲気に曝すことによって、酸化物半導体膜に含まれるイ
ンジウムが還元されて脱離する。その結果、酸化物半導体膜において還元性雰囲気に曝さ
れた領域のインジウム濃度が低下する。
このように酸化物半導体膜にインジウム濃度を低下させた領域を形成しておくことによっ
て、後の工程にて酸化物半導体膜と接して形成される絶縁膜（本実施の形態においてはゲ
ート絶縁膜）へ、酸化物半導体膜からインジウムが拡散されるのを抑制することができる
。
次に、図５（Ｃ）に示すように、酸化物半導体膜３３０を覆ってゲート絶縁膜３０３を形
成する。さらにゲート絶縁膜３０３上に、ゲート電極３０８を形成する。ゲート電極３０
８は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を
選択的にエッチングして形成される。
次に、ゲート電極３０８およびゲート絶縁膜３０３上に層間絶縁膜３１０を形成する。次
に、層間絶縁膜３１０を加工してコンタクトホールを形成し、該コンタクトホールにおい
て、酸化物半導体膜３３０と接続する配線３１２を形成する。
以上のような工程により、酸化物半導体膜上に接して形成されるゲート絶縁膜へのインジ
ウムの拡散を抑えることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示したトランジスタとは異なる構造
のトランジスタについて図６（Ｃ）を用いて説明する。
図６（Ｃ）に示すトランジスタは、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０
１上のゲート電極４０８と、ゲート電極４０８を覆って設けられたゲート絶縁膜４０３と
、ゲート絶縁膜４０３上のインジウムを含む酸化物半導体膜４３０と、酸化物半導体膜４
３０と一部接して設けられるソース電極およびドレイン電極４０５と、酸化物半導体膜４
３０、ソース電極およびドレイン電極４０５を覆う層間絶縁膜４１０と、を有する。酸化
物半導体膜４３０は、層間絶縁膜４１０と接しない領域４３１と、層間絶縁膜４１０と接
し、かつゲート絶縁膜４０３と接しない領域４３２からなる。酸化物半導体膜４３０は、
ゲート絶縁膜４０３と接する領域４３１と、層間絶縁膜４１０と接し、かつ層間絶縁膜４
１０と領域４３１との間にある領域４３２を含むとも言える。さらに、層間絶縁膜４１０
を加工してコンタクトホールを形成し、該コンタクトホールにおいてソース電極およびド
レイン電極４０５と接続する配線を設けてもよい。
また、本実施の形態における酸化物半導体膜、ソース電極およびドレイン電極、ゲート絶
縁膜、ゲート電極、層間絶縁膜は、実施の形態１と同様に形成すればよい。
酸化物半導体膜４３０に含まれるインジウム濃度は、層間絶縁膜４１０と接しない領域４
３１と比べて、層間絶縁膜４１０と接し、かつゲート絶縁膜４０３と接しない領域４３２
の濃度が低い。さらに、酸化物半導体膜４３０における層間絶縁膜４１０と接しない領域
４３１のインジウム濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下である。つ
まり、酸化物半導体膜４３０は、インジウム濃度が１０ａｔｏｍｉｃ％以上２５ａｔｏｍ
ｉｃ％以下の領域４３１と、領域４３１よりもインジウム濃度が低い領域４３２を有する
。なお、領域４３２のインジウム濃度は０ａｔｏｍｉｃ％以上１３ａｔｏｍｉｃ％以下、
好ましくは０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％未満である。このように、層間絶縁
膜４１０と接しない領域４３１と比べて、層間絶縁膜４１０と接し、かつゲート絶縁膜４
０３と接しない領域４３２の濃度を低くすることによって、酸化物半導体膜４３０上に接
して形成される層間絶縁膜４１０への、酸化物半導体膜４３０からのインジウムの拡散を
抑制することができる。
以上のような構造を有することによって、酸化物半導体膜上に接して形成される層間絶縁
膜へのインジウムの拡散を抑えることができる。それにより層間絶縁膜を介したリーク電
流の増加を抑制することができる。
＜トランジスタの作製方法の一例＞
次に、図６（Ｃ）に示したトランジスタの作製方法について、図６（Ａ）乃至図６（Ｃ）
を用いて説明する。
図６（Ａ）に示すように、基板１００上に下地絶縁膜１０１を形成する。
次に、下地絶縁膜１０１上にゲート電極４０８を形成する。ゲート電極４０８は、導電膜
を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッ
チングして形成される。
次に、ゲート電極４０８を覆ってゲート絶縁膜４０３を形成し、該ゲート絶縁膜４０３上
にインジウムを含む酸化物半導体膜４３０を形成する。
酸化物半導体膜４３０は、スパッタリング法により、厚さ１ｎｍ以上５０ｎｍ以下の酸化
物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸
化物半導体膜を選択的にエッチングして形成される。
酸化物半導体膜をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェ
ット法、印刷法等を適宜用いて形成することができる。また、酸化物半導体膜のエッチン
グはウエットエッチングまたはドライエッチングを適宜用いることができる。
また、酸化物半導体膜成膜後に、基板１００に加熱処理を施して、酸化物半導体膜から水
分および水素を放出させることが好ましい。また、該加熱処理を行うことによって、より
結晶性の高いＣＡＡＣ−ＯＳ膜を形成することができる。
加熱処理の温度は、酸化物半導体膜から水分および水素を放出させる温度が好ましく、代
表的には、２００℃以上基板１００の歪み点未満、好ましくは２５０℃以上４５０℃以下
とする。
また加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用
いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で加
熱処理を行うことができる。そのため、ＣＡＡＣ−ＯＳ膜を形成するための時間を短縮す
ることができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アル
ゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また
、酸素雰囲気、減圧雰囲気または真空雰囲気で行ってもよい。処理時間は３分〜２４時間
とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
次に、酸化物半導体膜４３０と一部接してソース電極およびドレイン電極４０５を形成す
る。ソース電極およびドレイン電極４０５は、導電膜を成膜し、該導電膜上にマスクを形
成した後、当該マスクを用いて導電膜を選択的にエッチングして形成される。
次に、図６（Ｂ）に示すように、酸化物半導体膜４３０を還元性雰囲気に曝す処理を行う
。それにより、後の工程で形成される、層間絶縁膜４１０と接しない領域４３１と、層間
絶縁膜４１０と接し、かつゲート絶縁膜４０３と接しない領域４３２が形成される。
還元性雰囲気は、例えばプラズマＣＶＤ装置を用いて行うことができ、還元性雰囲気とす
るためのガスとしてシラン（ＳｉＨ４）または水素（Ｈ２）ガスなどを用いることができ
る。またこれら混合雰囲気でもよい。さらに、ガスの分解を促進するために、処理時の基
板温度を上げることが好ましい。例えば基板温度を３５０℃以上基板の歪み点未満とする
。
酸化物半導体膜４３０を還元性雰囲気に曝すことによって、酸化物半導体膜に含まれるイ
ンジウムが還元されて脱離する。その結果、酸化物半導体膜において還元性雰囲気に曝さ
れた領域のインジウム濃度が低下する。
このように酸化物半導体膜にインジウム濃度を低下させた領域を形成しておくことによっ
て、後の工程にて酸化物半導体膜と接して形成される絶縁膜（本実施の形態においては層
間絶縁膜）へ、酸化物半導体膜からインジウムが拡散されるのを抑制することができる。
次に、図６（Ｃ）に示すように、酸化物半導体膜４３０、ソース電極およびドレイン電極
４０５を覆って層間絶縁膜４１０を形成する。なお、ここでは図示しないが、層間絶縁膜
４１０を加工してコンタクトホールを形成し、該コンタクトホールにおいて、ソース電極
およびドレイン電極４０５と接続する配線を形成してもよい。
以上のような工程により、酸化物半導体膜上に接して形成される層間絶縁膜へのインジウ
ムの拡散を抑えることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５に示したトランジスタとは異なる構造
のトランジスタについて図７を用いて説明する。
以下に、図７に示すトランジスタの断面図について詳細に説明する。
図７に示すトランジスタは、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０１上の
ゲート電極４０８と、ゲート電極４０８を覆って設けられたゲート絶縁膜４０３と、ゲー
ト絶縁膜４０３上のインジウムを含む酸化物半導体膜４４１と、酸化物半導体膜４４１と
接して設けられるソース電極およびドレイン電極４０５と、ソース電極およびドレイン電
極４０５と重畳せず、かつ酸化物半導体膜４４１と接して形成される酸化物絶縁膜４４２
と、酸化物絶縁膜４４２、ソース電極およびドレイン電極４０５を覆う層間絶縁膜４１０
と、を有するトランジスタである。さらに、層間絶縁膜４１０を加工してコンタクトホー
ルを形成し、該コンタクトホールにおいてソース電極およびドレイン電極４０５と接続す
る配線を設けてもよい。
酸化物半導体膜４４１は、実施の形態５における酸化物半導体膜４３０と同様に形成すれ
ばよい。
酸化物半導体膜４４１におけるインジウム濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍ
ｉｃ％以下である。また、酸化物半導体膜からインジウムを脱離させることによって、酸
化物半導体膜４４１と、インジウムを実質的に含まない領域である酸化物絶縁膜４４２が
形成される。なお、酸化物絶縁膜４４２は酸化物半導体膜４４１の上表面に接し、少なく
ともソース電極およびドレイン電極４０５の間に形成される。
このように、酸化物絶縁膜４４２を形成させることによって、層間絶縁膜４１０への、酸
化物半導体膜４４１からのインジウムの拡散を抑制することができる。さらに、酸化物半
導体膜と酸化物絶縁膜との界面特性を良好にすることができる。
また、本実施の形態におけるトランジスタは、実施の形態５と同様の作製方法を用いる事
が出来る。
以上のような構造および作製方法を用いることによって、酸化物半導体膜上に接して形成
される層間絶縁膜へのインジウムの拡散を抑えることができ、さらに酸化物半導体膜と酸
化物絶縁膜との界面特性を良好にすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６に示したトランジスタとは異なる構造
のトランジスタについて図８（Ｃ）を用いて説明する。
図８（Ｃ）に示すトランジスタは、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０
１上のゲート電極５０８と、ゲート電極５０８を覆って設けられたゲート絶縁膜５０３と
、ゲート絶縁膜５０３上のソース電極およびドレイン電極５０５と、ソース電極およびド
レイン電極５０５と一部接して設けられるインジウムを含む酸化物半導体膜５３０と、酸
化物半導体膜５３０、ソース電極およびドレイン電極５０５を覆う層間絶縁膜５１０と、
を有する。酸化物半導体膜５３０は、層間絶縁膜５１０と接しない領域５３１と、層間絶
縁膜５１０と接し、かつゲート絶縁膜５０３と接しない領域５３２からなる。酸化物半導
体膜５３０は、ゲート絶縁膜５０３と接する領域５３１と、層間絶縁膜５１０と接し、か
つ層間絶縁膜５１０と領域５３１との間にある領域５３２を含むとも言える。さらに、層
間絶縁膜５１０を加工してコンタクトホールを形成し、該コンタクトホールにおいてソー
ス電極およびドレイン電極５０５と接続する配線を設けてもよい。
また、本実施の形態における酸化物半導体膜、ソース電極およびドレイン電極、ゲート絶
縁膜、ゲート電極、層間絶縁膜は、実施の形態１と同様に形成すればよい。
酸化物半導体膜５３０に含まれるインジウム濃度は、層間絶縁膜５１０と接しない領域５
３１と比べて、層間絶縁膜５１０と接し、かつゲート絶縁膜５０３と接しない領域５３２
の濃度が低い。さらに、酸化物半導体膜５３０における層間絶縁膜５１０と接しない領域
５３１のインジウム濃度は、１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下である。つ
まり、酸化物半導体膜５３０は、インジウム濃度が１０ａｔｏｍｉｃ％以上２５ａｔｏｍ
ｉｃ％以下の領域５３１と、領域５３１よりもインジウム濃度が低い領域５３２を有する
。なお、領域５３２のインジウム濃度は０ａｔｏｍｉｃ％以上１３ａｔｏｍｉｃ％以下、
好ましくは０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％未満である。このように、層間絶縁
膜５１０と接しない領域５３１と比べて、層間絶縁膜５１０と接し、かつゲート絶縁膜５
０３と接しない領域５３２の濃度を低くすることによって、酸化物半導体膜５３０上に接
して形成される層間絶縁膜５１０への、酸化物半導体膜５３０からのインジウムの拡散を
抑制することができる。
以上のような構造を有することによって、酸化物半導体膜上に接して形成される層間絶縁
膜へのインジウムの拡散を抑えることができる。それにより層間絶縁膜を介したリーク電
流の増加を抑制することができる。
＜トランジスタの作製方法の一例＞
次に、図８（Ｃ）に示したトランジスタの作製方法について、図８（Ａ）乃至図８（Ｃ）
を用いて説明する。
図８（Ａ）に示すように、基板１００上に下地絶縁膜１０１を形成する。
次に、下地絶縁膜１０１上にゲート電極５０８を形成する。ゲート電極５０８は、導電膜
を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッ
チングして形成される。
次に、ゲート電極５０８を覆ってゲート絶縁膜５０３を形成し、該ゲート絶縁膜５０３上
にソース電極およびドレイン電極５０５を形成する。ソース電極およびドレイン電極５０
５は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を
選択的にエッチングして形成される。
次に、ソース電極およびドレイン電極５０５と一部接してインジウムを含む酸化物半導体
膜５３０を形成する。
酸化物半導体膜５３０は、スパッタリング法により、厚さ１ｎｍ以上５０ｎｍ以下の酸化
物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸
化物半導体膜を選択的にエッチングして形成される。
酸化物半導体膜をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェ
ット法、印刷法等を適宜用いて形成することができる。また、酸化物半導体膜のエッチン
グはウエットエッチングまたはドライエッチングを適宜用いることができる。
また、酸化物半導体膜成膜後に、基板１００に加熱処理を施して、酸化物半導体膜から水
分および水素を放出させることが好ましい。また、該加熱処理を行うことによって、より
結晶性の高いＣＡＡＣ−ＯＳ膜を形成することができる。
加熱処理の温度は、酸化物半導体膜から水分および水素を放出させる温度が好ましく、代
表的には、２００℃以上基板１００の歪み点未満、好ましくは２５０℃以上４５０℃以下
とする。
また加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用
いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で加
熱処理を行うことができる。そのため、ＣＡＡＣ−ＯＳ膜を形成するための時間を短縮す
ることができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アル
ゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また
、酸素雰囲気、減圧雰囲気または真空雰囲気で行ってもよい。処理時間は３分〜２４時間
とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
次に、図８（Ｂ）に示すように、酸化物半導体膜５３０を還元性雰囲気に曝す処理を行う
。それにより、後の工程で形成される層間絶縁膜５１０と接しない領域５３１と、層間絶
縁膜５１０と接し、かつゲート絶縁膜５０３と接しない領域５３２が形成される。
還元性雰囲気は、例えばプラズマＣＶＤ装置を用いて行うことができ、還元性雰囲気とす
るためのガスとしてシラン（ＳｉＨ４）または水素（Ｈ２）ガスなどを用いることができ
る。またこれら混合雰囲気でもよい。さらに、ガスの分解を促進するために、処理時の基
板温度を上げることが好ましい。例えば基板温度を３５０℃以上基板の歪み点未満とする
。
酸化物半導体膜５３０を還元性雰囲気に曝すことによって、酸化物半導体膜に含まれるイ
ンジウムが還元されて脱離する。その結果、酸化物半導体膜において還元性雰囲気に曝さ
れた領域のインジウム濃度が低下する。
このように酸化物半導体膜にインジウム濃度を低下させた領域を形成しておくことによっ
て、後の工程にて酸化物半導体膜と接して形成される絶縁膜（本実施の形態においては層
間絶縁膜）へ、酸化物半導体膜からインジウムが拡散されるのを抑制することができる。
次に、図８（Ｃ）に示すように、酸化物半導体膜５３０、ソース電極およびドレイン電極
５０５を覆って層間絶縁膜５１０を形成する。なお、ここでは図示しないが、層間絶縁膜
５１０を加工してコンタクトホールを形成し、該コンタクトホールにおいて、ソース電極
およびドレイン電極５０５と接続する配線を形成してもよい。
以上のような工程により、酸化物半導体膜上に接して形成される層間絶縁膜へのインジウ
ムの拡散を抑えることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７に示したトランジスタを用いて作製し
た液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形
態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置
の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一
形態を適用することも、当業者であれば容易に想到しうるものである。
図９にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、
ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２０
０を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素
子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構
成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート
線ＧＬと記載することもある。
トランジスタ２２３０は、実施の形態１乃至実施の形態７で示したトランジスタを用いる
。本発明の一態様であるトランジスタは酸化物半導体を用いたトランジスタであるため、
電界効果移動度が高く、表示品位の高い表示装置を得ることができる。
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２
２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一
方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０
の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。な
お、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１
乃至実施の形態７で示したトランジスタを含んでもよい。
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１
乃至実施の形態７で示したトランジスタを含んでもよい。
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基
板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴ
ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続しても
よい。
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好
ましい。保護回路は、非線形素子を用いて構成することが好ましい。
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると
、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャ
パシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ
状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積され
た電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２
０の充電に移る。このようにして、１行からｂ行の充電を行う。
なお、トランジスタ２２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持
する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む
。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。ま
た、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な
消費電力を低減することができる。
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装
置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、実施の形態１乃至実施の形態７で示したトランジスタを用いて、半導
体記憶装置を作製する例について説明する。
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある
。
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態７
で示したトランジスタを適用することができる。
まずは、実施の形態１乃至実施の形態７で示したトランジスタを適用したＤＲＡＭについ
て図１０を用いて説明する。
ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタ
Ｔｒと、キャパシタＣと、を有する（図１０（Ａ）参照。）。
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１
０（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充
電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する
。この期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間に
リフレッシュをする必要がある。
ここで、トランジスタＴｒに実施の形態１乃至実施の形態７で示したトランジスタを適用
すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレ
ッシュ回数を減らすことが可能となるため、消費電力を低減することができる。例えば、
高純度化されオフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となっ
た酸化物半導体膜を用いたトランジスタでＤＲＡＭを構成すると、電力を供給せずに数日
間から数十年間に渡ってデータを保持することが可能となる。
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいＤＲＡＭを得
ることができる。
次に、実施の形態１乃至実施の形態７で示したトランジスタを適用した不揮発性メモリに
ついて図１１を用いて説明する。
図１１（Ａ）は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ
＿１と、トランジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタ
Ｔｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジ
スタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレイ
ンと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する
容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジ
スタＴｒ＿２のゲートと接続するノードＮと、を有する。
なお、本実施の形態に示す不揮発性メモリは、ノードＮの電圧に応じて、トランジスタＴ
ｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図１１（Ｂ）は容
量配線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関
係を説明する図である。
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例え
ば、ソース配線ＳＬ＿１の電圧をＶＤＤとする。このとき、ゲート配線ＧＬ＿１の電圧を
トランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電圧以上とすることで、ノ
ードＮの電圧をＨＩＧＨにすることができる。また、ゲート配線ＧＬ＿１の電圧をトラン
ジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電圧をＬＯＷにする
ことができる。
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ
−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０Ｖ
にてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０Ｖに
てＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することがで
きる。
ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態７で示したトランジスタを
適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮ
に蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリークすることを抑制でき
る。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を
用いることでトランジスタＴｒ＿１のしきい値電圧が制御されるため、書き込みに必要な
電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減する
ことができる。
なお、トランジスタＴｒ＿２に、実施の形態１乃至実施の形態７で示したトランジスタを
適用しても構わない。
次に、図１１に示した不揮発性メモリにおいて、キャパシタを含まない構成について図１
２を用いて説明する。
図１２は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と
、トランジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタＴｒ＿
１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴ
ｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接
続するドレイン配線ＤＬ＿２と、トランジスタＴｒ＿１のドレインおよびトランジスタＴ
ｒ＿２のゲートが接続して形成されるノードＮと、を有する。
トランジスタＴｒ＿１がノーマリーオフであり、かつオフ電流の極めて小さなトランジス
タを用いる場合、キャパシタを設けなくてもＴｒ＿１のドレインとＴｒ＿２のゲートの間
のノードＮに電荷を保持できる。キャパシタを設けない構成であるため、小面積化が可能
となり、キャパシタを設けた場合と比べ、前述の不揮発性メモリを用いたメモリモジュー
ルの集積度を高めることができる。ただし、トランジスタＴｒ＿１がノーマリーオンであ
る場合やオフ電流がやや大きい場合でも、トランジスタＴｒ＿１にバックゲート、トラン
ジスタまたはダイオードを設けることでしきい値電圧を制御して適用することができる。
また、本実施の形態では、配線を４本または５本用いる不揮発性メモリを示したが、これ
に限定されるものではない。例えば、ソース配線ＳＬ＿１とドレイン配線ＤＬ＿２を共通
にする構成としても構わない。
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力が小さく、集
積度の高い半導体記憶装置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態１０）
酸化物半導体を用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１３（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１３（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図１３（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず
、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図１３（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態９に記載されている記憶素子を用いることがで
きる。
図１３（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源電圧の供給を停止することに関しては、図１３（Ｂ）または図１３（Ｃ）に示すよう
に、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、
スイッチング素子を設けることにより行うことができる。以下に図１３（Ｂ）および図１
３（Ｃ）の回路の説明を行う。
図１３（Ｂ）および図１３（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に、酸化物半導体を用いたトランジスタを含む記憶回路の構成の一例を示す。
図１３（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の
形態５に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各
記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤ
Ｄが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信
号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１３（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャッ
プの大きい半導体を有するトランジスタを用いており、該トランジスタは、そのゲートに
与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１３（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図１３（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有す
る各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、ス
イッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても
よい。
また、図１３（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチ
ング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の
一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子
１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１１）
本実施の形態では、実施の形態１乃至実施の形態１０を適用した電子機器の例について説
明する。
図１４（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフ
ォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し
、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ
９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線
回路または記憶回路に本発明の一態様を適用することもできる。
図１４（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する
。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用いる
ことで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとす
ることができる。
図１４（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マ
イクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９
３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに
本発明の一態様を適用することもできる。
本発明の一態様を用いることで、電子機器の性能を高め、かつ信頼性を高めることができ
る。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、インジウムを含む酸化物半導体膜を還元性雰囲気に曝し、酸化物半導体膜
表面における膜組成を調査した結果について説明する。
作製した試料は、ガラス基板上に酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ（原子数比
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）ターゲットを用いてスパッタリング法によって３０ｎｍ
の厚さで形成して作製した。その後、プラズマＣＶＤ装置により、種々の雰囲気にて処理
を行った。
プラズマＣＶＤ装置による処理条件は、窒素雰囲気で基板温度４００℃に保持、シラン雰
囲気で基板温度２００℃に保持、シラン雰囲気で基板温度４００℃に保持、の３条件で行
い、共通の条件として、処理圧力は１３３Ｐａ、処理時間は５ｍｉｎで行った。また、比
較のため、未処理条件をリファレンスとした。これら条件によって作製した試料について
、酸化物半導体膜表面の組成を、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅ
ｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化して評価した。
ＸＰＳ分析結果を表１に示す。
この結果より、未処理試料とは異なる組成を示したのは、シラン雰囲気で基板温度４００
℃に保持した条件の試料のみであることがわかった。この結果から、処理雰囲気は不活性
である窒素雰囲気では酸化物半導体膜からインジウムを脱離させる効果が無く、還元性雰
囲気であるシラン雰囲気だと、酸化物半導体膜からインジウムを脱離させる効果があるこ
とがわかった。つまり、処理雰囲気は不活性である窒素雰囲気では酸化物半導体膜中のイ
ンジウム濃度を低下させる効果はなく、還元性雰囲気であるシラン雰囲気だと、酸化物半
導体膜中のインジウム濃度を低下させる効果があることがわかった。また、シラン雰囲気
で処理温度４００℃であれば酸化物半導体膜からインジウムを脱離させる効果が顕著に見
えることから、還元性雰囲気を形成する気体がより分解しやすいように、雰囲気の温度を
上げることが好ましいことがわかった。
１００ 基板
１０１ 下地絶縁膜
１０３ ゲート絶縁膜
１０５ ソース電極およびドレイン電極
１０８ ゲート電極
１１０ 層間絶縁膜
１３０ 酸化物半導体膜
１３１ 領域
１３２ 領域
１４１ 酸化物半導体膜
１４２ 酸化物絶縁膜
２０３ ゲート絶縁膜
２０５ ソース電極およびドレイン電極
２０８ ゲート電極
２１０ 層間絶縁膜
２３０ 酸化物半導体膜
２３１ 領域
２３２ 領域
３０３ ゲート絶縁膜
３０８ ゲート電極
３１０ 層間絶縁膜
３１２ 配線
３３０ 酸化物半導体膜
３３１ 領域
３３２ 領域
４０３ ゲート絶縁膜
４０５ ソース電極およびドレイン電極
４０８ ゲート電極
４１０ 層間絶縁膜
４３０ 酸化物半導体膜
４３１ 領域
４３２ 領域
４４１ 酸化物半導体膜
４４２ 酸化物絶縁膜
５０３ ゲート絶縁膜
５０５ ソース電極およびドレイン電極
５０８ ゲート電極
５１０ 層間絶縁膜
５３０ 酸化物半導体膜
５３１ 領域
５３２ 領域
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (2)

  1. 第１の絶縁層と、
    前記第１の絶縁層上方の酸化物半導体層と、
    前記酸化物半導体層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第１の導電層と、
    前記酸化物半導体層と電気的に接続されているソース電極及びドレイン電極と、
    前記ソース電極又は前記ドレイン電極と電気的に接続されている液晶素子の画素電極と、を有し、
    前記第１の絶縁層は、酸素と、シリコンと、を有し、
    前記第２の絶縁層は、酸素と、シリコンと、を有し、
    前記酸化物半導体層は、第１の領域と、第２の領域と、を有し、
    前記第１の領域は、前記第１の絶縁層と接しており、
    前記第２の領域は、前記第２の絶縁層と接しており、
    前記第２の領域におけるインジウムの濃度は、前記第１の領域におけるインジウムの濃度よりも低く、
    前記第２の領域は、前記ソース電極及び前記ドレイン電極と重ならないことを特徴とする液晶表示装置。
  2. 第１の絶縁層と、
    前記第１の絶縁層上方の酸化物半導体層と、
    前記酸化物半導体層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第１の導電層と、
    前記酸化物半導体層と電気的に接続されているソース電極及びドレイン電極と、
    前記ソース電極又は前記ドレイン電極と電気的に接続されている液晶素子の画素電極と、を有し、
    前記第１の絶縁層は、酸素と、シリコンと、を有し、
    前記第２の絶縁層は、酸素と、シリコンと、を有し、
    前記酸化物半導体層は、第１の領域と、第２の領域と、を有し、
    前記第２の領域は、前記第１の領域の上方にあり、
    前記第２の領域におけるインジウムの濃度は、前記第１の領域におけるインジウムの濃度よりも低く、
    前記第２の領域は、前記ソース電極及び前記ドレイン電極と重ならないことを特徴とする液晶表示装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6053098B2 (ja) * 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI782259B (zh) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI608616B (zh) * 2012-11-15 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
US9960280B2 (en) * 2013-12-26 2018-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
JP6444745B2 (ja) * 2015-01-22 2018-12-26 東芝メモリ株式会社 半導体装置及びその製造方法
US9991394B2 (en) * 2015-02-20 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP6705663B2 (ja) 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6430302B2 (ja) * 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
WO2017134495A1 (ja) 2016-02-05 2017-08-10 株式会社半導体エネルギー研究所 金属酸化物膜、半導体装置、及び半導体装置の作製方法
KR102358829B1 (ko) * 2016-05-19 2022-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합 산화물 반도체 및 트랜지스터
CN109075209B (zh) * 2016-05-20 2022-05-27 株式会社半导体能源研究所 半导体装置或包括该半导体装置的显示装置
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR102658411B1 (ko) * 2016-12-30 2024-04-16 엘지디스플레이 주식회사 산화물 박막트랜지스터 및 그 제조 방법과, 이를 이용한 표시패널 및 표시장치
JP2018133398A (ja) * 2017-02-14 2018-08-23 株式会社ジャパンディスプレイ 半導体装置
JP2019121696A (ja) * 2018-01-05 2019-07-22 株式会社ジャパンディスプレイ 半導体装置およびその製造方法

Family Cites Families (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3107941B2 (ja) 1993-03-05 2000-11-13 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
JP3535205B2 (ja) 1993-03-22 2004-06-07 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3272532B2 (ja) * 1993-12-27 2002-04-08 富士通株式会社 半導体装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US7153729B1 (en) 1998-07-15 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4776748B2 (ja) * 1999-12-22 2011-09-21 株式会社半導体エネルギー研究所 太陽電池
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7615798B2 (en) * 2004-03-29 2009-11-10 Nichia Corporation Semiconductor light emitting device having an electrode made of a conductive oxide
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276211A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010030824A (ja) 2008-07-28 2010-02-12 Idemitsu Kosan Co Ltd 金属相含有酸化インジウム焼結体及びその製造方法
JP5552276B2 (ja) 2008-08-01 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5258475B2 (ja) 2008-09-22 2013-08-07 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5538797B2 (ja) * 2008-12-12 2014-07-02 キヤノン株式会社 電界効果型トランジスタ及び表示装置
KR101064470B1 (ko) * 2009-01-12 2011-09-15 삼성모바일디스플레이주식회사 박막트랜지스터 및 그 제조방법
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
KR101739154B1 (ko) * 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5352391B2 (ja) 2009-09-14 2013-11-27 株式会社ジャパンディスプレイ 表示装置
KR102111264B1 (ko) * 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR102443297B1 (ko) * 2009-09-24 2022-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101638977B1 (ko) * 2009-11-13 2016-07-12 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101035357B1 (ko) * 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
KR102436902B1 (ko) 2010-04-02 2022-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9196739B2 (en) 2010-04-02 2015-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor film and metal oxide film
US9190522B2 (en) 2010-04-02 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor
US8884282B2 (en) 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9147768B2 (en) 2010-04-02 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor and a metal oxide film
CN105810752B (zh) 2010-04-02 2019-11-19 株式会社半导体能源研究所 半导体装置
KR101465192B1 (ko) 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8912537B2 (en) 2010-04-23 2014-12-16 Hitachi, Ltd. Semiconductor device, RFID tag using the same and display device
US8779478B2 (en) 2010-06-01 2014-07-15 Sharp Kabushiki Kaisha Thin film transistor
TWI509707B (zh) * 2010-08-16 2015-11-21 Semiconductor Energy Lab 半導體裝置之製造方法
US8936965B2 (en) * 2010-11-26 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8686416B2 (en) * 2011-03-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP6053098B2 (ja) * 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置

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