JP6021477B2 - 半導体装置 - Google Patents

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Description

トランジスタなどの半導体素子を含む回路を有する半導体装置およびその作製方法に関する。特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の回路構成、素子構造およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、記憶装置、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、メインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、例えばレジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられている。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択して容量素子に電荷を蓄積することで、情報を記憶する。そのためＤＲＡＭでは、情報を読み出すと容量素子の電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また記憶素子を構成するトランジスタにおいて、オフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭがある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わらない。
また、ＳＲＡＭ回路にはインバータが用いられており、ＮＭＯＳインバータまたはＣＭＯＳインバータを用いたものがある。
ＮＭＯＳインバータを用いたＳＲＡＭ回路は、４つのトランジスタおよび２つの抵抗によって構成され、ｎ型トランジスタと抵抗素子によってＳＲＡＭ回路を形成することができる。そのため、ｐ型トランジスタが不要であり、そのぶんメモリセルの面積を小さくすることができる。しかし、インバータがオンすることによって電流が抵抗を通って流れてしまうため、消費電力が増加してしまう。
一方、ＣＭＯＳインバータを用いたＳＲＡＭ回路は、６つのトランジスタによって構成されており、メモリセルの面積は大きくなってしまう。しかし、インバータがオン状態になっても、トランジスタのオフ電流のみしか電流が流れないため、消費電力は非常に小さい。
半導体装置の消費電力は、動作状態の場合に生じる消費電力と、停止状態の場合に生じる消費電力（以下、待機電力と呼ぶ）の和におおよそ等しい。
さらに、待機電力は静的な待機電力と、動的な待機電力に分類できる。静的な待機電力は、例えば半導体装置におけるトランジスタの電極間に電圧が印加されていない状態、すなわち、ゲートとソースの間の電圧がほぼ０Ｖの状態において、ソースとドレインの間、ゲートとソースの間、ゲートとドレインの間にリーク電流が生じることで消費される電力である。また、動的な待機電力は、待機状態の回路にクロック信号などの各種信号の電圧や、電源電圧が供給され続けることにより消費される電力である。
また、半導体装置の動作速度を高速化させるために、微細加工技術が開発されている。しかし、半導体装置の微細加工が進むと、トランジスタのチャネル長は短く、ゲート絶縁層などに代表される各種の絶縁層は薄くなる。そのため、トランジスタのリーク電流は増えつつあり、静的な待機電力は増加の傾向にある。
以上のように、ＳＲＡＭを用いた記憶装置は、高速動作が可能であり、またＤＲＡＭのようにデータのリフレッシュ動作が不要であり、さらにＣＭＯＳインバータを用いたものは、非常に低消費電力である。しかし、構成するトランジスタ数が多いため、メモリセルの占有面積が大きくなってしまう。
メモリセルの面積を縮小するために、回路レイアウトを工夫することによって占有するセル面積の縮小化が可能である。（例えば、特許文献１参照）。
また、スケーリング則に従って回路パターンの微細化が進められてきたが、デザインルールを１００ｎｍ以下にすることは難しいと考えられている。その理由の一つとして、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー現象によるリーク電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなることがある。パンチスルー電流を防ぐには、シリコンウェハに高濃度の不純物をドーピングすればよいが、そうするとソースと基板間またはドレインと基板間に接合リーク電流が流れやすくなってしまう問題がある。
このような問題に対して、半導体装置を構成するトランジスタを三次元の形状に形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタの実効上のチャネル長を短チャネル効果が生じない程度に維持する方法が考えられている。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝部を形成し、その溝部の壁面に沿ってゲート絶縁膜を形成し、さらにその溝部にゲート電極を埋め込んだ構造である（非特許文献１参照。）。
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を流れる電流が溝部分を回り込む形で流れるため実効上のチャネル長が長くなっている。このため、トランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといった効果を奏する。
特開２００８−４２０５０号公報
Ｋｉｎａｍ Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００５． ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００５年１２月、ｐ． ３３３ − ３３６
上記のように、ＣＰＵなどにおけるキャッシュメモリとしてＳＲＡＭが用いられており、特に、ＣＭＯＳインバータを用いてＳＲＡＭを形成することによって、消費電力を低減させることができる。しかし、ＣＭＯＳインバータを用いたＳＲＡＭは、６つのトランジスタを用いる必要があり、さらにインバータ回路はｐ型およびｎ型のトランジスタが必要となる。そのため、ＣＭＯＳインバータ回路を組み合わせた回路は、占有面積が大きくなってしまう。
本発明の一態様では、短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供することを課題の一つとする。
本発明は、立体的な形状のチャネル領域を形成することにより、上面から見た一対の低抵抗領域または一対の電極間距離である見かけ上のチャネル長に対して、実効上のチャネル長を長くすることができるトランジスタを設ける。さらに、該トランジスタは積層されて形成されているため、上面から見て一つのトランジスタに必要な面積において、二つのトランジスタが設けられている。
また、本発明は、上記積層されたトランジスタにおいて、一方はｎ型半導体からなるトランジスタであり、他方はｐ型半導体からなるトランジスタにより形成され、さらにｎ型半導体およびｐ型半導体からなるトランジスタを組み合わせることにより、インバータ回路を形成することを技術的思想とする。
本発明の一態様は、重畳する第１のトランジスタおよび第２のトランジスタからなる第１のインバータと、重畳する第３のトランジスタおよび第４のトランジスタからなる第２のインバータと、第１の選択トランジスタと、第２の選択トランジスタと、を有し、第１のインバータの出力端子、第２のインバータの入力端子および第１の選択トランジスタのソースおよびドレインの一方が接続され、第２のインバータの出力端子、第１のインバータの入力端子および第２の選択トランジスタのソースおよびドレインの一方が接続され、第１の選択トランジスタおよび第２の選択トランジスタのゲートはワード線に接続され、第１の選択トランジスタのソースおよびドレインの他方は第１の信号線と接続され、第２の選択トランジスタのソースおよびドレインの他方は第２の信号線と接続され、第１のトランジスタは、第１の一対の低抵抗領域の間に第１の溝部を有する半導体基板と、第１の溝部の側面および底面に形成される第１のゲート絶縁膜と、第１のゲート絶縁膜を介して第１の溝部に形成される第１のゲート電極と、を有し、第２のトランジスタは、第１の溝部に形成された第１のゲート電極を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して第１のゲート電極と重畳する第１の半導体膜と、第１の半導体膜に接して形成される第１の一対の電極と、を有し、第３のトランジスタは、第２の一対の低抵抗領域の間に第２の溝部を有する半導体基板と、第２の溝部の側面および底面に形成される第３のゲート絶縁膜と、第３のゲート絶縁膜を介して第２の溝部に形成される第２のゲート電極と、を有し、第４のトランジスタは、第２の溝部に形成された第２のゲート電極を覆う第４のゲート絶縁膜と、第４のゲート絶縁膜を介して第２のゲート電極と重畳する第２の半導体膜と、第２の半導体膜に接して形成される第２の一対の電極と、を有し、第１のゲート電極、第２の一対の低抵抗領域の一方および第２の一対の電極の一方と、が接続し、第２のゲート電極、第１の一対の低抵抗領域の一方および第１の一対の電極の一方と、が接続する半導体装置を形成する。
本発明の一態様は、第１の一対の電極は、第２のゲート絶縁膜と第１の半導体膜との間に形成され、第２の一対の電極は、第４のゲート絶縁膜と第２の半導体膜との間に形成することができる。
また本発明の一態様は、第１の半導体膜は、第２のゲート絶縁膜と第１の一対の電極との間に形成され、第２の半導体膜は、第４のゲート絶縁膜と第２の一対の電極との間に形成することができる。
本発明の一態様は、半導体基板はｎ型半導体であり、第１および第２の一対の低抵抗領域はｐ型半導体である。
本発明の一態様は、第１のゲート絶縁膜と第３のゲート絶縁膜は同一の膜からなり、第２のゲート絶縁膜と第４のゲート絶縁膜は同一の膜からなる。
本発明の一態様は、第１および第２の半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含む酸化物半導体を有する。酸化物半導体をトランジスタのチャネル領域に用いることにより、低いオフ電流を有するトランジスタを形成することができる。それにより、酸化物半導体を用いたトランジスタを記憶装置などに適用することによって、消費電力を低減させることができる。
本発明の一態様により、短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供することができる。
本発明の一態様である半導体装置の一例を示す上面図および回路図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置を用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様である電子機器の一例を示す斜視図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
また、本明細書においては、トランジスタのソースとドレインは、一方をドレインと呼ぶとき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の一例について図１および図２を用いて説明する。
図１（Ａ）は半導体装置におけるメモリセルの上面図を示している。図１（Ａ）に示した一点鎖線Ａ−Ｂにおける断面図を図２に示す。また、図１（Ａ）に示すメモリセル１０の回路図を図１（Ｂ）に示す。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタの構成要素の一部を省略している。
図１（Ａ）より、メモリセル１０は第１のインバータ１００、第２のインバータ３００、第１の選択トランジスタ２００および第２の選択トランジスタ４００により構成されてＳＲＡＭ回路を形成している。第１のインバータ１００および第２のインバータ３００は、重畳する２つのトランジスタによって形成されており、該トランジスタはｐチャネルトランジスタおよびｎチャネルトランジスタからなる。つまり、ＣＭＯＳインバータによってＳＲＡＭ回路は形成されている。第１のインバータ１００は第１のトランジスタ１０１および第２のトランジスタ１０２からなり、第２のインバータ３００は第３のトランジスタ３０１および第４のトランジスタ３０２からなる。
図１（Ｂ）において、本実施の形態のメモリセルであるＳＲＡＭを構成する回路は、第１のトランジスタ１０１および第２のトランジスタ１０２からなる第１のインバータ１００と、第３のトランジスタ３０１および第４のトランジスタ３０２からなる第２のインバータ３００と、第１の選択トランジスタ２００と、第２の選択トランジスタ４００と、を有し、第１のインバータ１００の出力端子、第２のインバータ３００の入力端子および第１の選択トランジスタ２００のソースおよびドレインの一方が接続され、第２のインバータ３００の出力端子、第１のインバータ１００の入力端子および第２の選択トランジスタ４００のソースおよびドレインの一方が接続され、第１の選択トランジスタ２００および第２の選択トランジスタ４００のゲートはワード線（ＷＬ）に接続され、第１の選択トランジスタ２００のソースおよびドレインの他方は第１の信号線（Ｓ１）と接続され、第２の選択トランジスタ４００のソースおよびドレインの他方は第２の信号線（Ｓ２）と接続されている。第１のインバータ１００および第２のインバータ３００と接続するＶＤＤは、高電位電源線を示し、ＶＳＳは低電位電源線を示す。
メモリセル１０を構成するトランジスタについて、図２を用いて詳細に説明する。
図２に示す第１のインバータ１００は、重畳する第１のトランジスタ１０１および第２のトランジスタ１０２からなる。また、第１の選択トランジスタ２００は、第２のトランジスタ１０２と同様に形成される。
図２に示す第１のインバータ１００は、溝部を有する半導体基板１１と、半導体基板１１に設けられた一対の低抵抗領域１２と、半導体基板１１および一対の低抵抗領域１２上の第１のゲート絶縁膜１３と、第１のゲート絶縁膜１３上の一対の低抵抗領域１２の間に設けられたゲート電極１４と、第１のゲート絶縁膜１３およびゲート電極１４上の第２のゲート絶縁膜１５と、第１のゲート絶縁膜１３および第２のゲート絶縁膜１５に設けられたコンタクトホールにおいて一対の低抵抗領域１２と接続する一対の電極１６と、一対の電極１６と接し、第２のゲート絶縁膜１５を介してゲート電極１４と重畳する半導体膜１７と、半導体膜１７、一対の電極１６、第２のゲート絶縁膜１５上の層間絶縁膜１８と、を有し、一対の低抵抗領域１２の一方と、一対の電極１６の一方が電気的に接続されているトランジスタからなる。さらに、層間絶縁膜１８を加工してコンタクトホールを形成し、該コンタクトホールにおいて一対の電極１６と接続する配線を設けてもよい。
上記構造において、半導体基板１１、一対の低抵抗領域１２、第１のゲート絶縁膜１３およびゲート電極１４によって第１のトランジスタ１０１が構成される。また、ゲート電極１４、第２のゲート絶縁膜１５、一対の電極１６および半導体膜１７によって第２のトランジスタ１０２が構成される。
半導体基板１１としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、ＧａＡｓなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することができる。また、半導体特性を示す層が設けられていればよく、上記基板に限られるものではない。
一対の低抵抗領域１２は、第１のトランジスタ１０１のソース領域およびドレイン領域となる領域であり、十分に抵抗を下げることによって配線としても用いることができる。一対の低抵抗領域１２は、半導体基板１１にｎ型またはｐ型の導電型を付与する不純物元素を含む。ｎ型またはｐ型の導電型を付与する不純物元素としては、例えばリンまたはボロンなどを用いることができる。
第１のゲート絶縁膜１３は、ＣＶＤ法およびスパッタリング法などの堆積法によって形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜および酸化窒化アルミニウム膜の単層または積層とすればよい。また、半導体基板１１を熱酸化または熱窒化することにより形成してもよい。さらに、高密度プラズマ装置を用いて、酸素を含むプラズマ処理を行うことによって、ゲート絶縁膜の耐圧を向上させて用いてもよい。
また、第１のゲート絶縁膜１３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。さらには、上記ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、および酸化ガリウムのいずれか一以上との積層構造とすることができる。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下、窒素が０．５ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５ａｔｏｍｉｃ％以下、水素が０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下、窒素が２０ａｔｏｍｉｃ％以上５５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５ａｔｏｍｉｃ％以下、水素が１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００ａｔｏｍｉｃ％を超えない値をとる。
ゲート電極１４は、ｎ型またはｐ型の導電型を付与する不純物を含む多結晶シリコンを用いることができる。また、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１４は、単層構造でも、二層以上の積層構造としてもよい。
また、ゲート電極１４は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
第２のゲート絶縁膜１５は、ＣＶＤ法およびスパッタリング法などの堆積法によって形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜および酸化ガリウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、の単層または積層とすればよい。さらに、第１のゲート絶縁膜１３と同様に、ｈｉｇｈ−ｋ材料を用いてもよい。
さらに、第２のトランジスタ１０２の半導体膜１７として、酸化物半導体を用いる場合は、第２のゲート絶縁膜１５は加熱により酸素放出される膜を用いることが好ましい。
「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定試料のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記測定試料の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
上記構成において、加熱により酸素放出される膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
このように、第２のゲート絶縁膜１５に加熱により酸素放出される膜を用いることによって、第２のゲート絶縁膜１５から半導体膜１７として用いられている酸化物半導体に酸素が供給され、第２のゲート絶縁膜１５および半導体膜１７の界面準位を低減することができる。この結果、第２のトランジスタ１０２の動作などに起因して生じる電荷などが、上述の第２のゲート絶縁膜１５および半導体膜１７の界面に捕獲されることを抑制することができ、電気特性の劣化の少ない第２のトランジスタ１０２を得ることができる。
さらに、酸化物半導体の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。前述したように、第２のゲート絶縁膜１５から半導体膜１７に酸素が十分に放出されることにより、半導体膜１７に酸化物半導体を用いたトランジスタにおいて、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体の酸素欠損を補うことができる。
一対の電極１６は、第２のトランジスタ１０２のソース電極およびドレイン電極となる電極である。一対の電極１６は、導電材料としてアルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。なお、一対の電極１６は配線としても機能する。
半導体膜１７は、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、塗布法、印刷法または蒸着法などを用いて形成すればよい。
半導体膜１７としては、非晶質シリコン、微結晶シリコン、多結晶シリコン、シリコンゲルマニウム、非晶質ゲルマニウム、多結晶ゲルマニウム、酸化物半導体などを用いることができる。酸化物半導体を用いることにより、低いオフ電流を有するトランジスタを形成することができる。それにより、酸化物半導体を用いたトランジスタを論理回路などに適用することによって、消費電力を低減させることができる。そのため、半導体膜１７として酸化物半導体を用いることが好ましい。
ここで、半導体膜１７としてスパッタリング法により酸化物半導体膜を成膜する場合の、スパッタリング装置について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リークおよび内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロムおよびニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。高真空ポンプに関しては、ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプおよび大きいサイズの分子の排気が優れるターボ分子ポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが好ましい。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
酸化物半導体膜として、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含有することが好ましい。このような酸化物半導体は、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物などのターゲットを用いて成膜することができる。また、上記酸化物半導体に、Ｉｎ、Ｇａ、ＳｎおよびＺｎ以外の元素、例えばＧｄ、ＺｒまたはＳｉの酸化物であるＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味である。
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物は、用いるターゲットとして、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどがある。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットの一例として、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１［ｍｏｌ数比］〜１：４の組成比を有するターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。
酸化物半導体中の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下とすることが好ましい。
アルカリ金属は酸化物半導体を構成する元素ではないため不純物である。また、アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してナトリウムイオン（Ｎａ＋）となる。また、Ｎａ＋は、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリーオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。よって、酸化物半導体中の不純物となるアルカリ金属の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
以上に示した酸化物半導体を用いることでトランジスタのオフ電流を小さくできる。具体的には、トランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。
また、酸化物半導体の成膜時における基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。
酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とする。
ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
ＣＡＡＣ−ＯＳについて図７乃至図９を用いて詳細に説明する。なお、特に断りがない限り、図７乃至図９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。このような金属原子が１個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図７（Ａ）に示すサブユニットは電荷が０である。
図７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図７（Ｂ）に示す構造をとりうる。図７（Ｂ）に示すサブユニットは電荷が０である。
図７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造を示す。図７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図７（Ｃ）に示すサブユニットは電荷が０である。
図７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図７（Ｄ）に示すサブユニットは電荷が＋１となる。
図７（Ｅ）に、２個のＺｎを含むサブユニットを示す。図７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図７（Ｅ）に示すサブユニットは電荷が−１となる。
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
ここで、これらのサブユニット同士が結合する規則について説明する。図７（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図７（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
図８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。図８（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図８（Ａ）において、Ｉｎ原子の上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ原子とを示している。
図８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図７（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図８（Ｂ）に示したユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
例えば、図９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。
図９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
図９（Ｂ）に３つのグループで構成されるユニットを示す。なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニットは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、図９（Ａ）に示したグループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニットも取りうる。
層間絶縁膜１８の材料は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウムを単層または積層させて用いることができ、スパッタリング法、ＣＶＤ法などで成膜すればよい。例えば、プラズマＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガスおよび希ガスから適切な原料ガスを混合して成膜すればよい。また、基板温度を２００℃以上５５０℃以下とすればよい。
また、本実施の形態では、ゲート電極１４と、一対の低抵抗領域１２または一対の電極１６が重畳せず、オフセット領域が形成されている構造としているが、これに限定されるものではない。例えば、ゲート電極１４と、一対の低抵抗領域１２または一対の電極１６が重畳する構造としてもよい。
以上のような構造を有することによって、第１のトランジスタ１０１および第２のトランジスタ１０２において、第１のトランジスタ１０１のチャネル領域となる半導体基板１１および第２のトランジスタ１０２のチャネル領域となる半導体膜１７は、ゲート電極１４を囲って形成されている。つまり、上面から見た一対の低抵抗領域１２または一対の電極１６間距離である見かけ上のチャネル長に対して、実効上のチャネル長を長くすることができる。また、第１のトランジスタ１０１および第２のトランジスタ１０２を積層させて形成させることができるため、半導体装置の占有面積を縮小することができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。さらに、コストを低く抑えることができ、歩留まりの高い半導体装置を提供することができる。
さらに、図２に示すトランジスタ構造において、Ｌ１およびＬ２の長さを調節することによって、第１のトランジスタ１０１および第２のトランジスタ１０２の実効上のチャネル長を調節することができる。例えば第２のトランジスタ１０２のオン電流を増加させたい場合、Ｌ２の長さを短く形成させることによって、第２のトランジスタ１０２のオン電流を増加させることができる。
このように、Ｌ１およびＬ２の長さを調節することによって、第１のトランジスタ１０１および第２のトランジスタ１０２のオン電流を調節することができる。インバータ回路動作において、インバータで入出力される矩形波は、立ち上がり時間と立ち下がり時間が等しいものが理想的である。ＣＭＯＳインバータにおいて、ｐチャネルトランジスタとｎチャネルトランジスタのオン電流のバランスがとれていないインバータでは、入力された矩形波が理想的なものであっても、出力の際に波形が乱れてしまう。例えば、ｐチャネルトランジスタのオン電流がｎチャネルトランジスタのオン電流の１／２しかない場合は、出力ノードにおいて立ち上がり時間は立ち下がり時間の２倍になってしまう。このような波形の乱れを防ぐため、ｐチャネルトランジスタとｎチャネルトランジスタのオン電流を等しくすることが望ましい。そのため、Ｌ１およびＬ２の長さを調節し、第１のトランジスタ１０１および第２のトランジスタ１０２のオン電流を調節することで、ｐチャネルトランジスタとｎチャネルトランジスタのオン電流を等しくすることができる。
また、図３（Ａ）および図３（Ｂ）に示すようなトランジスタからなるインバータにおいても、図２に示したトランジスタからなるインバータと同様の効果を奏することができる。図３（Ａ）に示すトランジスタの構造と図２に示した構造との違いは、第２のトランジスタ１０２におけるゲート電極の形状である。図２に示したゲート電極１４は、半導体基板１１に設けられた溝部を完全に埋めた形状となっているが、図３（Ａ）に示したゲート電極１９は、半導体基板１１に設けられた溝部を完全には埋めていない形状である。このように、溝部を完全に埋め込む必要がなく、溝部に沿ってゲート電極を形成することによっても、本発明の効果を奏することができる。図３（Ｂ）に示すトランジスタの構造と図２に示した構造との違いは、一対の電極と、半導体膜との積層順が異なる点である。つまり、図３（Ｂ）に示すトランジスタ構造では、半導体膜２１上に一対の電極２０が形成されている。
このように、図２または図３に示したトランジスタを用いることによって、図１（Ｂ）に示すようなＳＲＡＭ回路を形成することができる。
＜トランジスタの作製方法の一例＞
次に、図２に示した第１のトランジスタ１０１および第２のトランジスタ１０２の作製方法の一例について、図４を用いて説明する。
図４（Ａ）に示すように、半導体基板１１表面に不純物を添加して一対の低抵抗領域１２を形成し、半導体基板１１を加工して溝部を設ける。図４（Ａ）に示す溝部は、平面を用いた形状を示したが、この形状に限定されず、曲面を用いた形状などでも構わない。
次に、図４（Ｂ）に示すように、熱酸化法を用いて半導体基板１１表面に第１のゲート絶縁膜１３を形成する。また、熱酸化法ではなく、スパッタリング法、ＣＶＤ法などの堆積法を用いて絶縁膜を形成させてもよく、熱酸化法および堆積法を組み合わせて絶縁膜を形成してもよい。
次に、第１のゲート絶縁膜１３上にゲート電極１４を形成する。ゲート電極１４は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッチングして形成する。また、エッチングするためのマスクは、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いて形成することができる。
また、図４（Ａ）に示した一対の低抵抗領域１２は、ゲート電極１４を形成した後に、不純物を半導体基板１１に添加することによって、セルフアラインで形成することもできる。
次に、ゲート電極１４および第１のゲート絶縁膜１３上に第２のゲート絶縁膜１５を形成する。
次に図４（Ｃ）に示すように、第１のゲート絶縁膜１３および第２のゲート絶縁膜１５を加工してコンタクトホールを形成し、該コンタクトホールにおいて一対の低抵抗領域１２と接続する一対の電極１６を形成する。一対の電極１６は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッチングして形成する。
次に、図４（Ｄ）に示すように、一対の電極１６と接して、第２のゲート絶縁膜１５を介してゲート電極１４と重畳する半導体膜１７を形成する。半導体膜１７は、例えばスパッタリング法により、厚さ１ｎｍ以上５０ｎｍ以下の酸化物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸化物半導体膜を選択的にエッチングして形成する。
酸化物半導体膜のエッチングはウエットエッチングまたはドライエッチングを適宜用いることができる。
また、酸化物半導体膜成膜後に、半導体基板１１に加熱処理を施して、酸化物半導体膜から水分および水素を放出させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ―ＯＳを有する酸化物半導体膜を形成することができる。
加熱処理の温度は、酸化物半導体膜から水分および水素を放出させる温度が好ましく、代表的には、２００℃以上半導体基板１１の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。
また加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で加熱処理を行うことができる。そのため、ＣＡＡＣ―ＯＳである酸化物半導体膜を形成するための時間を短縮することができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気、減圧雰囲気または真空雰囲気で行ってもよい。処理時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
また、上記加熱処理により酸化物半導体膜から水分および水素を放出させた後、酸素雰囲気下で酸化物半導体膜を加熱処理することによって、酸化物半導体膜に酸素を供給し、酸化物半導体膜中においてドナーとなる酸素欠損を低減させてもよい。加熱処理の温度は、２００℃以上半導体基板１１の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
あるいは、イオン注入法またはイオンドーピング法などを用いて、酸化物半導体膜に酸素を添加することで、ドナーとなる酸素欠損を低減させてもよい。また、周波数２．４５ＧＨｚ程度のマイクロ波でプラズマ化した酸素を酸化物半導体膜に添加してもよい。
次に、半導体膜１７上に、層間絶縁膜１８を形成する。なお、ここでは図示しないが、層間絶縁膜１８を加工してコンタクトホールを形成し、該コンタクトホールにおいて、一対の低抵抗領域１２または一対の電極１６と接続する配線を形成してもよい。
以上のような工程により、短チャネル効果を抑制させつつ微細化を行い、低消費電力化したトランジスタを作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
以上のように作製したトランジスタおよびインバータを用いることによって、図１に示すＳＲＡＭ回路を作製することができる。
＜ＳＲＡＭ回路動作＞
次に、図１（Ｂ）に示したＳＲＡＭ回路についての回路動作について、以下に説明する。
まず、読み出し動作は、ワード線（ＷＬ）をＨｉｇｈ（Ｈ）にし、第１の選択トランジスタ２００および第２の選択トランジスタ４００をオンさせる。それによって、第１のインバータ１００および第２のインバータ３００に保持されたデータが、第１の選択トランジスタ２００および第２の選択トランジスタ４００を通って第１の信号線（Ｓ１）および第２の信号線（Ｓ２）に出力される。また、特に図示しないが、第１の信号線（Ｓ１）および第２の信号線（Ｓ２）にセンスアンプが接続されていてもよい。
書き込み動作は、ワード線（ＷＬ）をＨｉｇｈ（Ｈ）にし、第１の選択トランジスタ２００および第２の選択トランジスタ４００をオンさせる。さらに、第１の信号線（Ｓ１）および第２の信号線（Ｓ２）から書き込むデータを出力し、第１のインバータ１００および第２のインバータ３００にデータ書き込みを行う。
ＳＲＡＭ回路において、書き込まれたデータはインバータに保持されており、ＶＤＤから電源を供給していれば、データは保持される。
以上のように、ＳＲＡＭ回路においてデータの読み出し、書き込み、保持動作は行われる。
（実施の形態２）
本実施の形態では、実施の形態１で示した半導体装置を用いて、ＣＰＵを構成する例について説明する。
図５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図５（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態１に記載されている半導体装置からなる記憶素子を用いることができる。
図５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図５（Ｂ）または図５（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図５（Ｂ）および図５（Ｃ）の回路の説明を行う。
図５（Ｂ）および図５（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を用いたトランジスタを含む記憶装置の構成の一例を示す。
図５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図５（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図５（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図５（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２を適用した電子機器の例について説明する。
図６（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、特に図示しないが、本体内部にある演算装置、無線回路または記憶装置に用いる論理回路に適用することができる。
図６（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、特に図示しないが、記憶装置またはイメージセンサなどに用いる論理回路に本発明の一態様を適用することもできる。
本発明の一態様を用いることで、電子機器の性能を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１０ メモリセル
１１ 半導体基板
１２ 一対の低抵抗領域
１３ 第１のゲート絶縁膜
１４ ゲート電極
１５ 第２のゲート絶縁膜
１６ 一対の電極
１７ 半導体膜
１８ 層間絶縁膜
１９ ゲート電極
２０ 一対の電極
２１ 半導体膜
１００ 第１のインバータ
１０１ 第１のトランジスタ
１０２ 第２のトランジスタ
２００ 第１の選択トランジスタ
３００ 第２のインバータ
３０１ 第３のトランジスタ
３０２ 第４のトランジスタ
４００ 第２の選択トランジスタ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (11)

  1. 第１のトランジスタおよび第２のトランジスタを有し、
    前記第１のトランジスタは、一対の第１の低抵抗領域の間に第１の溝部を有する半導体基板と、前記第１の溝部に位置する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上において前記第１の溝部に位置する第１のゲート電極と、を有し、
    前記第２のトランジスタは、前記第１のゲート電極と、前記第１のゲート電極上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上において前記第１のゲート電極と重なる第１の半導体膜と、前記第１の半導体膜に電気的に接続される一対の第１の電極と、を有し、
    一対の前記第１の低抵抗領域の一は、一対の前記第１の電極の一に電気的に接続されており、
    前記第１のゲート電極は、前記第１の溝部の深さよりも膜厚が大きい領域を有することを特徴とする半導体装置。
  2. 請求項１において、
    一対の前記第１の低抵抗領域は、ｐ型の導電型を付与する不純物元素を含むことを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１の半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含む酸化物半導体を有することを特徴とする半導体装置。
  4. 第１のトランジスタ乃至第４のトランジスタを有し、
    前記第１のトランジスタは、一対の第１の低抵抗領域の間に第１の溝部を有する半導体基板と、前記第１の溝部に位置する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上において前記第１の溝部に位置する第１のゲート電極と、を有し、
    前記第２のトランジスタは、前記第１のゲート電極と、前記第１のゲート電極上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上において前記第１のゲート電極と重なる第１の半導体膜と、前記第１の半導体膜に電気的に接続される一対の第１の電極と、を有し、
    前記第３のトランジスタは、一対の第２の低抵抗領域の間に第２の溝部を有する前記半導体基板と、前記第２の溝部に位置する第３のゲート絶縁膜と、前記第３のゲート絶縁膜上において前記第２の溝部に位置する第２のゲート電極と、を有し、
    前記第４のトランジスタは、前記第２のゲート電極と、前記第２のゲート電極上の第４のゲート絶縁膜と、前記第４のゲート絶縁膜上において前記第２のゲート電極と重なる第２の半導体膜と、前記第２の半導体膜に電気的に接続される一対の第２の電極と、を有し、
    一対の前記第１の低抵抗領域の一は、一対の前記第１の電極の一と、前記第２のゲート電極とに、電気的に接続されており、
    一対の前記第２の低抵抗領域の一は、一対の前記第２の電極の一と、前記第１のゲート電極とに、電気的に接続されており、
    前記第１のゲート電極は、前記第１の溝部の深さよりも膜厚が大きい領域を有し、
    前記第２のゲート電極は、前記第２の溝部の深さよりも膜厚が大きい領域を有することを特徴とする半導体装置。
  5. 請求項４において、
    前記第１のゲート絶縁膜と前記第３のゲート絶縁膜とは第１の絶縁膜に含まれており、
    前記第２のゲート絶縁膜と前記第４のゲート絶縁膜とは第２の絶縁膜に含まれていることを特徴とする半導体装置。
  6. 請求項４または請求項５において、
    上面から見て、前記第１のトランジスタのチャネル長方向と、前記第２のトランジスタのチャネル長方向と、前記第３のトランジスタのチャネル長方向と、前記第４のトランジスタのチャネル長方向とは、互いに揃っていることを特徴とする半導体装置。
  7. 第１のトランジスタ乃至第６のトランジスタを有し、
    前記第１のトランジスタは、一対の第１の低抵抗領域の間に第１の溝部を有する半導体基板と、前記第１の溝部に位置する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上において前記第１の溝部に位置する第１のゲート電極と、を有し、
    前記第２のトランジスタは、前記第１のゲート電極と、前記第１のゲート電極上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上において前記第１のゲート電極と重なる第１の半導体膜と、前記第１の半導体膜に電気的に接続される一対の第１の電極と、を有し、
    前記第３のトランジスタは、一対の第２の低抵抗領域の間に第２の溝部を有する前記半導体基板と、前記第２の溝部に位置する第３のゲート絶縁膜と、前記第３のゲート絶縁膜上において前記第２の溝部に位置する第２のゲート電極と、を有し、
    前記第４のトランジスタは、前記第２のゲート電極と、前記第２のゲート電極上の第４のゲート絶縁膜と、前記第４のゲート絶縁膜上において前記第２のゲート電極と重なる第２の半導体膜と、前記第２の半導体膜に電気的に接続される一対の第２の電極と、を有し、
    前記第５のトランジスタは、前記半導体基板が有する第３の溝部に位置する第３のゲート電極と、前記第３のゲート電極上の第５のゲート絶縁膜と、前記第５のゲート絶縁膜上において前記第３のゲート電極と重なる第３の半導体膜と、前記第３の半導体膜に電気的に接続される一対の第３の電極と、を有し、
    前記第６のトランジスタは、前記半導体基板が有する第４の溝部に位置する第４のゲート電極と、前記第４のゲート電極上の第６のゲート絶縁膜と、前記第６のゲート絶縁膜上において前記第４のゲート電極と重なる第４の半導体膜と、前記第４の半導体膜に電気的に接続される一対の第４の電極と、を有し、
    一対の前記第１の低抵抗領域の一は、一対の前記第１の電極の一と、前記第２のゲート電極と、一対の前記第３の電極の一とに、電気的に接続されており、
    一対の前記第２の低抵抗領域の一は、一対の前記第２の電極の一と、前記第１のゲート電極と、一対の前記第４の電極の一とに、電気的に接続されており、
    前記第１のゲート電極は、前記第１の溝部の深さよりも膜厚が大きい領域を有し、
    前記第２のゲート電極は、前記第２の溝部の深さよりも膜厚が大きい領域を有し、
    前記第３のゲート電極は、前記第３の溝部の深さよりも膜厚が大きい領域を有し、
    前記第４のゲート電極は、前記第４の溝部の深さよりも膜厚が大きい領域を有することを特徴とする半導体装置。
  8. 請求項７において、
    前記第１のゲート絶縁膜と前記第３のゲート絶縁膜とは第１の絶縁膜に含まれており、
    前記第２のゲート絶縁膜と前記第４のゲート絶縁膜と第５のゲート絶縁膜と第６のゲート絶縁膜とは第２の絶縁膜に含まれていることを特徴とする半導体装置。
  9. 請求項７または請求項８において、
    上面から見て、前記第１のトランジスタのチャネル長方向と、前記第２のトランジスタのチャネル長方向と、前記第３のトランジスタのチャネル長方向と、前記第４のトランジスタのチャネル長方向と、前記第５のトランジスタのチャネル長方向と、前記第６のトランジスタのチャネル長方向とは、互いに揃っていることを特徴とする半導体装置。
  10. 請求項４乃至請求項９のいずれか一項において、
    一対の前記第１の低抵抗領域および一対の前記第２の低抵抗領域は、ｐ型の導電型を付与する不純物元素を含むことを特徴とする半導体装置。
  11. 請求項４乃至請求項１０のいずれか一項において、
    前記第１の半導体膜および前記第２の半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含む酸化物半導体を有することを特徴とする半導体装置。
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