TWI549262B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於一種具有包括電晶體等半導體元件的電路的半導體裝置及其製造方法。尤其是，本發明係關於一種靜態隨機存取記憶體(SRAM)的電路結構、元件結構及其製造方法。
注意，在本說明書中，半導體裝置是指能夠藉由利用半導體特性而操作的所有裝置，因此，記憶體裝置、電光裝置、發光顯示裝置、半導體電路及電子裝置都是半導體裝置。
中央處理器(CPU)等的信號處理電路根據其用途而具有多種多樣的結構，一般來說，除了用來儲存資料或程式的主記憶體以外，還設置有暫存器或快取記憶體等各種記憶體裝置。暫存器具有為了保持運算處理或程式執行狀態等而暫時保持資料的功能。另外，快取記憶體係位於運算電路與主記憶體之間，並為了減少對主記憶體的存取次數以實現運算處理的高速化而設置。
暫存器或快取記憶體等記憶體裝置需要比主記憶體更高速地寫入資料。因此，例如，作為暫存器使用正反器，作為快取記憶體使用靜態隨機存取記憶體(SRAM)等。就是說，作為這些暫存器或快取記憶體等，使用如果停止供應電源電位則資料消失的揮發性記憶體裝置。
作為揮發性記憶體裝置的典型例子，有動態隨機存取記憶體(DRAM)。在DRAM中，藉由選擇構成儲存元件的電晶體並將電荷儲存在電容器中而儲存資訊。由此，因為當從DRAM讀出資訊時電容器的電荷消失，所以每次讀出資訊時都需要再度進行寫入操作。另外，因為在構成儲存元件的電晶體中，由於截止狀態下的源極與汲極之間的洩漏電流(截止電流)等，即使電晶體未被選擇，電荷也會流出，所以資料的保持期間較短。為此，需要按規定的週期再次進行寫入操作(更新操作)，由此難以降低耗電量。另外，因為如果沒有電力供給則儲存資料就消失，所以需要利用磁性材料或光學材料的其他記憶體裝置以實現較長期間的儲存保持。
作為揮發性記憶體裝置的其他例子，有SRAM。SRAM使用正反器等電路保持儲存資料，而不需要進行更新操作，在這一點上SRAM優越於DRAM。但是，因為SRAM使用正反器等電路，所以存在記憶容量的單價升高的問題。另外，在如果沒有電力供給則儲存資料就消失這一點上，SRAM和DRAM相同。
另外，在SRAM電路中使用反相器，有使用NMOS反相器或CMOS反相器的SRAM電路。
使用NMOS反相器的SRAM電路係由四個電晶體及兩個電阻器所構成，可以由n型電晶體和電阻元件而形成SRAM電路。因此，不需要設置p型電晶體，可以減少記憶單元的面積。但是，由於當反相器成為導通狀態時電流 藉由電阻器流過，所以導致耗電量的增加。
另一方面，使用CMOS反相器的SRAM電路係由六個電晶體所構成，記憶單元的面積增大。但是，即使反相器成為導通狀態，也只有電晶體的截止電流流過，所以耗電量非常少。
半導體裝置的耗電量大致等於操作狀態時產生的耗電量與停止狀態時產生的耗電量(以下，稱為備用(standby)電力)之和。
並且，備用電力可以分類為靜態的備用電力和動態的備用電力。靜態的備用電力是指：例如在沒有電壓施加在半導體裝置中的電晶體的電極之間的狀態，亦即，閘極與源極之間的電壓大致為0 V的狀態下，源極與汲極之間、閘極與源極之間、閘極與汲極之間產生洩漏電流而消耗的電力。另外，動態的備用電力是指：對處於備用狀態的電路繼續供應時脈信號等各種信號的電壓或電源電壓而消耗的電力。
另外，為了使半導體裝置的操作速度高速化，正在對微細加工技術進行開發。但是，如果推進半導體裝置的微細加工，則電晶體的通道長度變短，以閘極絕緣層等為代表的各種絕緣層變薄。由此，電晶體的洩漏電流逐漸增大，從而有靜態的備用電力增大的趨勢。
如上所述，使用SRAM的記憶體裝置能夠進行高速操作，不需要進行DRAM等所需要的資料的更新操作，並且，使用CMOS反相器的SRAM的耗電量極低。但是，因 為構成使用CMOS反相器的SRAM的電晶體的數量多，所以記憶單元所占的面積增大。
為了縮小記憶單元的面積，藉由探討電路佈局，可以減少所占的單元面積(例如，參照專利文獻1)。
另外，根據比例定律電路圖案的小型化得到了推進，但是認為將設計規則設定為100 nm以下是很難的。其原因之一是，當將電晶體的通道長度設定為100 nm以下時，由於短通道效應，穿通(punch-through)現象導致的洩漏電流容易流過，從而電晶體有時失去作為切換元件的功能。為了防止穿透電流流過，可以對矽晶片摻雜高濃度的雜質。但是，如果進行該處理，則在源極與基板之間或在汲極與基板之間容易流過接面漏電。
鑒於上述問題，提出了如下方法：藉由將構成半導體裝置的電晶體形成為三維形狀，在縮小一個記憶單元所占的面積的同時，將電晶體的實效的通道長度維持為不產生短通道效應的程度。例如，有如下結構：在電晶體的形成通道部分的區域中形成U字狀的縱長溝槽部分，沿著該溝槽部分的壁面形成閘極絕緣膜，並且將閘極電極埋入該溝槽部分中(參照非專利文獻1)。
在將這種結構使用於其通道部分的電晶體中，由於流過源極區與汲極區之間的電流沿著溝槽部分的周圍流過，因此實效的通道長度長。由此，具有在縮小電晶體所占的面積的同時抑制短通道效應的效果。
[專利文獻1]日本專利申請公告第2008-42050號公報
[非專利文獻1]Kinam Kim，“Technology for sub-50nm DRAM and NAND Flash Manufacturing”(亞50nmDRAM和NAND快閃記憶體的生產技術)，International Electron Devices Meeting，2005.IEDM Technical Digest，2005年12月，p.333-336
如上所述，作為CPU等中的快取記憶體而使用SRAM，尤其是，藉由使用CMOS反相器來形成SRAM，可以降低耗電量。但是，在使用CMOS反相器的SRAM中需要使用六個電晶體，並且，在反相器電路中需要設置p型及n型電晶體。因此，組合CMOS反相器電路的電路所占的面積很大。
本發明的實施例的目的之一在於提供一種在抑制短通道效應的同時進行小型化，並實現低耗電量化的半導體裝置。
在本發明中，藉由形成立體形狀的通道區，設置如下電晶體，亦即，對於從上面觀看時的一對低電阻區或一對電極之間的距離的外觀上的通道長度，能夠延長實效的通道長度的電晶體。並且，因為該電晶體以疊層形成，所以在從上面觀看時一個電晶體所需要的面積中，設置有兩個電晶體。
另外，本發明的技術思想在於：在上述層疊的電晶體中，其中一者是由n型半導體所構成的電晶體，另一者是 由p型半導體所構成的電晶體，並且，藉由組合由n型半導體所構成的電晶體及由p型半導體所構成的電晶體來形成反相器電路。
本發明的實施例是一種半導體裝置，包括：由彼此重疊的第一電晶體及第二電晶體所構成的第一反相器；由彼此重疊的第三電晶體及第四電晶體所構成的第二反相器；第一選擇電晶體；以及第二選擇電晶體，其中，第一反相器的輸出端子、第二反相器的輸入端子及第一選擇電晶體的源極和汲極中的一者連接，第二反相器的輸出端子、第一反相器的輸入端子及第二選擇電晶體的源極和汲極中的一者連接，第一選擇電晶體及第二選擇電晶體的閘極與字線連接，第一選擇電晶體的源極和汲極中的另一者與第一信號線連接，第二選擇電晶體的源極和汲極中的另一者與第二信號線連接，第一電晶體包括：在一對第一低電阻區之間具有第一溝槽部分的半導體基板；形成在第一溝槽部分的側面和底面上的第一閘極絕緣膜；以及隔著第一閘極絕緣膜而被形成在第一溝槽部分中的第一閘極電極，第二電晶體包括：覆蓋形成在第一溝槽部分中的第一閘極電極的第二閘極絕緣膜；隔著第二閘極絕緣膜而與第一閘極電極重疊的第一半導體膜；以及以與第一半導體膜相接觸的方式形成的一對第一電極，第三電晶體包括：在一對第二低電阻區之間具有第二溝槽部分的半導體基板；形成在第二溝槽部分的側面和底面上的第三閘極絕緣膜；以及隔著第三閘極絕緣膜而被形成在第二溝槽部分中的第二閘極電 極，第四電晶體包括：覆蓋形成在第二溝槽部分中的第二閘極電極的第四閘極絕緣膜；隔著第四閘極絕緣膜而與第二閘極電極重疊的第二半導體膜；以及以與第二半導體膜相接觸的方式形成的一對第二電極，第一閘極電極、一對第二低電阻區中的一者及一對第二電極中的一者連接，並且，第二閘極電極、一對第一低電阻區中的一者及一對第一電極中的一者連接。
在本發明的實施例中，一對第一電極可以被形成在第二閘極絕緣膜與第一半導體膜之間，一對第二電極可以被形成在第四閘極絕緣膜與第二半導體膜之間。
另外，在本發明的實施例中，第一半導體膜可以被形成在第二閘極絕緣膜與一對第一電極之間，第二半導體膜可以被形成在第四閘極絕緣膜與一對第二電極之間。
在本發明的實施例中，半導體基板是n型半導體，第一及一對第二低電阻區是p型半導體。
在本發明的實施例中，第一閘極絕緣膜和第三閘極絕緣膜係由同一膜所構成，第二閘極絕緣膜和第四閘極絕緣膜係由同一膜所構成。
在本發明的實施例中，第一及第二半導體膜具有包含選自In、Ga、Sn及Zn中的其中一種或多種元素的氧化物半導體。藉由將氧化物半導體使用於電晶體的通道區，能夠形成具有低截止電流的電晶體。由此，藉由將使用氧化物半導體的電晶體應用於記憶體裝置，能夠降低電耗量。
藉由本發明的實施例，能夠提供一種在抑制短通道效 應的同時進行小型化，並實現低耗電量化的半導體裝置。
參照圖式而對本發明的實施例進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是本發明的模式及詳細內容在不脫離其精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施例所記載的內容中。注意，在以下說明的本發明結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略重複說明。
注意，有時為了明確起見，誇大表示本說明書所說明的圖式中的各結構的尺寸、膜的厚度或區域。因此，它們不一定侷限於圖式中所示的尺度。
注意，本說明書中使用的“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混同而附記的，而不是為了在數目方面上限定。因此，也可以將“第一”適當地調換為“第二”或“第三”等來進行說明。
此外，在本說明書中，當將電晶體的源極和汲極中的一者稱為汲極時，以另一者為源極。也就是說，不是根據電位的高低區分源極和汲極。因此，在本說明書中也可以將稱作源極的部分換稱為汲極。
實施例1
在本實施例中，參照圖1A和圖1B及圖2對本發明的實施例的半導體裝置的一個例子進行說明。
圖1A示出半導體裝置中的記憶單元(memory cell)的俯視圖。圖2示出沿著圖1A所示的虛線A-B的剖面視圖。另外，圖1B示出圖1A所示的記憶單元10的電路圖。注意，在圖1A中，為了簡潔而省略電晶體的構成要素的一部分。
如圖1A所示，記憶單元10係由第一反相器100、第二反相器300、第一選擇電晶體200及第二選擇電晶體400所構成而形成SRAM電路。第一反相器100及第二反相器300係由彼此重疊的兩個電晶體所形成，該電晶體係由p通道型電晶體及n通道型電晶體所構成。也就是說，SRAM電路係由CMOS反相器所形成。第一反相器100係由第一電晶體101及第二電晶體102所構成，第二反相器300係由第三電晶體301及第四電晶體302所構成。
在圖1B中，構成作為本實施例的記憶單元的SRAM的電路包括：由第一電晶體101及第二電晶體102所構成的第一反相器100；由第三電晶體301及第四電晶體302所構成的第二反相器300；第一選擇電晶體200；以及第二選擇電晶體400，其中，第一反相器100的輸出端子、第二反相器300的輸入端子及第一選擇電晶體200的源極和汲極中的一者連接，第二反相器300的輸出端子、第一反相器100的輸入端子及第二選擇電晶體400的源極和汲極中的一者連接，第一選擇電晶體200及第二選擇電晶體 400的閘極與字線(WL)連接，第一選擇電晶體200的源極和汲極中的另一者與第一信號線(S1)連接，並且，第二選擇電晶體400的源極和汲極中的另一者與第二信號線(S2)連接。與第一反相器100及第二反相器300相連接的VDD示出高電位電源線，VSS示出低電位電源線。
下面，參照圖2對構成記憶單元10的電晶體進行詳細說明。
圖2所示的第一反相器100係由彼此重疊的第一電晶體101及第二電晶體102所構成。另外，第一選擇電晶體200與第二電晶體102係同樣地形成。
圖2所示的第一反相器100係由如下電晶體所構成，該電晶體包括：具有溝槽部分的半導體基板11；設置在半導體基板11之上的低電阻區12；半導體基板11及一對低電阻區12之上的第一閘極絕緣膜13；第一閘極絕緣膜13之上的設置在一對低電阻區12之間的閘極電極14；第一閘極絕緣膜13及閘極電極14之上的第二閘極絕緣膜15；在設置在第一閘極絕緣膜13及第二絕緣膜15中的接觸孔中，與一對低電阻區12相連接的一對電極16；與一對電極16相接觸且隔著第二閘極絕緣膜15而重疊於閘極電極14的半導體膜17；以及半導體膜17、一對電極16、第二閘極絕緣膜15之上的層間絕緣膜18，其中，一對低電阻區12中的一者與一對電極16中的一者電連接。再者，也可以對層間絕緣膜18進行加工而形成接觸孔，並設置在該接觸孔中與一對電極16相連接的佈線。
在上述結構中，藉由半導體基板11、一對低電阻區12、第一閘極絕緣膜13及閘極電極14而構成第一電晶體101。另外，藉由閘極電極14、第二閘極絕緣膜15、一對電極16及半導體膜17而構成第二電晶體102。
作為半導體基板11，可以應用矽或碳化矽等的單晶半導體基板、多晶半導體基板、GaAs等的化合物半導體基板、SOI(絕緣層上矽)基板等。另外，設置有呈現半導體特性的層即可，不侷限於上述基板。
一對低電阻區12是成為第一電晶體101的源極區及汲極區的區域，當充分降低其電阻時，也可以將其用作為佈線。一對低電阻區12包含對半導體基板11賦予n型或p型導電性的雜質元素。作為賦予n型或p型導電性的雜質元素，例如可以使用磷或硼。
第一閘極絕緣膜13可以藉由CVD法及濺射法等的沉積法來予以形成。例如，可以採用氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜、氧化鎵膜、氧化鋁膜及氧氮化鋁膜的單層或疊層結構。另外，也可以藉由對半導體基板11進行熱氧化處理或熱氮化處理來予以形成。再者，還可以藉由使用高密度電漿裝置進行包含氧的氛圍下的電漿處理，提高閘極絕緣膜的耐壓性。
此外，藉由作為第一閘極絕緣膜13使用矽酸鉿(HfSiOx)、添加有氮的矽酸鉿(HfSixOyNz)、添加有氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料可以降低閘極漏電流。並且，可以採用上述high-k材料 與氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁或氧化鎵中的任何一個以上的疊層結構。
這裏，氧氮化矽是指在其組成上氧含量多於氮含量的物質，例如，包含高於或等於50 at.%且低於或等於70 at.%的氧、高於或等於0.5 at.%且低於或等於15 at.%的氮、高於或等於25 at.%且低於或等於35 at.%的矽以及高於或等於0 at.%且低於或等於10 at.%的氫的物質。另外，氮氧化矽是指在其組成上氮含量多於氧含量的物質，例如，包含高於或等於5 at.%且低於或等於30 at.%的氧、高於或等於20 at.%且低於或等於55 at.%的氮、高於或等於25 at.%且低於或等於35at.%的矽以及高於或等於10 at.%且低於或等於25 at.%的氫的物質。但是，上述範圍是使用盧瑟福背向散射分析(RBS)或氫前向散射分析(HFS)來進行測量時的範圍。在此，構成元素的含有比率為其總計不超過100 at.%的值。
作為閘極電極14，可以使用包含賦予n型或p型的導電型的雜質的多晶矽。另外，閘極電極14可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等而被形成。此外，也可以使用選自錳、鋯等中的一個或多個的金屬元素。另外，閘極電極14可以具有單層結構或者兩層以上的疊層結構。
另外，閘極電極14也可以使用氧化銦錫、包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化 銦、包含氧化鈦的氧化銦錫、氧化銦鋅、添加有氧化矽的氧化銦錫等透光導電材料。另外，也可以採用上述透光導電材料和上述金屬元素的疊層結構。
第二閘極絕緣膜15可以藉由CVD法及濺射法等的沉積法來予以形成。例如，可以採用氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜、氧化鎵膜、氧化鋁膜、氧氮化鋁膜的單層或疊層結構。再者，與第一閘極絕緣膜13同樣，可以使用high-k材料。
並且，當作為第二電晶體102的半導體膜17而使用氧化物半導體時，作為第二閘極絕緣膜15較佳為使用藉由加熱釋放氧的膜。
“藉由加熱而釋放出氧”是指當利用熱脫附譜分析法(TDS)時，換算為氧原子的氧的釋放量為大於或等於1.0×1018atoms/cm3，較佳為大於或等於3.0×1020atoms/cm3的狀態。
下面，對利用TDS分析的換算為氧原子的氧的釋放量的測量方法進行說明。
進行TDS分析時的氣體的釋放量與光譜的積分值成正比。因此，根據測量樣本的光譜的積分值與標準樣本的基準值的比，可以計算出氣體的釋放量。標準樣本的基準值是指包含在樣本的所定原子的光譜的積分值中包含在樣本的所定原子的密度所占的比例。
例如，根據對作為標準樣本的包含指定密度的氫的矽晶片進行TDS分析而得到的結果及對測量樣本進行TDS 分析而得到的結果，可以以算式1算出測量樣本的氧分子的釋放量(NO2)。這裏，假定利用TDS分析得到的被檢出的質量數為32的所有光譜都是源自氧分子。作為質量數為32的氣體有CH3OH，但由於其存在的可能性很低，所以在此不對其進行考慮。另外，由於包含氧原子同位素的質量數為17的氧原子及質量數為18的氧原子的氧分子在自然界中的存在比例也極小，所以在這裏不對其進行考慮。
NO2=NH2/SH2×SO2×α (算式1)
NH2是以密度換算從標準樣本脫離的氫分子的值。SH2是對標準樣本進行TDS分析時的光譜的積分值。這裏，將標準樣本的基準值設定為NH2/SH2。SO2是對測量樣本進行TDS分析時的光譜的積分值。α是在TDS分析中影響到光譜強度的係數。關於算式1的詳細說明，參照日本專利申請公告第6-275697號公報。另外，上述測量樣本的氧釋放量是使用由電子科學株式會社所製造的熱脫附裝置EMD-WA1000S/W以包含1×1016atoms/cm3的氫原子的矽晶片為標準樣本而被測量到的。
此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比率可以根據氧分子的電離率來予以算出。另外，因為上述的α包括氧分子的電離率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
另外，NO2是氧分子的釋放量。換算為氧原子的氧的釋放量是氧分子的釋放量的2倍。
在上述結構中，藉由加熱而釋放出氧的膜也可以是氧過剩的氧化矽(SiOx(X>2))。氧過剩的氧化矽(SiOx(X>2))是指每單位體積中包含比矽原子數的2倍量多的氧原子的氧化矽。每單位體積的矽原子數及氧原子數是藉由盧瑟福背向散射光譜學法測定的值。
像這樣，藉由將藉由加熱釋放氧的膜使用於第二閘極絕緣膜15，從第二閘極絕緣膜15到使用於半導體膜17的氧化物半導體中供應氧，由此可以降低第二閘極絕緣膜15與半導體膜17之間的介面狀態。其結果，可以抑制起因於第二電晶體102的操作等而產生的電荷等在上述第二閘極絕緣膜15與半導體膜17之間的介面被俘獲，而可以得到電特性的劣化少的第二電晶體102。
並且，有時因氧化物半導體的氧空缺產生電荷。通常，氧化物半導體中的氧空缺的一部分成為施體而產生載子的電子。其結果，電晶體的臨界電壓漂移到負方向。如上所述，藉由從第二閘極絕緣膜15向半導體膜17充分地釋放氧，可以在將氧化物半導體用於半導體膜17的電晶體中，補償氧化物半導體中的氧空缺，該氧空缺是造成臨界電壓漂移到負方向的主要原因。
一對電極16用作為第二電晶體102的源極電極及汲極電極的電極。一對電極16作為導電材料而使用由鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢所構成的單體金屬或以這些元素為主要成分的合金的單層結構或疊層結構。例如，具有如下結構：包含矽的鋁膜的單層結構；在 鋁膜之上層疊鈦膜的兩層結構；在鎢膜之上層疊鈦膜的兩層結構；在銅-鎂-鋁合金膜之上層疊銅膜的兩層結構；鈦膜、在該鈦膜之上重疊鋁膜、在其之上形成鈦膜的三層結構等。另外，還可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。此外，一對電極16也用作為佈線。
半導體膜17可以使用濺射法、電漿CVD法、脈衝雷射沉積(PLD)法、分子束外延(MBE)法、塗敷法、印刷法或蒸鍍法等來予以形成。
作為半導體膜17，可以使用非晶矽、微晶矽、多晶矽、矽鍺、非晶鍺、多晶鍺、氧化物半導體等。藉由使用氧化物半導體，能夠形成具有低的截止(off-state)電流的電晶體。由此，藉由將使用氧化物半導體的電晶體應用於邏輯電路等，能夠降低耗電量。因此，作為半導體膜17較佳為使用氧化物半導體。
在此，以下對作為半導體膜17利用濺射法來形成氧化物半導體膜時所使用的濺射設備進行詳細說明。
較佳將形成氧化物半導體膜的處理室的洩漏率設定為低於或等於1×10-10Pa．m3/秒，由此可以在利用濺射法形成氧化物半導體膜時減少雜質混入膜中。
為了降低洩漏率，不僅需要降低外部洩漏還需要降低內部洩漏。外部洩漏是指由於微小的孔或密封故障等氣體從真空系統的外部流入的現象。內部洩漏起因於來自真空系統內的閥等的隔離體的洩漏或來自內部構件的釋放氣體。為了將洩漏率設定為低於或等於1×10-10Pa．m3/秒，需 要從外部洩漏及內部洩漏的兩個方面採取措施。
為了降低外部洩漏，可以使用金屬墊片密封處理室的開閉部分。作為金屬墊片較佳為使用被氟化鐵、氧化鋁或氧化鉻覆蓋的金屬材料。與O形環相比，金屬墊片的密接性高，可以降低外部洩漏。此外，藉由利用鈍態化的氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬材料，可以抑制由金屬墊片產生的包含氫的釋放氣體，從而可以減少內部洩漏。
作為構成處理室的內壁的構件，使用含有氫的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外，也可以使用上述材料覆蓋含有鐵、鉻及鎳等的合金材料。含有鐵、鉻及鎳等的合金材料具有剛性，耐熱且適於加工。在此，如果為了減小表面積利用拋光等減小構件的表面凹凸不平，則可以減少釋放氣體。或者，可以使用鈍態化的氟化鐵、氧化鋁、氧化鉻等覆蓋所述成膜形成設備的構件。
而且，較佳在處理室的前方設置濺射氣體的精製機。此時，將從精製機到處理室的管道的長度設定為小於或等於5 m，較佳為設定為小於或等於1 m。藉由將管道的長度設定為小於或等於5 m或小於或等於1 m，可以對應管道的長度減輕來自管道的釋放氣體的影響。
可以適當地組合粗(rough)真空泵如乾燥泵等以及高真空泵如濺射離子泵、渦輪分子泵及低溫泵等對處理室進行排氣。關於高真空泵，渦輪分子泵在大分子的排氣方面優異，但是對氫和水的排氣能力差。因此，組合對水的排氣能力高的低溫泵和在大分子的排氣方面優異的渦輪分子泵 是有效的。
存在於處理室的內側的吸附物雖然因為吸附於內壁不會影響到處理室的壓力，但是卻會成為從處理室排氣時的氣體釋放的原因。因此，雖然洩漏率和排氣速度之間沒有關聯，但是較佳的是：使用排氣能力高的泵，儘量使存在於處理室內的吸附物脫離，以便預先實現排氣。另外，為了促進吸附物的脫離，也可以焙烤處理室。藉由進行焙烤可以使吸附物的脫離速度提高約10倍。可以在高於或等於100℃且低於或等於450℃的溫度時進行焙烤。此時，一邊導入惰性氣體一邊去除吸附物，這樣可以使僅靠排氣不容易脫離的水等的脫離速度得到進一步的提高。
在濺射法中，用來產生電漿的電源裝置可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
作為氧化物半導體膜，較佳至少含有選自In、Ga、Sn及Zn的其中一種以上的元素。這樣的氧化物半導體例如可以使用四元類金屬氧化物的In-Sn-Ga-Zn類金屬氧化物；三元類金屬氧化物的In-Ga-Zn類金屬氧化物、In-Sn-Zn類金屬氧化物、In-Al-Zn類金屬氧化物；以及二元類金屬氧化物In-Zn類金屬氧化物等的靶材進行膜形成。另外，也可以使上述氧化物半導體包含In、Ga、Sn及Zn以外的元素，例如Gd、Zr或Si的氧化物SiO2。
例如，In-Ga-Zn-O類氧化物半導體是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物半導體。
另外，In-Sn-Zn-O類金屬氧化物使用In：Sn：Zn的原子 數比為1：2：2、2：1：3、1：1：1或20：45：35等的氧化物靶材。
此外，作為氧化物半導體，可以使用以化學式InMO3(ZnO)m(m>0)表示的薄膜。在此，M表示選自Sn、Zn、Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。
當作為氧化物半導體使用In-Ga-Zn-O類材料時，作為靶材的一個例子，將包含In、Ga及Zn的金屬氧化物靶材的成分比設定為In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]。此外，也可以使用其成分比為In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的靶材、其成分比為In2O3：Ga2O3：ZnO=1：1：4[莫耳數比]的靶材或其成分比為In2O3：Ga2O3：ZnO=2：1：8[莫耳數比]的靶材。另外，還可以使用成分比為In2O3：ZnO=25：1至1：4[莫耳數比]的靶材。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材中的金屬元素的原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳地為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)。例如，作為用以形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y。
此外，作為濺射氣體，適當地使用稀有氣體(典型為 氬)氛圍、氧氛圍、稀有氣體及氧的混合氣體。另外，作為濺射氣體較佳為使用去除了氫、水、羥或氫化物等雜質的高純度氣體。
為了降低電晶體的截止電流，氧化物半導體採用能隙為2.5 eV以上，較佳為3.0 eV以上的材料。
氧化物半導體中的氫濃度低於5×1018cm-3，較佳為低於或等於1×1018cm-3，更佳為低於或等於5×1017cm-3，更較佳為小於或等於1×1016cm-3。
因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。同樣，當鹼土金屬不是構成氧化物半導體的元素時，鹼土金屬也是雜質。尤其是，當與氧化物半導體膜接觸的絕緣膜為氧化物時，鹼金屬中的鈉(Na)擴散到該絕緣膜中而成為鈉離子(Na+)。在氧化物半導體膜內，Na+使構成氧化物半導體的金屬與氧的鍵分離或擠進其鍵之中。其結果，例如，出現因臨界電壓漂移到負方向而導致的常開啟化、場效應遷移率的降低等的電晶體特性的劣化及特性偏差。因此，較佳為降低氧化物半導體中的成為雜質的鹼金屬的濃度。明確而言，Na濃度的測定值較佳為低於或等於5×1016cm-3，更佳為低於或等於1×1016cm-3，更較佳為低於或等於1×1015cm-3。同樣地，鋰(Li)濃度的測定值較佳為低於或等於5×1015cm-3，更佳為低於或等於1×1015cm-3。同樣地，鉀(K)濃度的測定值較佳為低於或等於5×1015cm-3，更佳為低於或等於1×1015cm-3。
藉由使用如上所示的氧化物半導體可以減小電晶體的 截止電流。明確而言，可以將電晶體的截止電流設定為小於或等於1×10-18A或者小於或等於1×10-21A或小於或等於1×10-24A。
另外，形成氧化物半導體時的基板溫度為高於或等於150℃且低於或等於450℃，較佳為高於或等於200℃且低於或等於350℃。藉由邊將基板加熱到高於或等於150℃且低於或等於450℃，較佳為高於或等於200℃且低於或等於350℃邊進行膜形成，可以防止水分(包括氫)等混入到膜中。
氧化物半導體為單晶、多晶(也稱為多晶體)或非晶等的狀態。
較佳的是，氧化物半導體為C軸配向結晶氧化物半導體(CAAC-OS)。
CAAC-OS不是完全的單晶也不是完全的非晶。CAAC-OS是在非晶相中具有結晶部分及非晶部分的結晶-非晶混相結構的氧化物半導體。另外，該結晶部分的尺寸大多為能夠被容納於一個邊長小於100nm的立方體內的尺寸。另外，在利用透射電子顯微鏡(TEM)進行觀察而得到的觀察影像中，CAAC-OS中的非晶部分與結晶部分的界限不是很明顯。並且，在CAAC-OS中利用TEM觀察不到晶界(也稱為晶粒邊界(grain boundary))。因此，在CAAC-OS中，起因於晶界的電子遷移率的降低獲得到抑制。
在CAAC-OS中包含的結晶部分中，c軸在平行於 CAAC-OS的被形成面的法向向量或表面的法向向量的方向一致，並且從垂直於ab面的方向看時具有三角形狀或六角形狀的原子排列，而從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部分的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，還包括自85°至95°的範圍。另外，在只記載“平行”時，還包括自-5°至5°的範圍。
另外，在CAAC-OS中，結晶部分也可以不均勻地分佈。例如，在CAAC-OS的形成過程中，當從氧化物半導體膜的表面側進行結晶生長時，有時與被形成面附近相比表面附近結晶部分所占的比例更高。此外，藉由對CAAC-OS添加雜質，有時該雜質添加區的結晶部分非晶化。
由於CAAC-OS所包括的結晶部分的c軸在平行於CAAC-OS的被形成面的法向向量或表面的法向向量的方向一致，因此有時根據CAAC-OS的形狀(被形成面的剖面形狀或表面的剖面形狀)c軸朝向不同的方向。另外，結晶部分的c軸的方向為平行於形成CAAC-OS時的被形成面的法向向量或表面的法向向量的方向。結晶部分藉由進行膜形成或進行膜形成後的加熱處理等的晶化處理形成。
使用CAAC-OS的電晶體可以降低由可見光或紫外光引起的電特性的變動。因此，這種電晶體的可靠性高。
CAAC-OS根據其組成等而成為導體、半導體或絕緣 體。另外，CAAC-OS根據其組成等而呈現對可見光的透明性或不透明性。
作為上述CAAC-OS的例子，也可以舉出如下氧化物，該氧化物被形成為膜狀，在從垂直於膜表面或基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
參照圖7A至圖9C來詳細說明CAAC-OS。另外，在沒有特別的說明時，在圖7A至圖9C中，以上方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖7A至7E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
圖7A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個這種金屬原子只示出靠近其的氧原子的結構稱為亞單元。雖然圖7A所示的結構採用八面體結構，但是為了容易理解以平面結構表示。另外，在圖7A的上一半及下一半中分別具有三個四配位O。圖7A所示的亞單元的電荷為0。
圖7B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖7B的上 一半及下一半分別具有一個四配位O。另外，因為In也會呈現五配位，所以可以採用圖7B所示的結構。圖7B所示的亞單元的電荷為0。
圖7C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖7C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖7C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖7C所示的亞單元的電荷為0。
圖7D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖7D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖7D所示的亞單元的電荷為+1。
圖7E示出包含兩個Zn的亞單元。在圖7E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖7E所示的亞單元的電荷為-1。
在此，將多個亞單元的集合體稱為一個組，而將由多個組所構成的一週期稱為一個單元。
這裏，說明這些亞單元彼此鍵結的規則。圖7A所示的六配位In的上一半的三個O分別在下方向上具有三個靠近的In，而In的下一半的三個O分別在上方向上具有三個靠近的In。圖7B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖7C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而下 一半的三個O分別在上方向上具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的數量與位於該O的下方向上的靠近的金屬原子的數量相等。與此同樣，金屬原子的下方向的四配位O的數量與位於該O的上方向上的靠近的金屬原子的數量相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的數量和位於上方向上的靠近的金屬原子的數量的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的數量和位於另一金屬原子的下方向上的四配位O的數量的總和為4時，具有金屬原子的兩種亞單元可以彼此鍵結。例如，為四配位O的數量為3，所以其與五配位金屬原子(Ga或In)或四配位金屬原子(Zn)中的任何一個鍵結。
具有這些配位數的金屬原子在c軸方向上藉由四配位O鍵結。除此以外，還以使層結構的總和電荷成為0的方式來使多個亞單元鍵結而構成一組。
圖8A示出構成In-Sn-Zn-O類的層結構的一個組的模型圖。圖8B示出由三個組所構成的單元。另外，圖8C示出從c軸方向上觀察圖8B的層結構時的原子排列。
在圖8A中，為了容易理解，省略三配位O，只示出四配位O的數量，例如，以③表示Sn原子的上一半和下一半分別具有三個四配位O。與此同樣，在圖8A中，以①表示In原子的上一半和下一半分別具有一個四配位O。此外，與此同樣，在圖8A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn原子；以及上 一半具有一個四配位O而下一半具有三個四配位O的Zn原子。
在圖8A中，構成In-Sn-Zn-O類的層結構的組具有如下結構：在從上面按順序說明時，上一半和下一半分別具有三個四配位O的Sn原子與上一半和下一半分別具有一個四配位O的In原子鍵結；該In原子與上一半具有三個四配位O的Zn原子鍵結；藉由該Zn原子的下一半的一個四配位O與上一半和下一半分別具有三個四配位O的In原子鍵結；該In原子與上一半具有一個四配位O的由兩個Zn構成的亞單元鍵結；藉由該亞單元的下一半的一個四配位O與上一半和下一半分別具有三個四配位O的Sn原子鍵結。多個上述組彼此鍵結而構成一個週期的單元。
這裏，三配位O及四配位O的一個鍵結的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的亞單元的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖7E所示的包含兩個Zn的亞單元。例如，因為如果對於一個包含Sn的亞單元有包含兩個Zn的一個亞單元則電荷被消除，而可以使層結構的總電荷成為0。
另外，In可以採用五配位和六配位中的任何一種。明確而言，藉由採用圖8B所示的單元來可以得到In-Sn-Zn- O類的結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以以組成式In2SnZn2O7(ZnO)m(m是0或自然數)來予以表示。
此外，除此之外，當採用四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等時也同樣。
例如，圖9A示出構成In-Ga-Zn-O類的層結構的一組的模型圖。
在圖9A中，構成In-Ga-Zn-O類的層結構的組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In原子與上一半具有一個四配位O的Zn原子鍵結；藉由該Zn原子的下一半的三個四配位O與上一半和下一半分別具有一個四配位O的Ga原子鍵結；藉由該Ga原子的下一半的一個四配位O與上一半和下一半分別具有三個四配位O的In原子鍵結。多個上述組彼此鍵結而構成一個週期的單元。
圖9B示出由三個組構成的單元。另外，圖9C示出從c軸方向觀察圖9B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、 Zn及Ga中的任一個的亞單元的電荷為0。因此，組合這些亞單元而成的組的總電荷總是0。
此外，構成In-Ga-Zn-O類的層結構的組不侷限於圖9A所示的組，還可以採用組合In、Ga、Zn的排列不同的組而成的單元。
作為層間絕緣膜18的材料可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮化鋁的單層或疊層，並利用濺射法、CVD法等形成。例如，可以利用電漿CVD法以矽烷氣體為主要材料，並從氧氮氣體、氮氣體、氫氣體及稀有氣體中的選出合適的原料氣體並將其混合來形成。另外，將基板溫度設定為高於或等於200℃且低於或等於550℃，即可。
另外，雖然在本實施例中採用閘極電極14不與一對低電阻區12或一對電極16重疊，形成有偏置(offset)區的結構，但是不侷限於此。例如，也可以採用閘極電極14與一對低電阻區12或一對電極16重疊的結構。
藉由具有上述結構，在第一電晶體101及第二電晶體102中，半導體基板11中的做為第一電晶體101的通道區的部分及第二電晶體102中的做為通道區的半導體膜17以圍繞閘極電極14的方式來予以形成。就是說，對於從上面觀看時的一對低電阻區12或一對電極16之間的距離的外觀上的通道長度能夠延長實效的通道長度。另外，因為可以層疊第一電晶體101及第二電晶體102，所以能夠縮小半導體裝置所占的面積。因此，即使縮小電晶體，也 能夠降低短通道效應的影響而提高半導體裝置的集體度。並且，能夠降低成本，並能夠提供良率高的半導體裝置。
再者，在圖2所示的電晶體結構中，藉由調節L1及L2的長度，可以調節第一電晶體101及第二電晶體102的實效的通道長度。例如，當想要增加第二電晶體102的導通電流時，藉由縮短L2的長度，可以增加第二電晶體102的導通電流。
如上所述，藉由調節L1及L2的長度，可以調節第一電晶體101及第二電晶體102的導通電流。在反相器電路的理想操作中，對反相器輸入或從反相器輸出的矩形波的上升時間及下降時間相等。在CMOS反相器中，在p通道型電晶體與n通道型電晶體之間的導通電流的平衡失去的反相器中，即使所輸入的矩形波是理想的矩形波，也當輸出時波形畸變。例如，當p通道型電晶體的導通電流只為n通道型電晶體的導通電流的二分之一時，在輸出節點處，上升時間是下降時間的兩倍。為了防止這種波形的畸變，較佳使p通道型電晶體和n通道型電晶體的導通電流相等。因此，藉由調節L1及L2的長度，而調節第一電晶體101及第二電晶體102的導通電流，可以使p通道型電晶體與n通道型電晶體的導通電流相等。
另外，在由圖3A及圖3B所示那樣的電晶體構成的反相器中，也可以發揮與由圖2所示的電晶體構成的反相器相同的效果。圖3A所示的電晶體的結構與圖2所示的電晶體的結構的不同之處在於第二電晶體102中的閘極電極 的形狀。圖2所示的閘極電極14具有完全埋入設置在半導體基板11中的溝槽部分的形狀。另一方面，圖3A所示的閘極電極19具有沒有完全埋入設置在半導體基板11中的溝槽部分的形狀。如上所述，不需要完全埋入溝槽部分，藉由沿著溝槽部分形成閘極電極，也能夠發揮本發明的效果。圖3B所示的電晶體的結構與圖2所示的電晶體的結構的不同之處在於一對電極和半導體膜的疊層順序不同。也就是說，在圖3B所示的電晶體的結構中，在半導體膜21之上形成有一對電極20。
如上所述，藉由使用圖2或圖3A和圖3B所示的電晶體，能夠形成圖1B所示那樣的SRAM電路。
<電晶體的製造方法的一個例子>
下面，參照圖4A至圖4D而對圖2所示的第一電晶體101及第二電晶體102的製造方法的一個例子進行說明。
如圖4A所示，對半導體基板11表面添加雜質形成一對低電阻區12，對半導體基板11進行加工而設置溝槽部分。雖然圖4A所示的溝槽部分具有平面的形狀，但是不侷限於此，也可以具有曲面的形狀。
接著，如圖4B所示，利用熱氧化法在半導體基板11表面上形成第一閘極絕緣膜13。另外，也可以利用濺射法、CVD法等的沉積法形成絕緣膜而不利用熱氧化法，還可以組合熱氧化法及沉積法來形成絕緣膜。
接著，在第一閘極絕緣膜13之上形成閘極電極14。閘極電極14藉由形成導電膜，在該導電膜之上形成掩模之後，使用該掩模對導電膜選擇性地進行蝕刻來予以形成。這裏，用於蝕刻的掩模可以適當地利用光微影製程、噴墨法、印刷法等來予以形成。
此外，圖4A所示的一對低電阻區12也可以藉由在形成閘極電極14之後，將雜質添加到半導體基板11，以自對準的方式來予以形成。
接著，在閘極電極14及第一閘極絕緣膜13之上形成第二閘極絕緣膜15。
接著，如圖4C所示，對第一閘極絕緣膜13及第二閘極絕緣膜15進行加工而形成接觸孔，在該接觸孔中形成與一對低電阻區12連接的一對電極16。一對電極16藉由形成導電膜，在該導電膜之上形成掩模之後，使用該掩模對導電膜選擇性地進行蝕刻來予以形成。
接著，如圖4D所示，形成接觸於一對電極16且隔著第二閘極絕緣膜15而與閘極電極14重疊的半導體膜17。半導體膜17例如藉由如下步驟來予以形成：利用濺射法而形成厚度為大於或等於1 nm且小於或等於50 nm的氧化物半導體膜，在該氧化物半導體膜之上形成掩模之後，使用該掩模對氧化物半導體膜選擇性地進行蝕刻。
作為氧化物半導體膜的蝕刻，可以適當地利用濕式蝕刻或乾式蝕刻。
另外，較佳在形成氧化物半導體膜之後對半導體基板 11進行加熱處理，以使水及氫從氧化物半導體膜中被釋出。此外，藉由進行該加熱處理可以形成具有結晶性更高的CAAC-OS的氧化物半導體膜。
作為該加熱處理的溫度較佳為從氧化物半導體膜釋放出水及氫的溫度，典型的為高於或等於200℃且低於半導體基板11的應變點，較佳為高於或等於250℃且低於或等於450℃。
另外，加熱處理可以使用快速熱退火(RTA)設備。藉由使用RTA設備，可以限定於短時間內在高於或等於基板的應變點的溫度下進行加熱處理。因此，可以縮短用以形成CAAC-OS的氧化物半導體膜的時間。
加熱處理可以在惰性氣體氛圍下進行，典型的是，較佳在氦、氖、氬、氙、氪等稀有氣體或氮氣氛圍下進行。此外，也可以在氧氣氛圍、減壓氛圍或真空中進行。將處理時間設定為3分鐘至24小時。因為超過24小時的加熱處理會導致生產率的降低，所以是不較佳的。
另外，也可以藉由在利用上述加熱處理而使水分及氫從氧化物半導體膜中被釋出之後，在氧氛圍下對氧化物半導體膜進行加熱處理，對氧化物半導體膜供應氧，而減少在氧化物半導體膜中成為施體的氧空缺。將加熱處理的溫度例如設定為高於或等於200℃且低於半導體基板11的應變點，較佳為設定為高於或等於250℃且低於或等於450℃。上述用於氧氛圍下的加熱處理的氧氣體較佳不包含水、氫等。或者，較佳將引入到加熱處理裝置中的氧氣體 的純度設定為大於或等於6N(99.9999%)，更佳設定為大於或等於7N(99.99999%)(也就是說，將氧中的雜質濃度為低於或等於1 ppm，較佳為低於或等於0.1 ppm)。
或者，也可以藉由利用離子植入法或離子摻雜法等對氧化物半導體膜添加氧，以減少用作為施體的氧空缺。另外，也可以將以頻率為約2.45 GHz之經微波電漿的氧添加到氧化物半導體膜中。
接著，在半導體膜17之上形成層間絕緣膜18。另外，雖然在此未圖示，但是也可以對層間絕緣膜18進行加工而形成接觸孔，並形成在該接觸孔中與一對低電阻區12或一對電極16相接觸的佈線。
藉由上述製程，能夠製造一種在抑制短通道效應的同時進行小型化，實現低耗電量化的半導體裝置。
本實施例可以與其他的實施例適當地組合。
藉由使用如上所述製造的電晶體及反相器，能夠製造圖1A和圖1B所示的SRAM電路。
<SRAM電路的操作>
下面，以下說明圖1B所示的SRAM電路的電路操作。
首先，在讀出操作中，將字線(WL)設定為High(H)，使第一選擇電晶體200及第二選擇電晶體400成為導通狀態。由此，保持在第一反相器100及第二反相器 300中的資料藉由第一選擇電晶體200及第二選擇電晶體400輸出到第一信號線(S1)及第二信號線(S2)。另外，雖然未圖示出，但是也可以第一信號線(S1)及第二信號線(S2)與讀出放大器相連接。
在寫入操作中，將字線(WL)設定為High(H)，使第一選擇電晶體200及第二選擇電晶體400成為導通狀態。並且，從第一信號線(S1)及第二信號線(S2)輸出所寫入的資料，對第一反相器100及第二反相器300進行資料的寫入。
在SRAM電路中，所寫入的資料保持在反相器中，如果從VDD供應電源，則資料被保持。
如上所述，在SRAM電路中進行資料的讀出、寫入、保持操作。
(實施例2)
在本實施例中，對使用實施例1所示的半導體裝置所構成CPU的例子進行說明。
圖5A是示出CPU的具體結構的方塊圖。圖5A所示的CPU在基板1190之上包括：算術邏輯電路(ALU)1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排介面(Bus I/F)1198；可改寫的ROM 1199；以及ROM介面(ROM I/F)1189。作為基板1190，使用半導體基板、SOI基板及玻璃基板等。ROM 1199和ROM介面1189可以被設置在另一晶片之上。當然，圖5A所示的CPU只是將其結構簡化而示出的一個例子，並且實際上的CPU根據其用途而具有多種結構。
藉由匯流排介面1198輸入到CPU的指令輸入到指令解碼器1193且被進行解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。
根據被解碼的指令，ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195進行各種控制。明確地說，ALU控制器1192產生用來控制ALU 1191的操作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或掩模狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷請求，且處理該請求。暫存器控制器1197產生暫存器1196的位址，並根據CPU的狀態進行從暫存器1196的讀出或對暫存器1196的寫入。
另外，時序控制器1195產生控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的操作時序的信號。例如，時序控制器1195具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將時脈信號CLK2供應到上述各種電路。
在圖5A所示的CPU中，在暫存器1196中設置有記憶元件。作為暫存器1196中的記憶元件，可以使用由實施例1所記載的半導體裝置所構成的記憶元件。
在圖5A所示的CPU中，暫存器控制器1197根據來自ALU1191的指示，進行暫存器1196中的保持操作的選擇。也就是說，在暫存器1196所具有的記憶元件中，選擇利用正反器進行資料的保持還是利用電容器進行資料的保持。當選擇利用正反器進行資料的保持時，進行對暫存器1196中的記憶元件的電源電壓的供應。當選擇利用電容器進行資料保持時，進行對電容器的資料改寫，而可以停止對暫存器1196中的記憶元件的電源電壓的供應。
如圖5B或圖5C所示，藉由在記憶元件群與被供應有電源電位VDD或電源電位VSS的節點之間設置切換元件，可以進行電源停止。以下說明圖5B及圖5C的電路。
在圖5B及圖5C中示出記憶體裝置的結構的一個例子，其中，控制對記憶元件的電源電位的供應的切換元件包括使用氧化物半導體的電晶體。
圖5B所示的記憶體裝置包括切換元件1141以及具有多個記憶元件1142的記憶元件群1143。藉由切換元件1141，高位準的電源電位VDD供應到記憶元件群1143所具有的各個記憶元件1142。並且，信號IN的電位和低位準的電源電位VSS的電位供應到記憶元件群1143所具有的各個記憶元件1142。
在圖5B中，作為切換元件1141，使用包括氧化物半導體等能隙大的半導體的電晶體，該電晶體的開關受控於供應到其閘極電極的信號SigA。
此外，在圖5B中，示出切換元件1141只有一個電晶 體的結構，但是沒有特別的限制，也可以具有多個電晶體。當切換元件1141具有多個用作為切換元件的電晶體時，既可以將上述多個電晶體並聯連接，又可以將上述多個電晶體串聯連接，還可以組合並聯和串聯連接。
此外，在圖5B中，藉由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142的高位準的電源電位VDD的供應，但是也可以藉由切換元件1141控制低位準電源電位VSS的供應。
另外，圖5C示出記憶體裝置的一個例子，其中，藉由切換元件1141低位準的電源電位VSS供應到記憶元件群1143所具有的各記憶元件1142。藉由切換元件1141可以控制對記憶元件群1143所具有的各記憶元件1142的低位準的電源電位VSS的供應。
在記憶元件群與被施加電源電位VDD或電源電位VSS的節點之間設置切換元件，當暫時停止CPU的操作，停止電源電壓的供應時也可以保持資料，且可以降低耗電量。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊的期間中也可以停止CPU的操作，由此可以降低耗電量。
在此，以CPU為例進行了說明，但是也可以應用於數位信號處理器(DSP)、定制LSI、現場可編程閘陣列(FPGA)等的LSI。
本實施例可以與上述實施例適當地組合而實施。
(實施例3)
在本實施例中對應用實施例1及實施例2的電子裝置的例子進行說明。
圖6A是可攜式資訊終端。該可攜式資訊終端包括外殼9300、按鈕9301、麥克風9302、顯示部9303、揚聲器9304以及影像拍攝裝置9305，並具有作為可攜式電話機的功能。雖然未圖示出，本發明的實施例可以應用於主體內部的運算裝置、無線電路或使用於記憶體裝置的邏輯電路。
圖6B是數位相機。該數位相機包括外殼9320、按鈕9321、麥克風9322以及顯示部9323。雖然未圖示出，本發明的實施例也可以應用於使用於記憶體裝置或影像感測器等的邏輯電路。
藉由使用本發明的實施例，能夠提高電子裝置的性能。
本實施例可以與其他實施例適當地組合而實施。
10‧‧‧記憶單元
11‧‧‧半導體基板
12‧‧‧一對低電阻區
13‧‧‧第一閘極絕緣膜
14‧‧‧閘極電極
15‧‧‧第二閘極絕緣膜
16‧‧‧一對電極
17‧‧‧半導體膜
18‧‧‧層間絕緣膜
19‧‧‧閘極電極
20‧‧‧一對電極
21‧‧‧半導體膜
100‧‧‧第一反相器
101‧‧‧第一電晶體
102‧‧‧第二電晶體
200‧‧‧第一選擇電晶體
300‧‧‧第二反相器
301‧‧‧第三電晶體
302‧‧‧第四電晶體
400‧‧‧第二選擇電晶體
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件群
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
9300‧‧‧外殼
9301‧‧‧按鈕
9302‧‧‧麥克風
9303‧‧‧顯示部
9304‧‧‧揚聲器
9305‧‧‧影像拍攝裝置
9320‧‧‧外殼
9321‧‧‧按鈕
9322‧‧‧麥克風
9323‧‧‧顯示部
在圖式中：圖1A和圖1B是示出本發明的實施例的半導體裝置的一個例子的俯視圖及電路圖；圖2是示出本發明的實施例的半導體裝置的一個例子的剖面視圖；圖3A和圖3B是示出本發明的實施例的半導體裝置的 一個例子的剖面視圖；圖4A至圖4D是示出本發明的實施例的半導體裝置的製造製程的一個例子的剖面視圖；圖5A至圖5C是示出使用本發明的實施例的半導體裝置的CPU的具體例子的方塊圖及其一部分的電路圖；圖6A和圖6B是示出本發明的實施例的電子裝置的一個例子的透視圖；圖7A至圖7E是說明有關本發明的實施例的氧化物材料的結構的視圖；圖8A至圖8C是說明有關本發明的實施例的氧化物材料的結構的視圖；圖9A至圖9C是說明有關本發明的實施例的氧化物材料的結構的視圖。
10‧‧‧記憶單元
WL‧‧‧字線
VSS、VDD‧‧‧電源電位
100‧‧‧第一反相器
101‧‧‧第一電晶體
102‧‧‧第二電晶體
14‧‧‧閘極電極
200‧‧‧第一選擇電晶體
S1‧‧‧第一信號線
300‧‧‧第二反相器
301‧‧‧第三電晶體
302‧‧‧第四電晶體
16‧‧‧一對電極
400‧‧‧第二選擇電晶體
S2‧‧‧第二信號線

Claims (15)

  1. 一種半導體裝置，包括：半導體基板；第一反相器；以及第二反相器，其中，該第一反相器的輸出端子與該第二反相器的輸入端子電連接，其中，該第二反相器的輸出端子與該第一反相器的輸入端子電連接，其中，該第一反相器和該第二反相器各自包括第一電晶體和第二電晶體，其中，該第一電晶體包括：該半導體基板，該半導體基板在源極區與汲極區之間具有溝槽部分；形成在該溝槽部分的側面和底面上的第一閘極絕緣膜；以及形成在該溝槽部分中的閘極電極，而且在該半導體基板與該閘極電極之間設置有該第一閘極絕緣膜，並且其中，該第二電晶體包括：覆蓋該閘極電極的第二閘極絕緣膜；與該閘極電極重疊且其間夾置有該第二閘極絕緣膜的半導體膜；以及與該半導體膜相接觸的一對電極。
  2. 根據申請專利範圍第1項之半導體裝置，還包括： 第一選擇電晶體；以及第二選擇電晶體，其中，該第一選擇電晶體的源極和汲極中的一者與該第一反相器的該輸出端子及該第二反相器的該輸入端子電連接，其中，該第二選擇電晶體的源極和汲極中的一者與該第二反相器的該輸出端子及該第一反相器的該輸入端子電連接，其中，該第一選擇電晶體和該第二選擇電晶體的閘極與第一線電連接，其中，該第一選擇電晶體的該源極和該汲極中的另一者與第二線電連接，並且其中，該第二選擇電晶體的該源極和該汲極中的另一者與第三線電連接。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該一對電極係形成在該第二閘極絕緣膜與該半導體膜之間。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該半導體膜係形成在該第二閘極絕緣膜與該一對電極之間。
  5. 根據申請專利範圍第1項之半導體裝置，其中，該半導體基板為n型半導體，並且其中，該源極區和該汲極區各自為p型半導體。
  6. 根據申請專利範圍第1項之半導體裝置，其中，該 半導體膜包括包含選自In、Ga、Sn及Zn的其中一個或多個元素的氧化物半導體。
  7. 根據申請專利範圍第1項之半導體裝置，其中，該第一反相器的該第一閘極絕緣膜和該第二反相器的該第一閘極絕緣膜使用相同的膜來予以形成，並且其中，該第一反相器的該第二閘極絕緣膜和該第二反相器的該第二閘極絕緣膜使用相同的膜來予以形成。
  8. 一種半導體裝置，包括：具有一對第一低電阻區和一對第二低電阻區的半導體基板，其中，該一對第一低電阻區和該一對第二低電阻區各自的電阻係低於該半導體基板的電阻；與該半導體基板重疊的第一絕緣膜；與該半導體基板重疊且其間夾置有該第一絕緣膜的第一導電膜；該第一導電膜之上的第二絕緣膜；與該第一導電膜重疊且其間夾置有該第二絕緣膜的第一半導體膜；與該第一半導體膜相接觸的一對第一電極；與該半導體基板重疊的第三絕緣膜；與該半導體基板重疊且其間夾置有該第三絕緣膜的第二導電膜；該第二導電膜之上的第四絕緣膜；與該第二導電膜重疊且其間夾置有該第四絕緣膜的第二半導體膜；以及 與該第二半導體膜相接觸的一對第二電極；其中，該第一導電膜、該一對第二低電阻區的中的一者與該一對第二電極中的一者彼此電連接，並且其中，該第二導電膜、該一對第一低電阻區的中的一者與該一對第一電極中的一者彼此電連接。
  9. 根據申請專利範圍第8項之半導體裝置，其中，該半導體基板在該一對第一低電阻區之間具有第一溝槽部分，而且在該一對第二低電阻區之間具有第二溝槽部分，其中，該第一絕緣膜係形成在該第一溝槽部分的側面和底面上，其中，該第一導電膜係形成在該第一溝槽部分中，其中，該第二絕緣膜係形成在該第二溝槽部分的側面和底面上，並且其中，該第二導電膜係形成在該第二溝槽部分中。
  10. 根據申請專利範圍第8項之半導體裝置，還包括：第一選擇電晶體；以及第二選擇電晶體，其中，該第一選擇電晶體的源極和汲極中的一者與該第二導電膜、該一對第一低電阻區中的一者及該一對第一電極中的一者電連接，其中，該第二選擇電晶體的源極和汲極中的一者與該第一導電膜、該一對第二低電阻區中的一者及該一對第二 電極中的一者電連接，其中，該第一選擇電晶體和該第二選擇電晶體的閘極與第一線電連接，其中，該第一選擇電晶體的該源極和該汲極中的另一者與第二線電連接，並且其中，該第二選擇電晶體的該源極和該汲極中的另一者與第三線電連接。
  11. 根據申請專利範圍第8項之半導體裝置，其中，該一對第一電極係形成在該第二絕緣膜與該第一半導體膜之間，並且其中，該一對第二電極係形成在該第四絕緣膜與該第二半導體膜之間。
  12. 根據申請專利範圍第8項之半導體裝置，其中，該第一半導體膜係形成在該第二絕緣膜與該一對第一電極之間，並且其中，該第二半導體膜係形成在該第四絕緣膜與該一對第二電極之間。
  13. 根據申請專利範圍第8項之半導體裝置，其中，該半導體基板為n型半導體，並且其中，該一對第一低電阻區和該一對第二低電阻區各自為p型半導體。
  14. 根據申請專利範圍第8項之半導體裝置，其中，該第一半導體膜和該第二半導體膜各自包括包含選自In、Ga、Sn及Zn的其中一個或多個元素的氧化物半導體。
  15. 根據申請專利範圍第8項之半導體裝置，其中，該第一絕緣膜和該第三絕緣膜使用相同的膜來予以形成，並且其中，該第二絕緣膜和該第四絕緣膜使用相同的膜來予以形成。
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