JP7406609B2 - 半導体装置 - Google Patents

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Description

本発明は、酸化物半導体を用いたトランジスタなどの半導体素子を含む半導体装置および
その作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、および電子機器は全て半導体装置である。
液晶表示装置に代表されるように、ガラス基板などに形成されるトランジスタの多くは非
晶質シリコン、多結晶シリコンなどによって構成されている。非晶質シリコンを用いたト
ランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる
。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大
面積化には適していないという欠点を有している。
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作
製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導
体として、酸化亜鉛、In-Ga-Zn-O系酸化物を用いてトランジスタを作製し、表
示装置の画素のスイッチング素子などに用いる技術が特許文献1および特許文献2で開示
されている。
酸化物半導体膜を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較す
ると高い電界効果移動度を有するため表示装置の性能を著しく向上させることができると
期待されている。
一方で、トランジスタに高い電界効果移動度を要求する半導体装置に関しては、多結晶シ
リコンや単結晶シリコンを用いたトランジスタが用いられることが多い。酸化物半導体を
用いたトランジスタを表示装置以外の半導体装置に用いる場合、多結晶シリコンや単結晶
シリコンを用いたトランジスタ並に高い電界効果移動度を要求されることがある。
高い電界効果移動度を有するIn-Sn-Zn-O系酸化物を用いたトランジスタが開示
されている(非特許文献1参照。)。
特開2007-123861号公報 特開2007-96055号公報
Eri Fukumoto, Toshiaki Arai, Narihiro Morosawa, Kazuhiko Tokunaga, Yasuhiro Terai, Takashige Fujimori and Tatsuya Sasaoka、 「High Mobility Oxide Semiconductor TFT for Circuit Integration of AM-OLED」、 IDW’10 p631-p634
トランジスタに高い電界効果移動度を要求する半導体装置にも酸化物半導体を用いたトラ
ンジスタを適用できる可能性がある。
しかしながら、酸化物半導体を用いたトランジスタは、熱バイアス試験(BT試験)や光
バイアス試験などにより電気的特性の変動が生じることがあり、信頼性が十分とは言い難
い。
そこで、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性
を有する酸化物半導体を用いたトランジスタを提供することを課題の一とする。
また、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を
有するトランジスタを用い、これまで実現が困難であった高性能の半導体装置を提供する
ことを課題の一とする。
本発明の一態様であるトランジスタに用いる酸化物半導体は、インジウム、スズ、亜鉛お
よびアルミニウムから選ばれた二種以上、好ましくは三種以上の元素を含む。
また、トランジスタの作製工程において、近接の絶縁膜または/およびイオン注入により
酸化物半導体へ酸素が供給され、キャリア発生源となる酸素欠損を低減する。
また、トランジスタの作製工程において、酸化物半導体を高純度化し、キャリア発生源と
なる水素濃度を極めて低くする。
本発明の一態様であるトランジスタの作製方法を以下に示す。
まず、基板表面に吸着する水素などの不純物を低減する処理を行い、次に下地絶縁膜を成
膜し、次に酸化物半導体膜を成膜し、次に第1の加熱処理を行う。好ましくは、下地絶縁
膜は、加熱処理により酸素を放出する絶縁膜である。なお、基板表面が十分に清浄である
場合、基板表面に吸着する不純物を低減する処理を行わなくても構わない。
基板表面に吸着する不純物を低減する処理として、例えばプラズマ処理、加熱処理または
薬液処理を行う。好ましくはプラズマ処理を行う。プラズマ処理は、具体的には希ガス(
ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど)、酸素または窒素を含む雰囲
気においてプラズマを生成し、基板に対してバイアス電圧を印加することで基板表面の処
理を行えばよい。基板表面の不純物を低減することにより、基板と下地絶縁膜との界面準
位密度を低減できる。該界面準位は、トランジスタのしきい値電圧の変動の原因となりう
る。そのため、前述した界面準位密度を低減することで、基板面内におけるトランジスタ
のしきい値電圧のばらつきや、信頼性の低下を防止することができる。
基板表面に吸着する不純物を低減する処理を行った後、大気暴露せずに下地絶縁膜を成膜
すると好ましい。こうすることで、大気暴露により基板表面に不純物が再吸着することを
防止できる。
下地絶縁膜として、加熱処理により酸素を放出する絶縁膜を設けることにより、酸化物半
導体膜中に生じる酸素欠損を、後に行う加熱処理によって補償することができる。酸化物
半導体膜中の酸素欠損はキャリア発生源となるため、得られるトランジスタのしきい値電
圧を変動させる要因となりうる。
また、加熱処理により酸素を放出する下地絶縁膜を設けることにより、下地絶縁膜と酸化
物半導体膜との界面準位密度を低減することができる。該界面準位は、得られるトランジ
スタの動作に関連して生じる電荷をトラップすることがあるため、トランジスタの信頼性
を低下させる原因となりうる。
なお、下地絶縁膜は平坦性を有することが好ましい。具体的には、平均面粗さ(Ra)が
1nm以下、好ましくは0.3nm以下、さらに好ましくは0.1nm以下とする。下地
絶縁膜に対し、化学機械研磨(CMP:Chemical Mechanical Po
lishing)処理などの平坦化処理を行ってもよい。下地絶縁膜が平坦性を有するこ
とで、下地絶縁膜と酸化物半導体膜との界面状態が良好となるため、得られるトランジス
タの電界効果移動度が向上し、かつしきい値電圧の変動も低減できる。
酸化物半導体膜は、In-Al-Sn-Zn-O系材料、In-Sn-Zn-O系材料、
In-Al-Zn-O系材料、Zn-Sn-O系材料などを用いる。特に、In-Sn-
Zn-O系材料を用いると、高い電界効果移動度および高い信頼性を有するトランジスタ
が得られるため好ましい。
なお、酸化物半導体膜は基板加熱しつつ成膜すると、得られるトランジスタの電界効果移
動度が向上するため好ましい。酸化物半導体膜の成膜時における基板加熱温度は、100
℃以上600℃以下、好ましくは150℃以上550℃以下、さらに好ましくは200℃
以上500℃以下とする。酸化物半導体膜はスパッタリング法を用いて成膜すると好まし
い。
なお、酸化物半導体膜は、2.5eV以上、好ましくは2.8eV以上、さらに好ましく
は3.0eV以上のバンドギャップを有する。酸化物半導体膜が上記の範囲のバンドギャ
ップを有することにより、オフ電流の極めて小さいトランジスタを得ることができる。
酸化物半導体膜は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状
態をとる。
好ましくは、酸化物半導体膜は、CAAC-OS(C Axis Aligned Cr
ystalline Oxide Semiconductor)膜とする。
CAAC-OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜
は、非晶質相に結晶部および非晶質部を有する結晶-非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡(TEM:Transmission Electro
n Microscope)による観察像では、CAAC-OS膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、TEMによってCAAC-OS膜には粒界(グレ
インバウンダリーともいう。)は確認できない。そのため、CAAC-OS膜は、粒界に
起因する電子移動度の低下が抑制される。
CAAC-OS膜に含まれる結晶部は、c軸がCAAC-OS膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸お
よびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、8
5°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、-5
°以上5°以下の範囲も含まれることとする。
なお、CAAC-OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAA
C-OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC-OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
CAAC-OS膜に含まれる結晶部のc軸は、CAAC-OS膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC-OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC-OS膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
CAAC-OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
酸化物半導体膜の成膜後、第1の加熱処理を行うと好ましい。第1の加熱処理は、減圧雰
囲気(10Pa以下)、不活性雰囲気(窒素、希ガスなどの不活性ガスからなる雰囲気)
または酸化性雰囲気(酸素、オゾン、亜酸化窒素などの酸化性ガスを10ppm以上含む
雰囲気)において、250℃以上650℃以下、好ましくは300℃以上600℃以下の
温度で行う。
第1の加熱処理により、酸化物半導体膜中の水素などの不純物濃度を低減することができ
る。または下地絶縁膜と酸化物半導体膜との界面状態を良好にすることができる。酸化物
半導体膜を成膜してから第1の加熱処理を行うため、下地絶縁膜から放出される酸素が外
方拡散していくことを防止できる。なお、不活性雰囲気または減圧雰囲気で加熱処理を行
った後、温度を下げずに雰囲気を変え、酸化性雰囲気での加熱処理を行っても構わない。
このような方法で加熱処理を行うことで、不活性雰囲気または減圧雰囲気にて酸化物半導
体膜から不純物を低減し、その後、酸化性雰囲気にて不純物の除去時に生じた酸素欠損を
低減することができる。
なお、加熱処理、成膜には、不純物の少ないガスを用いる。特に水分の含有の少ないガス
を用いると好ましい。具体的には、露点が-70℃以下のガスを用いればよい。
第1の加熱処理を行った後、酸化物半導体膜を加工して島状にする。酸化物半導体膜の加
工はフォトマスクを用いてレジストマスクを形成し、ドライエッチング法またはウェット
エッチング法によってレジストマスクの形成部以外をエッチングすればよい。このような
加工工程をフォトリソグラフィ工程と呼ぶ。
次に、導電膜を成膜し、フォトリソグラフィ工程などによって加工して酸化物半導体膜と
少なくとも一部が接するソース電極およびドレイン電極を形成する。
次に、ゲート絶縁膜および導電膜を順に成膜し、該導電膜をフォトリソグラフィ工程など
によって加工して酸化物半導体膜と重畳するゲート電極を形成する。ゲート絶縁膜として
、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
次に、第2の加熱処理を行う。第2の加熱処理は第1の加熱処理と同様の条件で行えばよ
い。第2の加熱処理を行うことで、下地絶縁膜およびゲート絶縁膜から酸素が放出され、
酸化物半導体膜中の酸素欠損を低減できる。また、下地絶縁膜と酸化物半導体膜との界面
準位密度、酸化物半導体膜とゲート絶縁膜との界面準位密度を低減することができるため
、得られるトランジスタの電界効果移動度を高め、しきい値電圧のばらつきを低減させ、
かつ信頼性を向上させることができる。
以上の方法で、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ信頼
性の高い酸化物半導体を用いたトランジスタを作製することができる。
なお、トランジスタを覆って層間絶縁膜を設けると好ましい。層間絶縁膜を設けることに
より、下地絶縁膜およびゲート絶縁膜から放出される酸素がトランジスタから外方拡散し
ていくことを防止できる。層間絶縁膜を設ける場合、層間絶縁膜を成膜した後に第2の加
熱処理を行ってもよい。
トランジスタは、好ましくはトップゲート構造とする。即ち、酸化物半導体膜よりもゲー
ト電極を後から形成する構造とすると好ましい。トップゲート構造を採用することで、ゲ
ート電極をマスクに自己整合的にチャネル領域、ソース領域およびドレイン領域を有する
酸化物半導体膜を形成することができる。ゲート電極とソース領域およびドレイン領域と
の重なりがほとんど生じないため、寄生容量を小さくすることができるとともにトランジ
スタを微細化することができる。また、ゲート電極をマスクに用いることで、チャネル領
域、ソース領域およびドレイン領域を形成するためにフォトマスクを必要とせず、工程を
簡略化できる。なお、ボトムゲート構造を除外するものではない。
このようにして得られたトランジスタは、高い電界効果移動度を有し(例えば、電界効果
移動度が31cm/Vs以上)、しきい値電圧のばらつきが小さく、高い信頼性を有し
(例えば、マイナスBT試験によるしきい値電圧の変動幅が1V以下)、かつオフ電流を
極めて小さくできるため(例えば、チャネル長が3μm、かつ基板温度が85℃のときの
チャネル幅が1μm当たりのオフ電流が10zA以下)、これまで実現が困難であった高
性能の半導体装置を作製することが可能となる。
本発明の一態様によって、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく
、かつ高い信頼性を有する酸化物半導体を用いたトランジスタを提供することができる。
また、このようにして得られたトランジスタを用いて、これまで実現が困難であった高性
能の半導体装置を提供することができる。
本発明の一態様に係るトランジスタの上面図および断面図。 図1に示すトランジスタの作製方法を説明する図。 図1に示すトランジスタの作製方法を説明する図。 図1に示すトランジスタの作製方法を説明する図。 本発明の一態様に係るトランジスタの上面図および断面図。 図5に示すトランジスタの作製方法を説明する図。 図5に示すトランジスタの作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を示す断面図、回路図および電気的特性を示す図。 本発明の一態様に係る半導体装置の作製方法を示す断面図、回路図および電気的特性を示す図。 本発明の一態様に係るトランジスタを用いたCPUの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係る電子機器の一例を示す斜視図。 トランジスタの構造を示す上面図および断面図。 試料1および試料2であるトランジスタのVgs-Ids特性および電界効果移動度を示す図。 試料3および試料4であるトランジスタのVgs-Ids特性および電界効果移動度を示す図。 試料1であるトランジスタのBT試験前後のVgs-Ids特性を示す図。 試料4であるトランジスタのBT試験前後のVgs-Ids特性を示す図。 試料4であるトランジスタの測定温度によるVgs-Ids特性および電界効果移動度の変動を示す図。 試料4であるトランジスタのしきい値電圧および電界効果移動度と基板温度の関係を示す図。 In-Sn-Zn-O膜のXRDスペクトルを示す図。 In-Sn-Zn-O膜のTEM断面像。 In-Sn-Zn-O膜のTEM断面像。 In-Sn-Zn-O膜を用いたトランジスタのオフ電流を示す図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 計算によって得られた電界効果移動度のVgs依存性を説明する図。 計算によって得られたIdsおよび電界効果移動度のVgs依存性を説明する図。 計算によって得られたIdsおよび電界効果移動度のVgs依存性を説明する図。 計算によって得られたIdsおよび電界効果移動度のVgs依存性を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
以下、本明細書で用いる用語について簡単に説明する。
トランジスタのソースとドレインについては、一方をドレインと呼ぶとき他方をソースと
する。即ち、電位の高低によって、それらを区別しない。したがって、本明細書において
、ソースとされている部分をドレインと読み替えてもよい。
電圧は、基準の電位(例えば接地電位(GND))との電位差のことを示す場合が多い。
よって、電圧と電位を言い換えてもよい。
「接続する」と表現されていても、実際の回路においては物理的な接続部分がなく、配線
が延在している場合もある。
第1、第2として付される序数詞は便宜上用いるものであり、工程順または積層順を示す
ものではない。また、発明を特定するための固有の名称を示すものではない。
(実施の形態1)
本実施の形態では、本発明の一態様であるトランジスタの一例について、図1乃至図4な
どを用いて説明する。
図1は、トップゲート・トップコンタクト構造のトランジスタの上面図および断面図であ
る。図1(A)にトランジスタの上面図を示す。また、図1(B)に図1(A)の一点鎖
線A-Bに対応する断面A-Bを示す。
図1(B)に示すトランジスタは、基板100上に設けられた下地絶縁膜102と、下地
絶縁膜102の周辺に設けられた保護絶縁膜104と、下地絶縁膜102および保護絶縁
膜104上に設けられた高抵抗領域106aおよび低抵抗領域106bを有する酸化物半
導体膜106と、酸化物半導体膜106上に設けられたゲート絶縁膜108と、ゲート絶
縁膜108を介して酸化物半導体膜106と重畳して設けられたゲート電極110と、ゲ
ート電極110の側面と接して設けられた側壁絶縁膜112と、少なくとも酸化物半導体
膜106と接して設けられた一対の電極114と、少なくとも酸化物半導体膜106、ゲ
ート電極110および一対の電極114を覆って設けられた層間絶縁膜116と、層間絶
縁膜116に設けられた開口部を介して少なくとも一対の電極114の一方と接続して設
けられた配線118と、を有する。
なお、図示しないが、層間絶縁膜116および配線118を覆って設けられた保護膜を有
していても構わない。該保護膜を設けることで、層間絶縁膜116の表面伝導に起因して
生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することが
できる。保護膜としては、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂およびシリコー
ン樹脂などから選択して用いればよい。
オフ電流とは、広義にトランジスタがオフ状態のときに流れるドレイン電流をいう。トラ
ンジスタのオフ状態とは、nチャネル型トランジスタにおいて、ゲート電圧がしきい値電
圧より低い状態をいう。または、pチャネル型トランジスタにおいて、ゲート電圧がしき
い値電圧より高い状態をいう。ドレイン電流とは、トランジスタのソース-ドレイン間の
電流をいう。また、ゲート電圧とは、ソース電位を基準としたときのゲート電位との電位
差をいう。
オフ電流は、ノーマリーオフ型のトランジスタにおいて、ゲート電圧が0Vのときに流れ
るドレイン電流を指すことがある。ノーマリーオフ型のトランジスタとは、nチャネル型
のトランジスタにおいて、しきい値電圧が0Vより大きいものをいう。または、pチャネ
ル型のトランジスタにおいて、しきい値電圧が0Vより小さいものをいう。
酸化物半導体膜106は、厚さを1nm以上40nm以下とする。好ましくは、厚さを3
nm以上20nm以下とする。特に、チャネル長が30nm以下のトランジスタにおいて
は、酸化物半導体膜106の厚さを5nm程度とすることで、短チャネル効果を抑制でき
、安定な電気的特性を得ることができる。
酸化物半導体膜106として、例えば、In-Al-Sn-Zn-O系材料、In-Sn
-Zn-O系材料、In-Al-Zn-O系材料、Zn-Sn-O系材料などを用いれば
よい。ここで、例えば、In-Sn-Zn-O系の材料は、インジウム、スズ、亜鉛を有
する酸化物、という意味であり、その組成比は特に問わない。上記材料を酸化物半導体膜
106に用いることで、高い電界効果移動度のトランジスタを得ることができる。
酸化物半導体膜106は、トランジスタのオフ電流を低減するため、バンドギャップが2
.5eV以上、好ましくは2.8eV以上、さらに好ましくは3.0eV以上の材料を選
択する。バンドギャップが前述の範囲にある酸化物半導体膜106を用いることで、トラ
ンジスタのオフ電流を小さくすることができる。
なお、酸化物半導体膜106は、水素、アルカリ金属およびアルカリ土類金属などが低減
され、極めて不純物濃度の低い酸化物半導体膜106であると好ましい。酸化物半導体膜
106が前述の不純物を有すると、不純物の形成する準位によりバンドギャップ内の再結
合が起こり、トランジスタはオフ電流が増大してしまう。
酸化物半導体膜106中の水素濃度は、二次イオン質量分析(SIMS:Seconda
ry Ion Mass Spectrometry)において、5×1019cm-3
未満、好ましくは5×1018cm-3以下、より好ましくは1×1018cm-3以下
、さらに好ましくは5×1017cm-3以下とする。
また、酸化物半導体膜106中のアルカリ金属濃度は、SIMSにおいて、ナトリウム濃
度が5×1016cm-3以下、好ましくは1×1016cm-3以下、さらに好ましく
は1×1015cm-3以下とする。同様に、リチウム濃度は、5×1015cm-3
下、好ましくは1×1015cm-3以下とする。同様に、カリウム濃度は、5×10
cm-3以下、好ましくは1×1015cm-3以下とする。
以上に示した酸化物半導体膜106を用いたトランジスタは、電界効果移動度が高く、オ
フ電流は小さい。具体的には、トランジスタの電界効果移動度を31cm/Vs以上、
または40cm/Vs以上、60cm/Vs以上、80cm/Vs以上または10
0cm/Vs以上とすることができ、例えばチャネル長が3μm、チャネル幅が1μm
のときのオフ電流を1×10-18A以下、1×10-21A以下または1×10-24
A以下とすることができる。
酸化物半導体膜106は非単結晶であると好ましい。トランジスタの動作、外部からの光
や熱の影響で、酸化物半導体膜106に酸素欠損が生じた場合に、酸化物半導体膜106
が完全な単結晶であると、酸素欠損を補償するための格子間酸素が存在しないため酸化物
半導体膜106中に該酸素欠損に起因するキャリアが生成されてしまう。そのため、トラ
ンジスタのしきい値電圧がマイナス方向に変動してしまうことがある。
酸化物半導体膜106は、結晶性を有すると好ましい。例えば、多結晶膜またはCAAC
-OS膜を用いる。
CAAC-OS膜に含まれる結晶構造の一例について図23および図24を用いて詳細に
説明する。なお、特に断りがない限り、図23および図24は上方向をc軸方向とし、c
軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境
にした場合の上半分、下半分をいう。また、図23において、丸で囲まれたOは4配位の
Oを示し、二重丸で囲まれたOは3配位のOを示す。
図23(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4
配位のO)と、を有する構造を示す。このような金属原子が1個に対して、近接の酸素原
子のみ示した構造を、ここでは小グループと呼ぶ。図23(A)の構造は、八面体構造を
とるが、簡単のため平面構造で示している。なお、図23(A)の上半分および下半分に
はそれぞれ3個ずつ4配位のOがある。図23(A)に示す小グループは電荷が0である
図23(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、による構造
を示す。図23(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位の
Oがある。または、図23(C)の上半分に3個の4配位のOがあり、下半分に1個の4
配位のOがあってもよい。図23(C)に示す小グループは電荷が0である。
図23(B)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構
造を示す。図23(B)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図23(B)に示す小グループは電荷が+1となる。
図23(D)に、2個のZnを含む小グループを示す。図23(D)の上半分には1個の
4配位のOがあり、下半分には1個の4配位のOがある。図23(D)に示す小グループ
は電荷が-1となる。図23(E)に、1個の5配位のInと、Inに近接の3個の3配
位のOと、Inに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いず
れもab面に存在する。図23(E)の上半分及び下半分にはそれぞれ1個ずつ4配位の
Oがある。図23(E)に示す小グループは電荷が0である。
ここでは、小グループのいくつかの集合体を中グループと呼び、複数の中グループの集合
体を大グループ(ユニットセルともいう。)と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図23(A)に示す
6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Inを有する。図23(C)に示す4配位のZ
nの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、それぞ
れ上方向に3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、
そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のO
の数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向に
ある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。したがって、
金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数
との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。
例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場
合、4配位のOが3個であるため、5配位の金属原子(In)または4配位の金属原子(
Zn)のいずれかと結合することになる。
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
図24(A)に、In-Sn-Zn-O系の層構造を構成する中グループのモデル図の例
を示す。図24(B)に、3つの中グループで構成される大グループを示す。なお、図2
4(C)は、図24(B)の層構造をc軸方向から観察した場合の原子配列を示す。
図24(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図24(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図24
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
図24(A)において、In-Sn-Zn-O系の層構造を構成する中グループは、上か
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。なお、大グループを構成する中グループは
、全て同じ構成の中グループとは限らない。
ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.6
67、-0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。した
がって、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成
するためには、電荷+1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、
図23(D)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを
含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消
されるため、層構造の合計の電荷を0とすることができる。
具体的には、図24(B)に示した大グループが繰り返されることで、In-Sn-Zn
-O系の結晶(InSnZn)を得ることができる。なお、得られるIn-Sn
-Zn-O系の層構造は、InSnZn(ZnO)(mは0または自然数。)
とする組成式で表すことができる。
また、このほかにも、In-Al-Sn-Zn-O系材料、In-Al-Zn-O系材料
、Sn-Zn-O系材料などを用いた場合も同様である。
CAAC-OS膜は、下地となる膜が平坦であると形成されやすい。具体的には、平均面
粗さ(Ra)が1nm以下、好ましくは0.3nm以下、さらに好ましくは0.1nm以
下となるように下地となる膜を設ける。なお、Raは、JIS B0601で定義されて
いる中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面
から指定面までの偏差の絶対値を平均した値」と表現でき、数式(1)にて定義される。
Figure 0007406609000001
なお、数式(1)において、Sは、測定面(座標(x,y)(x,y)(x
,y)(x,y)で表される4点によって囲まれる長方形の領域)の面積を指し、
は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic For
ce Microscope)にて評価可能である。
図1(B)に示すトランジスタは、ゲート電極110をマスクに用いて、自己整合的に酸
化物半導体膜106の低抵抗領域106b(それぞれトランジスタのソース領域およびド
レイン領域として機能する。)および高抵抗領域106a(トランジスタのチャネル領域
として機能する。)を形成することができる。そのため、微細なトランジスタを得ること
ができる。また、低抵抗領域106bおよび高抵抗領域106aを形成するためのフォト
リソグラフィ工程を省略することができるため、フォトリソグラフィ工程に関連するコス
トが削減し、歩留まりが向上する。また、低抵抗領域106bとゲート電極110とがほ
とんど重ならないため、低抵抗領域106bおよびゲート電極110が形成する寄生容量
が生じず、トランジスタの高速動作が可能となる。
図1(B)に示すトランジスタは、側壁絶縁膜112を有するため、トランジスタがオン
状態のときには、低抵抗領域106bを介して、一対の電極114から高抵抗領域106
aに電流が流れることになる。低抵抗領域106bを介することで、電界集中が緩和され
、チャネル長の小さい微細なトランジスタにおいてもホットキャリア劣化などの劣化を抑
制でき、信頼性を高めることができる。
なお、図1に示すトランジスタは、酸化物半導体膜106における側壁絶縁膜112と重
畳する領域を低抵抗領域106bに含めているが、これに限定されない。例えば、酸化物
半導体膜106における側壁絶縁膜112と重畳する領域を高抵抗領域106aに含めて
も構わない。このような構造とすることでも、前述のホットキャリア劣化などの劣化を低
減することができる。
下地絶縁膜102は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
また、下地絶縁膜102は、酸化物半導体膜106が結晶成長しやすいように、十分な平
坦性を有することが好ましい。
下地絶縁膜102は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種
以上を選択して、単層または積層で用いればよい。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が50原子%以上70原子%以下、窒素が0.5原子%以上15原子%以下
、シリコンが25原子%以上35原子%以下、水素が0原子%以上10原子%以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が5原子%以上30原子%以下、窒素が20
原子%以上55原子%以下、シリコンが25原子%以上35原子%以下、水素が10原子
%以上25原子%以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法(RBS:Rutherford Backscattering Spect
rometry)や、水素前方散乱法(HFS:Hydrogen Forward s
cattering Spectrometry)を用いて測定した場合のものである。
また、構成元素の組成は、その合計が100原子%を超えない値をとる。
「加熱処理により酸素を放出する」とは、TDS(Thermal Desorptio
n Spectroscopy:昇温脱離ガス分光法)分析にて、酸素原子に換算しての
酸素の放出量が1.0×1018atoms/cm以上、特に3.0×1020ato
ms/cm以上であることをいう。
ここで、TDS分析を用いた酸素の放出量の測定方法について、以下に説明する。
TDS分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そ
してこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、およ
び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、数式(2)で
求めることができる。ここで、TDS分析で得られる質量数32で検出されるガスの全て
が酸素分子由来と仮定する。質量数32のものとしてほかにCHOHがあるが、存在す
る可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数1
7の酸素原子および質量数18の酸素原子を含む酸素分子についても、自然界における存
在比率が極微量であるため考慮しない。
Figure 0007406609000002
H2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試
料をTDS分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、N
H2/SH2とする。SO2は、絶縁膜をTDS分析したときのイオン強度の積分値であ
る。αは、TDS分析におけるイオン強度に影響する係数である。数式(2)の詳細に関
しては、特開平6-275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料と
して1×1016atoms/cmの水素原子を含むシリコンウェハを用いて測定した
また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の2倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン(S
iO(X>2))であってもよい。酸素が過剰な酸化シリコン(SiO(X>2))
とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
下地絶縁膜102から酸化物半導体膜106に酸素が供給されることで、酸化物半導体膜
106と下地絶縁膜102との界面準位密度を低減できる。この結果、トランジスタの動
作などに起因して、酸化物半導体膜106と下地絶縁膜102との界面にキャリアが捕獲
されることを抑制することができ、電気的特性の劣化の少ないトランジスタを得ることが
できる。
さらに、酸化物半導体膜106の酸素欠損に起因して電荷が生じる場合がある。一般に酸
化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結
果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁
膜102から酸化物半導体膜106に酸素が十分に供給され、好ましくは酸化物半導体膜
106に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトす
る要因である、酸化物半導体膜106の酸素欠損を低減することができる。
保護絶縁膜104は、250℃以上450℃以下、好ましくは150℃以上800℃以下
の温度範囲において、例えば1時間の加熱処理を行っても酸素を透過しない性質を有する
と好ましい。
以上のような性質により、保護絶縁膜104を下地絶縁膜102の周辺に設ける構造とす
るときに、下地絶縁膜102から加熱処理によって放出された酸素が、トランジスタの外
方へ拡散していくことを抑制できる。このように、下地絶縁膜102に酸素が保持される
ため、トランジスタの電界効果移動度の低下を防止し、しきい値電圧のばらつきを低減さ
せ、かつ信頼性を向上させることができる。
ただし、保護絶縁膜104を設けない構造を採ることもできる。
保護絶縁膜104は、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミ
ニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セ
シウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で
用いればよい。
また、基板100として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板100に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
ゲート電極110は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、T
aおよびW、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積
層で用いればよい。または、少なくともInおよびZnを含む酸化物または酸窒化物を用
いても構わない。例えば、In-Ga-Zn-O-N系材料などを用いればよい。
ゲート絶縁膜108は、下地絶縁膜102と同様の方法および同様の材料によって形成す
ればよい。
一対の電極114は、ゲート電極110と同様の方法および同様の材料によって形成すれ
ばよい。
層間絶縁膜116は、下地絶縁膜102と同様の方法および同様の材料によって形成すれ
ばよい。また、層間絶縁膜116として、樹脂材料(ポリイミド樹脂、アクリル樹脂など
)を積層して設けてもよい。樹脂材料は、厚く成膜することが比較的容易であり、また、
感光性樹脂を用いれば加工も容易であるため、層間絶縁膜116に適した材料である。
配線118は、ゲート電極110と同様の方法および同様の材料によって形成すればよい
以下にトランジスタの電界効果移動度について図25乃至図28を用いて説明する。
酸化物半導体に限らず、トランジスタの電界効果移動度は、様々な理由によって本来の得
られるはずの電界効果移動度よりも低く測定される。電界効果移動度を低下させる要因と
しては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。ここでは、Le
vinsonモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を
理論的に導き出す。
本来のトランジスタの電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁
(粒界等)が存在すると仮定したときに測定される電界効果移動度μは数式(3)で表さ
れる。
Figure 0007406609000003
ここで、Eはポテンシャル障壁の高さであり、kはボルツマン定数、Tは絶対温度である
。なお、Levinsonモデルでは、ポテンシャル障壁の高さEが欠陥に由来すると仮
定し、数式(4)で表される。
Figure 0007406609000004
ここで、eは電気素量、Nはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の
誘電率、nはチャネルの単位面積あたりのキャリア密度、Coxは単位面積当たりのゲー
ト絶縁膜容量、Vgsはゲート電圧、tはチャネルの厚さである。なお、厚さが30nm
以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Idsは、数式(5)で表される。
Figure 0007406609000005
ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、LおよびWは10μmとす
る。また、Vdsはドレイン電圧である。
数式(5)の両辺の対数を取ると、数式(6)で表される。
Figure 0007406609000006
数式(6)の右辺はVgsの関数であるため、縦軸をln(Ids/Vgs)、横軸を1
/Vgsとする直線の傾きから欠陥密度Nが求められる。即ち、トランジスタのVgs
ds特性から半導体中の欠陥密度Nが得られる。
半導体中の欠陥密度Nは半導体の成膜時の基板温度に依存する。半導体として、In、S
nおよびZnの比率が、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn
-Oターゲットを用いて成膜した酸化物半導体を用いた場合、酸化物半導体中の欠陥密度
Nは1×1012/cm程度となる。
上述した酸化物半導体中の欠陥密度Nをもとに、数式(3)および数式(4)を用いて計
算すると、本来のトランジスタの電界効果移動度μは120cm/Vsとなる。した
がって、酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥がない
、理想的なトランジスタの電界効果移動度μは120cm/Vsとわかる。ところが
、欠陥の多い酸化物半導体では、トランジスタの電界効果移動度μは30cm/Vs程
度である。
また、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面散乱によってトラ
ンジスタの輸送特性は影響を受ける。ゲート絶縁膜界面からxだけ離れた場所における電
界効果移動度μは、数式(7)で表される。
Figure 0007406609000007
ここで、Dはゲート電極による電界強度、Bは定数、lは界面散乱の影響が生じる深さで
ある。Bおよびlは、トランジスタの電気的特性の実測より求めることができ、上記酸化
物半導体を用いたトランジスタの電気的特性の実測からは、B=4.75×10cm/
s、l=10nmが得られる。Dが増加すると、即ちVgsが高くなると、数式(7)の
第2項が増加するため、電界効果移動度μは低下することがわかる。
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥のない、理想的
なトランジスタの電界効果移動度μを計算した結果を図25に示す。なお、計算にはシ
ノプシス社製Sentaurus Deviceを使用し、酸化物半導体のバンドギャッ
プを2.8eV、電子親和力を4.7eV、比誘電率を15、厚さを15nmとした。さ
らに、ゲートの仕事関数を5.5eV、ソースおよびドレインの仕事関数を4.6eVと
した。また、ゲート絶縁膜の厚さは100nm、比誘電率を4.1とした。また、チャネ
ル長およびチャネル幅はともに10μm、Vdsは0.1Vとした。
図25で示されるように、Vgsが1V近傍で電界効果移動度μは100cm/Vs
以上のピークを有するが、Vgsがさらに高くなると、界面散乱の影響が大きくなり、電
界効果移動度μが低下することがわかる。
このような理想的なトランジスタを微細化した場合について、計算した結果を図26乃至
図28に示す。なお、計算には図1(B)に示した構造のトランジスタを仮定している。
ここで、低抵抗領域106bの抵抗率を2×10-3Ωcm、ゲート電極110の幅を3
3nm、側壁絶縁膜112の幅を5nm、チャネル幅を40nmとする。なお、チャネル
領域を便宜上高抵抗領域106aという名称で記載しているが、ここではチャネル領域を
真性半導体と仮定している。
計算にはシノプシス社製Sentaurus Deviceを使用した。図26は、図1
(B)に示される構造のトランジスタのIds(実線)および電界効果移動度μ(点線)
のVgs依存性である。なお、IdsはVdsを1Vとし、電界効果移動度μはVds
0.1Vとして計算している。ここで、ゲート絶縁膜の厚さが15nmとした場合を図2
6(A)に、10nmとした場合を図26(B)に、5nmとした場合を図26(C)に
それぞれ示す。
図26より、ゲート絶縁膜が薄くなるほど、オフ状態(ここではVgsが-3Vから0V
の範囲を指す。)でのドレイン電流Idsが低下する。一方、電界効果移動度μのピーク
値やオン状態(ここではVgsが0Vから3Vの範囲を指す。)でのドレイン電流Ids
には目立った変化がない。図26より、Vgsが1V近傍でIdsは半導体装置であるメ
モリなどに必要とされる10μAを超えることがわかる。
同様に、図1(B)で示されるトランジスタとは側壁絶縁膜112と重畳する酸化物半導
体膜106の領域が高抵抗領域106aに含まれる点で構造の異なるトランジスタについ
ても計算を行っている。換言すると、該トランジスタは側壁絶縁膜112の幅だけオフセ
ット領域を有するトランジスタである。なお、オフセット領域の幅をオフセット長(Lo
ff)ともいう。
側壁絶縁膜112と重畳する酸化物半導体膜106の領域が高抵抗領域106aに含まれ
る場合のトランジスタにおいて、Loffを5nmとし、ドレイン電流Ids(実線)お
よび電界効果移動度μ(点線)のVgs依存性を図27に示す。なお、Idsは、Vds
を1Vとし、電界効果移動度μはVdsを0.1Vとして計算している。ここで、ゲート
絶縁膜の厚さが15nmとした場合を図27(A)に、10nmとした場合を図27(B
)に、5nmとした場合を図27(C)にそれぞれ示す。
また、図28は、図1(B)に示される構造から、側壁絶縁膜112と重畳する酸化物半
導体膜106の領域を高抵抗領域106aとしているトランジスタで、Loffを15n
mとしたもののドレイン電流Ids(実線)および電界効果移動度μ(点線)のVgs
存性である。なお、Idsは、Vdsを1Vとし、電界効果移動度μはVdsを0.1V
として計算している。ここで、ゲート絶縁膜の厚さが15nmとした場合を図28(A)
に、10nmとした場合を図28(B)に、5nmとした場合を図28(C)にそれぞれ
示す。
図27および図28に示した計算結果より、図26と同様に、いずれもゲート絶縁膜が薄
くなるほどオフ状態(ここではVgsが-3Vから0Vの範囲を指す。)でのドレイン電
流Idsが低下する。一方、電界効果移動度μのピーク値やオン状態(ここではVgs
0Vから3Vの範囲を指す。)でのドレイン電流Idsには目立った変化がないとわかる
なお、電界効果移動度μのピークは、図26では80cm/Vs程度であるが、図27
では60cm/Vs程度、図28では40cm/Vs程度、Loffが増加するほど
低下することがわかる。また、オフ状態でのIdsも同様の傾向となることがわかる。一
方、オン状態のIdsはオフセット長Loffの増加に伴って減少するが、オフ状態のI
dsの低下に比べるとはるかに緩やかである。また、いずれの計算結果からもVgsが1
V近傍で、Idsはメモリなどに必要とされる10μAを超えることがわかる。
図1(B)に示すトランジスタの作製方法の一例を以下に示す。
ここで、全ての膜において、トランジスタの特性に悪影響を与える水素などの不純物が含
まれないよう成膜することが好ましい。
例えば、基板100の表面に付着している不純物が膜に取り込まれてしまうことがある。
それを防止するためには、下地絶縁膜102の成膜前に基板100表面の不純物を低減す
る処理を行うことが好ましい。不純物を低減する処理として、プラズマ処理、加熱処理ま
たは薬液処理が挙げられる。
なお、成膜を行う装置内(成膜室など)に起因する不純物も問題となるため、あらかじめ
除去しておくと好ましい。具体的には、成膜室などをベーキングして不純物を放出させて
おけばよい。
また、成膜室は、あらかじめ5分程度のダミー成膜をダミー基板100枚程度に対し行っ
ておくと好ましい。なお、ダミー成膜を1枚行うごとに成膜室の排気を行うとより好まし
い。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで
、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸
着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、
例えば基板100と同様の材料を用いてもよい。ダミー成膜を行うことで、後に成膜され
る膜中の不純物濃度を低減することができる。
なお、成膜室などにおけるベーキングおよびダミー成膜は、トランジスタの作製工程時の
温度よりも高い温度で行うとよい。あらかじめ高い温度とすることで、それよりも低い温
度における不純物の放出量を低減することができる。
また成膜に用いるガスの純度も膜中の不純物濃度に影響するため、なるべく純度の高いも
のを用いる。特に水分の含有の少ないガスを用いると好ましい。具体的には、露点が-7
0℃以下のガスを用いればよい。さらに好ましくは、例えば、純度が9Nであるアルゴン
ガス(露点-121℃、水0.1ppb、水素0.5ppb)および純度が8Nの酸素ガ
ス(露点-112℃、水1ppb、水素1ppb)を用いる。
まず、基板100に対して表面の不純物を低減する処理を行う。不純物を低減する処理後
、大気暴露せずに、スパッタリング法、蒸着法、プラズマ化学気相成長法(PCVD法)
、パルスレーザー堆積法(PLD法)、原子層堆積法(ALD法)または分子線エピタキ
シー法(MBE法)などを用いて下地絶縁膜152を成膜する(図2(A)参照。)。
下地絶縁膜152は、好ましくはスパッタリング法により、基板加熱温度を室温以上20
0℃以下、好ましくは50℃以上150℃以下とし、酸素ガス雰囲気で成膜する。なお、
酸素ガスに希ガスを加えて用いてもよく、その場合は酸素ガスの割合は30体積%以上、
好ましくは50体積%以上、さらに好ましくは80体積%以上とする。下地絶縁膜152
の厚さは、100nm以上1000nm以下、好ましくは200nm以上700nm以下
とする。成膜時の基板加熱温度が低いほど、成膜雰囲気中の酸素ガス割合が高いほど、厚
さが厚いほど、下地絶縁膜152を加熱処理した際に放出される酸素の量は多くなる。ス
パッタリング法は、PCVD法と比べて膜中の水素濃度を低減することができる。なお、
下地絶縁膜152を1000nmを超える厚さで成膜しても構わないが、生産性を低下さ
せない程度の厚さとする。
次に、フォトリソグラフィ工程などによって下地絶縁膜152を加工し、下地絶縁膜10
2を形成する(図2(B)参照。)。
次に、スパッタリング法、蒸着法、PCVD法、PLD法、ALD法またはMBE法など
を用いて保護絶縁膜154を成膜する(図2(C)参照。)。
次に、CMP処理によって、下地絶縁膜102と表面の高さが揃った保護絶縁膜104を
形成する(図2(D)参照。)。なお、下地絶縁膜102と保護絶縁膜104とは、概略
表面の高さが一致していればよい。このとき、前述のCMP処理が下地絶縁膜102の平
坦化処理を兼ねてもよい。なお、CMP処理による平坦化処理に加えて、プラズマ処理に
よる平坦化処理を行ってもよい。
次に、スパッタリング法、蒸着法、PCVD法、PLD法、ALD法またはMBE法など
を用いて酸化物半導体膜156を成膜する(図2(E)参照。)。
酸化物半導体膜156は、好ましくはスパッタリング法により、基板加熱温度を100℃
以上600℃以下、好ましくは150℃以上550℃以下、さらに好ましくは200℃以
上500℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜156の厚さは、1n
m以上40nm以下、好ましくは3nm以上20nm以下とする。成膜時の基板加熱温度
が高いほど、得られる酸化物半導体膜156の不純物濃度は低くなる。また、酸化物半導
体膜156中の原子配列が整い、高密度化され、多結晶膜またはCAAC-OS膜が形成
されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子
が含まれないため、多結晶膜またはCAAC-OS膜が形成されやすくなる。ただし、酸
素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は30体積%以上
、好ましくは50体積%以上、さらに好ましくは80体積%以上とする。なお、酸化物半
導体膜156は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くし
すぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
酸化物半導体膜156としてIn-Sn-Zn-O系材料をスパッタリング法で成膜する
場合、好ましくは、原子数比がIn:Sn:Zn=2:1:3、In:Sn:Zn=1:
2:2、In:Sn:Zn=1:1:1またはIn:Sn:Zn=20:45:35で示
されるIn-Sn-Zn-Oターゲットを用いる。前述の原子数比近傍であるIn-Sn
-Zn-Oターゲットを用いて酸化物半導体膜156を成膜することで、多結晶膜または
CAAC-OS膜が形成されやすくなる。
次に、第1の加熱処理を行う。第1の加熱処理は、減圧雰囲気、不活性雰囲気または酸化
性雰囲気で行う。第1の加熱処理により、酸化物半導体膜156中の不純物濃度を低減す
ることができる。
第1の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持し
つつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気ま
たは不活性雰囲気にて加熱処理を行うと、酸化物半導体膜156中の不純物濃度を効果的
に低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた
酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
酸化物半導体膜156は、成膜時の基板加熱に加え、第1の加熱処理を行うことで、膜中
の不純物準位密度を極めて小さくすることが可能となる。その結果、トランジスタの電界
効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
なお、酸化物半導体膜156に酸素イオンを注入し、加熱処理により酸化物半導体膜15
6に含まれる水素などの不純物を放出させ、該加熱処理と同時に、またはその後の加熱処
理(第1の加熱処理など)により酸化物半導体膜156を結晶化させてもよい。
また、本発明において、第1の加熱処理の代わりにレーザビームを照射して選択的に酸化
物半導体膜156を結晶化してもよい。または、第1の加熱処理を行いながらレーザビー
ムを照射して選択的に酸化物半導体膜156を結晶化してもよい。レーザビームの照射は
、不活性雰囲気、酸化性雰囲気または減圧雰囲気で行う。レーザビームの照射を行う場合
、連続発振型のレーザビーム(CWレーザビーム)またはパルス発振型のレーザビーム(
パルスレーザビーム)を用いることができる。例えば、Arレーザ、Krレーザまたはエ
キシマレーザなどの気体レーザ、または単結晶もしくは多結晶のYAG、YVO、フォ
ルステライト(MgSiO)、YAlOもしくはGdVOにドーパントとしてN
d、Yb、Cr、Ti、Ho、Er、TmおよびTaの一種以上が添加されているものを
媒質としたレーザ、もしくはガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、
Ti:サファイアレーザなどの固体レーザ、または銅蒸気もしくは金蒸気の一種以上から
発振される蒸気レーザを用いることができる。このようなレーザビームの基本波、または
基本波の第2高調波乃至第5高調波のいずれかのレーザビームを照射することで、酸化物
半導体膜156を結晶化することができる。なお、照射するレーザビームは、酸化物半導
体膜156のバンドギャップよりもエネルギーの大きいものを用いると好ましい。例えば
、KrF、ArF、XeCl、またはXeFのエキシマレーザ発振器から射出されるレー
ザビームを用いてもよい。なお、レーザビームの形状が線状であっても構わない。
なお、異なる条件下において、複数回のレーザビーム照射を行っても構わない。例えば、
1回目のレーザビーム照射を希ガス雰囲気または減圧雰囲気で行い、2回目のレーザビー
ム照射を酸化性雰囲気で行うと、酸化物半導体膜156の酸素欠損を低減しつつ高い結晶
性が得られるため好ましい。
次に、酸化物半導体膜156をフォトリソグラフィ工程などによって加工して酸化物半導
体膜166を形成する(図2(F)参照。)。
次に、ゲート絶縁膜158、導電膜160をこの順番で成膜する(図3(A)参照。)。
成膜方法は、いずれもスパッタリング法、蒸着法、PCVD法、PLD法、ALD法また
はMBE法などを用いればよい。
ゲート絶縁膜158は、好ましくは下地絶縁膜152と同様の方法で成膜する。
次に、フォトリソグラフィ工程などによって導電膜160を加工し、ゲート電極110を
形成する(図3(B)参照。)。
次に、ゲート電極110をマスクに用い、ゲート絶縁膜158を介して酸化物半導体膜1
56の抵抗値を低減する機能を有する不純物120を添加し、高抵抗領域106aおよび
低抵抗領域106bを有する酸化物半導体膜106を形成する(図3(C)参照。)。な
お、不純物120は、リン、窒素またはホウ素などを用いればよい。不純物120の添加
後に250℃以上650℃以下の温度で加熱処理を行う。なお、不純物120は、イオン
注入法を用いて添加すると、イオンドーピング法を用いて添加した場合と比べ、酸化物半
導体膜106中への水素の混入が少なくなるため好ましい。ただし、イオンドーピング法
を除外するものではない。
なお、ゲート絶縁膜158を介して不純物120を添加することにより、酸化物半導体膜
106に不純物120の添加する際に生じるダメージを低減することができる。
次に、絶縁膜162をスパッタリング法、蒸着法、PCVD法、PLD法、ALD法また
はMBE法などを用いて成膜する(図3(D)参照。)。絶縁膜162は、下地絶縁膜1
52と同様の方法で成膜してもよい。
次に、絶縁膜162をエッチングすることにより側壁絶縁膜112を形成する。該エッチ
ングは、異方性の高いエッチングを用いる。側壁絶縁膜112は、絶縁膜162に異方性
の高いエッチング工程を行うことで自己整合的に形成することができる。例えば、ドライ
エッチング法を用いると好ましい。ドライエッチング法に用いるエッチングガスとしては
、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンな
どのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を添加して
もよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング
法(RIE法)を用いると好ましい。
側壁絶縁膜112を形成した後、ゲート絶縁膜158を加工し、ゲート絶縁膜108を形
成することができる(図4(A)参照。)なお、側壁絶縁膜112の形成と同じ工程でゲ
ート絶縁膜108を形成しても構わない。
なお、ゲート電極110の形成直後の工程に代えて、側壁絶縁膜112の形成後にゲート
電極110および側壁絶縁膜112をマスクに用い、(ゲート絶縁膜108の形成前の場
合は、ゲート絶縁膜158を介して)酸化物半導体膜166へ不純物120を添加しても
構わない。こうすることで、側壁絶縁膜112と重畳する酸化物半導体膜106の領域を
高抵抗領域106aに含めることができる。
次に、導電膜をスパッタリング法、蒸着法、PCVD法、PLD法、ALD法またはMB
E法などを用いて成膜し、フォトリソグラフィ工程などによって該導電膜を加工し、一対
の電極114を形成する(図4(B)参照。)。
次に、層間絶縁膜116をスパッタリング法、蒸着法、PCVD法、PLD法、ALD法
またはMBE法などを用いて成膜し、一対の電極114を露出する開口部を設ける。なお
、層間絶縁膜116に樹脂材料を積層して設ける場合、さらにスピンコート法、スリット
コート法などを用いて樹脂材料を形成すればよい。樹脂材料に感光性材料を用いて形成し
てもよい。
次に、導電膜をスパッタリング法、蒸着法、PCVD法、PLD法、ALD法またはMB
E法などを用いて成膜し、フォトリソグラフィ工程などによって該導電膜を加工して、一
対の電極114のそれぞれと接する配線118を形成する(図4(C)参照。)。なお、
層間絶縁膜116として、少なくとも一部に20nm以上、好ましくは50nm以上、さ
らに好ましくは100nm以上の厚さを有する酸化アルミニウム膜を用いると好ましい。
酸化アルミニウム膜を用いることによって、トランジスタの外部から水素または水などの
トランジスタの電気的特性に悪影響を及ぼす不純物の侵入を抑制できる。また、下地絶縁
膜102から放出された酸素がトランジスタから外方拡散することを抑制できる。これら
の効果は、酸化アルミニウム膜の膜質にもよるが、ある程度の厚さが必要とされる。ただ
し、あまりに酸化アルミニウム膜を厚くしすぎると生産性が低下してしまうため、適切な
厚さを選択するとよい。なお、酸化アルミニウム膜に代えて、窒化シリコンまたは窒化酸
化シリコンを用いても構わない。
ここで、第2の加熱処理を行う。第2の加熱処理は、層間絶縁膜116の形成後、配線1
18の形成後、またはその両方に行えばよい。第2の加熱処理は、減圧雰囲気、不活性雰
囲気または酸化性雰囲気において、150℃以上550℃以下、好ましくは250℃以上
400℃以下の温度で行う。第2の加熱処理を行うことで、下地絶縁膜102およびゲー
ト絶縁膜108から酸素が放出され、酸化物半導体膜106中の酸素欠損を低減すること
ができる。また、下地絶縁膜102と酸化物半導体膜106との界面準位密度、および酸
化物半導体膜106とゲート絶縁膜108との界面準位密度を低減することができるため
、トランジスタのしきい値電圧のばらつきを低減させ、かつ信頼性を向上させることがで
きる。なお、第2の加熱処理を、不純物120の添加後の加熱処理に代えても構わない。
また、層間絶縁膜116に樹脂材料を用いる場合、樹脂材料に対する加熱処理と第2の加
熱処理を共通化しても構わない。
以上の工程によって、図1(B)に示すトランジスタを作製することができる。
本実施の形態により、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、高
い信頼性を有し、オフ電流の極めて小さい酸化物半導体を用いたトランジスタを得ること
ができる。
そのため、本実施の形態で示した酸化物半導体膜を用いたトランジスタは、オフ電流が低
いという特性を有し、かつ高い電界効果移動度を有するため、トランジスタに高い電界効
果移動度が要求されるロジック回路にも適用することができる。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
(実施の形態2)
本実施の形態では、実施の形態1とは異なる構造のトランジスタについて図5乃至図7な
どを用いて説明する。
図5は、トップゲート・ボトムコンタクト構造のトランジスタの上面図および断面図であ
る。図5(A)にトランジスタの上面図を示す。また、図5(B)に図5(A)の一点鎖
線A-Bに対応する断面A-Bを示す。
図5(B)に示すトランジスタは、基板200と、基板200上に設けられた下地絶縁膜
202と、下地絶縁膜202の溝部に設けられた一対の電極214と、下地絶縁膜202
および一対の電極214上に設けられた高抵抗領域206aおよび低抵抗領域206bを
有する酸化物半導体膜206と、酸化物半導体膜206上に設けられたゲート絶縁膜20
8と、ゲート絶縁膜208を介して酸化物半導体膜206と重畳して設けられたゲート電
極210と、ゲート絶縁膜208およびゲート電極210を覆って設けられた層間絶縁膜
216と、層間絶縁膜216、ゲート絶縁膜208および酸化物半導体膜206に設けら
れた開口部を介して一対の電極214と接続する配線218と、を有する。なお、図示し
ないが、層間絶縁膜216および配線218を覆って設けられた保護膜を有していても構
わない。該保護膜を設けることで、層間絶縁膜216の表面伝導に起因して生じる微小リ
ーク電流を低減することができる。
なお、基板200、下地絶縁膜202、酸化物半導体膜206、ゲート絶縁膜208、ゲ
ート電極210、一対の電極214、層間絶縁膜216および配線218は、それぞれ基
板100、下地絶縁膜102、酸化物半導体膜106、ゲート絶縁膜108、ゲート電極
110、一対の電極114、層間絶縁膜116および配線118と同様の材料および同様
の方法で形成すればよい。
図5(B)に示すトランジスタは、一対の電極214が酸化物半導体膜206の下部で接
している点で図1(B)に示すトランジスタと異なる。このような構造とすることで、一
対の電極214を形成する際に、酸化物半導体膜206の一部がプラズマや薬液などに曝
されてしまうことがない。したがって、酸化物半導体膜206を薄く形成する場合(例え
ば、5nm以下の厚さで形成する場合)などに好ましい構造である。
図5(B)に示すトランジスタの作製方法の一例を以下に示す。
まず、基板200に下地絶縁膜252を成膜する(図6(A)参照。)。
次に、下地絶縁膜252を加工して下地絶縁膜202を形成する(図6(B)参照。)。
次に、導電膜264を成膜する(図6(C)参照。)。
次に、CMP処理を行い、下地絶縁膜202と表面の高さが揃った一対の電極214を形
成する(図6(D)参照。)。
次に、酸化物半導体膜256を形成する(図6(E)参照。)。
次に、第1の加熱処理を行う。第1の加熱処理の詳細は実施の形態1の説明を参照する。
次に、ゲート絶縁膜208、導電膜260をこの順番で成膜する(図6(F)参照。)。
次に、導電膜260を加工してゲート電極210を形成する(図7(A)参照。)。
次に、ゲート電極210をマスクに用い、ゲート絶縁膜208を介して酸化物半導体膜2
56の抵抗値を低減する機能を有する不純物220を添加し、高抵抗領域206aおよび
低抵抗領域206bを有する酸化物半導体膜206を形成する(図7(B)参照。)。不
純物220に関しては、実施の形態1における不純物120の材料、添加方法およびその
後の加熱処理の説明を参照する。
次に、層間絶縁膜216を成膜し、一対の電極214を露出する開口部を設ける。次に、
導電膜を成膜し、該導電膜を加工して、一対の電極214のそれぞれと接する配線218
を形成する(図7(C)参照。)。
ここで、第2の加熱処理を行う。第2の加熱処理の詳細は実施の形態1の説明を参照する
以上の工程によって、図5(B)に示すトランジスタを作製することができる。
本実施の形態により、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、高
い信頼性を有し、オフ電流の極めて小さい酸化物半導体を用いたトランジスタを得ること
ができる。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
(実施の形態3)
本実施の形態では、実施の形態1または実施の形態2に示したトランジスタを用いて、半
導体装置であるメモリを作製する例について説明する。
揮発性メモリの代表的な例としては、記憶素子を構成するトランジスタを選択してキャパ
シタに電荷を蓄積することで、情報を記憶するDRAM(Dynamic Random
Access Memory)、フリップフロップなどの回路を用いて記憶内容を保持
するSRAM(Static Random Access Memory)がある。
メモリに含まれるトランジスタの一部に実施の形態1または実施の形態2で示したトラン
ジスタを適用することができる。
例えば、実施の形態1で示したトランジスタを適用した半導体装置であるDRAMの例に
ついて図8を用いて説明する。
図8(A)にDRAMの断面図を示す。トランジスタ340は、基板100と、基板10
0上に設けられた下地絶縁膜102と、下地絶縁膜102の周辺に設けられた保護絶縁膜
104と、下地絶縁膜102および保護絶縁膜104上に設けられた高抵抗領域106a
および低抵抗領域106bを有する酸化物半導体膜106と、酸化物半導体膜106上に
設けられたゲート絶縁膜108と、ゲート絶縁膜108を介して高抵抗領域106aと重
畳して設けられたゲート電極110と、ゲート電極110の側面と接する側壁絶縁膜11
2と、少なくとも低抵抗領域106bおよび側壁絶縁膜112と接する一対の電極114
と、を有する。なお、高抵抗領域106aは、ゲート電極110にトランジスタ340の
しきい値電圧以上の電圧が印加されたときチャネルを形成する。
また、トランジスタ340は、トランジスタ340を覆って設けられた層間絶縁膜324
と、層間絶縁膜324上に設けられた電極326と、を有している。一対の電極114の
うち一方と、層間絶縁膜324と、電極326とによって、キャパシタ330を構成する
。なお、図では平行平板型のキャパシタを示すが、容量を大きくするためにスタック型ま
たはトレンチ型のキャパシタを使用してもよい。
さらに、トランジスタ340は、層間絶縁膜324と、電極326とを覆って設けられた
層間絶縁膜116と、層間絶縁膜116および層間絶縁膜324に設けられた開口部を介
して一対の電極114のうち他方と接続する配線118と、を有する。なお、図示しない
が、層間絶縁膜116および配線118を覆って設けられた保護膜を有していても構わな
い。該保護膜を設けることで、層間絶縁膜116の表面伝導に起因して生じる微小リーク
電流を低減することができ、トランジスタのオフ電流を低減することができる。
図8(B)は、図8(A)に示すDRAMの回路図である。DRAMは、ビット線BLと
、ワード線WLと、センスアンプSAmpと、トランジスタTrと、キャパシタCと、を
有する。なお、トランジスタTrは、トランジスタ340に相当し、キャパシタCは、キ
ャパシタ330に相当する。
キャパシタCに保持された電位の時間変化は、トランジスタTrのオフ電流によって図8
(C)に示すように徐々に低減していくことが知られている。当初V0からV1まで充電
された電位は、時間が経過するとdata1を読み出す限界点であるVAまで低減する。
この期間を保持期間T_1とする。即ち、2値DRAMの場合、保持期間T_1の間にリ
フレッシュ動作を行う必要がある。
ここで、トランジスタTrにトランジスタ340を適用することにより、トランジスタT
rのオフ電流を極めて小さくすることができるため、保持期間T_1を長くすることがで
きる。即ち、リフレッシュ動作の間隔を長くとることが可能となるため、DRAMの消費
電力を低減することができる。また、トランジスタTrの電界効果移動度が高いため、D
RAMを高速動作させることができる。
例えば、高純度化され、オフ電流が1×10-18A以下、1×10-21A以下、好ま
しくは1×10-24A以下となった酸化物半導体膜を用いたトランジスタでDRAMを
構成すると、リフレッシュ動作の間隔を数十秒~数十年間とすることができる。
以上のように、本発明の一態様に係るトランジスタをDRAMに適用することによって、
信頼性が高く、消費電力の小さく、かつ高速動作が可能なDRAMを得ることができる。
次に、実施の形態1で示したトランジスタを適用した半導体装置である不揮発性メモリの
例について図9を用いて説明する。
図9(A)に、不揮発性メモリの断面図を示す。トランジスタ350は、基板100と、
基板100上に設けられた下地絶縁膜382と、下地絶縁膜382上に設けられた第1の
抵抗領域384a、第2の抵抗領域384b、および第3の抵抗領域384cを有する半
導体膜384と、半導体膜384上に設けられたゲート絶縁膜386と、ゲート絶縁膜3
86を介して第1の抵抗領域384aと重畳して設けられたゲート電極392と、ゲート
電極392の側面と接する側壁絶縁膜394と、を有する。半導体膜384において、第
1の抵抗領域384a、第2の抵抗領域384b、第3の抵抗領域384cの順で抵抗が
低くなる。なお、第1の抵抗領域384aは、ゲート電極392にトランジスタ350の
しきい値電圧以上の電圧が印加されたときチャネルを形成する。図示しないが、第3の抵
抗領域384cと接する一対の電極を設けてもよい。
トランジスタ350として、酸化物半導体膜以外の半導体膜、例えば、多結晶シリコン膜
、単結晶シリコン膜、多結晶ゲルマニウム膜、単結晶ゲルマニウム膜などの第14族元素
を含む半導体膜を有するトランジスタを用いてもよいし、実施の形態1または実施の形態
2で示した酸化物半導体膜を用いたトランジスタを用いてもよい。
また、トランジスタ350に接して層間絶縁膜396が設けられている。なお、層間絶縁
膜396は、トランジスタ340の形成面でもあるため、層間絶縁膜396の表面は可能
な限り平坦とする。具体的には、層間絶縁膜396の表面は、Raが1nm以下、好まし
くは0.3nm以下、さらに好ましくは0.1nm以下であると好ましい。
層間絶縁膜396は、単層または積層構造で設ければよく、酸化物半導体膜106と接す
る層を加熱処理により酸素を放出する絶縁膜とすると好ましい。
層間絶縁膜396上にトランジスタ340が設けられている。トランジスタ340が有す
る一対の電極114のうち一方は、トランジスタ350が有するゲート電極392と接続
されている。また、トランジスタ340が有する一対の電極114のうち一方と、層間絶
縁膜324と、電極326とによってキャパシタ330が構成されている。なお、図では
平行平板型のキャパシタを示すが、容量を大きくするためにスタック型またはトレンチ型
のキャパシタを使用してもよい。
図9(B)は、図9(A)に示す不揮発性メモリの回路図である。不揮発性メモリは、ト
ランジスタTr_1と、トランジスタTr_1のゲートと接続するゲート線GL_1と、
トランジスタTr_1のソースと接続するソース線SL_1と、トランジスタTr_2と
、トランジスタTr_2のソースと接続するソース線SL_2と、トランジスタTr_2
のドレインと接続するドレイン線DL_2と、キャパシタCと、キャパシタCの一端と接
続する容量線CLと、キャパシタCの他端、トランジスタTr_1のドレインおよびトラ
ンジスタTr_2のゲートと接続するフローティングゲートFGと、を有する。なお、ト
ランジスタTr_1は、トランジスタ340に相当し、トランジスタTr_2は、トラン
ジスタ350に相当し、キャパシタCは、キャパシタ330に相当する。
なお、本実施の形態に示す不揮発性メモリは、フローティングゲートFGの電位に応じて
、トランジスタTr_2の見かけ上のしきい値電圧が変動することを利用したものである
。例えば、図9(C)は容量線CLの電位VCLと、トランジスタTr_2を流れるドレ
イン電流Ids_2との関係を説明する図である。
ここで、フローティングゲートFGは、トランジスタTr_1を介して、電位を調整する
ことができる。例えば、ソース線SL_1の電位をVDDとする。このとき、ゲート線G
L_1の電位をトランジスタTr_1のしきい値電圧VthにVDDを加えた電位以上と
することで、フローティングゲートFGの電位をHIGHにすることができる。また、ゲ
ート線GL_1の電位をトランジスタTr_1のしきい値電圧Vth以下とすることで、
フローティングゲートFGの電位をLOWにすることができる。
そのため、FG=LOWで示したVCL-Ids_2カーブと、FG=HIGHで示した
CL-Ids_2カーブのいずれかを得ることができる。即ち、FG=LOWでは、V
CL=0Vにてドレイン電流Ids_2が小さいため、データ0となる。また、FG=H
IGHでは、VCL=0Vにてドレイン電流Ids_2が大きいため、データ1となる。
このようにして、データを記憶することができる。
ここで、トランジスタTr_1にトランジスタ340を適用することにより、トランジス
タTr_1のオフ電流を極めて小さくすることができるため、図9(B)に示すフローテ
ィングゲートFGに蓄積された電荷がトランジスタTr_1を通して意図せずにリークす
ることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、
トランジスタTr_1の電界効果移動度が高いため、不揮発性メモリを高速動作させるこ
とができる。
以上のように、本発明の一態様に係るトランジスタを不揮発性メモリに適用することによ
って、長期間の信頼性が高く、消費電力の小さく、かつ高速動作が可能な不揮発性メモリ
を得ることができる。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
(実施の形態4)
実施の形態1または実施の形態2で示したトランジスタ、および実施の形態3で示した半
導体装置を少なくとも一部に用いてCPU(Central Processing U
nit)を構成することができる。
図10(A)は、CPUの具体的な構成を示すブロック図である。図10(A)に示すC
PUは、基板1190上に、演算回路(ALU:Arithmetic logic u
nit)1191、ALUコントローラ1192、インストラクションデコーダ1193
、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ11
96、レジスタコントローラ1197、バスインターフェース(Bus I/F)119
8、書き換え可能なROM1199、およびROMインターフェース(ROM I/F)
1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用
いる。ROM1199およびROMインターフェース1189は、別チップに設けてもよ
い。もちろん、図10(A)に示すCPUは、その構成を簡略化して示した一例にすぎず
、実際のCPUはその用途によって多種多様な構成を有している。
バスインターフェース1198を介してCPUに入力された命令は、インストラクション
デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ
ラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ
1195に入力される。
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントロー
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行う。具体的にALUコントローラ1192は、ALU1191の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレ
スを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行う。
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ119
2、インストラクションデコーダ1193、インタラプトコントローラ1194、および
レジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号
CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種
回路に供給する。
図10(A)に示すCPUでは、レジスタ1196に、実施の形態3の半導体装置が設け
られている。
図10(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU1191
からの指示に従い、レジスタ1196における保持動作の選択を行う。即ち、レジスタ1
196が有する半導体装置において、位相反転素子によるデータの保持を行うか、キャパ
シタによるデータの保持を行うか、を選択する。位相反転素子によるデータの保持を行う
場合、レジスタ1196内の半導体装置への電源電圧の供給が行われる。キャパシタによ
るデータの保持を行う場合、キャパシタへのデータの書き換えが行われ、レジスタ119
6内の半導体装置への電源電圧の供給を停止することができる。
電源停止に関しては、図10(B)または図10(C)に示すように、半導体装置群と、
電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図10(B)および図10(C)の回路の説
明を行う。
図10(B)および図10(C)では、半導体装置への電源電位の供給を制御するスイッ
チング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例
を示す。
図10(B)に示す記憶装置は、スイッチング素子1141と、半導体装置1142を複
数有する半導体装置群1143とを有している。具体的に、各半導体装置1142には、
実施の形態3に示す半導体装置を用いることができる。半導体装置群1143が有する各
半導体装置1142には、スイッチング素子1141を介して、ハイレベルの電源電位V
DDが供給されている。さらに、半導体装置群1143が有する各半導体装置1142に
は、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。
図10(B)では、スイッチング素子1141として、実施の形態1または実施の形態2
で示したトランジスタを用いることができる。該トランジスタは、そのゲートに与えられ
る信号SigAによりスイッチングが制御される。
なお、図10(B)では、スイッチング素子1141がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子1141が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図10(C)には、半導体装置群1143が有する各半導体装置1142に、スイ
ッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装
置の一例を示す。スイッチング素子1141により、半導体装置群1143が有する各半
導体装置1142への、ローレベルの電源電位VSSの供給を制御することができる。
半導体装置群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、ス
イッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例
えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力
を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減
することができる。
また、実施の形態1または実施の形態2で示したトランジスタ、および実施の形態3で示
した半導体装置を用いることで、低消費電力で高速動作が可能なCPUを得ることができ
る。
ここでは、CPUを例に挙げて説明したが、DSP(Digital Signal P
rocessor)、カスタムLSI、FPGA(Field Programmabl
e Gate Array)などのLSIにも応用可能である。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
(実施の形態5)
本実施の形態では、実施の形態3または実施の形態4を適用した電子機器の例について説
明する。
図11(A)は携帯型情報端末である。携帯型情報端末は、筐体500と、ボタン501
と、マイクロフォン502と、表示部503と、スピーカ504と、カメラ505と、を
具備し、携帯型電話機としての機能を有する。図示しないが、携帯型情報端末のメモリま
たはCPUとして実施の形態3で示した半導体装置または実施の形態4に示したCPUを
用いることができる。
図11(B)は、デジタルスチルカメラである。デジタルスチルカメラは、筐体520と
、ボタン521と、マイクロフォン522と、表示部523と、を具備する。図示しない
が、デジタルスチルカメラのメモリとして、実施の形態3に示した半導体装置を用いるこ
とができる。
本発明の一態様に係るトランジスタ、または半導体装置を用いることで、信頼性が高く、
高性能の電子機器を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、In-Sn-Zn-O膜の結晶状態について説明する。
まずは、In-Sn-Zn-O膜のX線回折(XRD:X-Ray Diffracti
on)分析を行った。XRD分析には、Bruker AXS社製X線回折装置D8 A
DVANCEを用い、Out-of-Plane法で測定した。
XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試
料Bの作製方法を説明する。
まず、脱水素化処理済みの石英基板を準備した。
次に、石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。
In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100W(
DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のI
n-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は室温または20
0℃とした。このようにして作製した試料を試料Aとした。
次に、試料Aと同様の方法で作製した試料に対し加熱処理を650℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
図19に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピーク
が観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38de
gに結晶由来のピークが観測された。
次に、試料Bの透過型電子顕微鏡(TEM:Transmission Electro
n Microscope)断面像を図20および図21に示す。
図20および図21は、それぞれ50万倍および400万倍のTEM断面像である。なお
、TEMは、日立H-9000NARを用い、加速電圧を300kVとした。
図20および図21に示すように、試料BにおけるIn-Sn-Zn-O膜は様々な結晶
方位を有する多結晶であることがわかる。
本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの電気的
特性について説明する。
図12は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図
12(A)はトランジスタの上面図である。また、図12(B)は図12(A)の一点鎖
線A-Bに対応する断面図である。
図12(B)に示すトランジスタは、基板600と、基板600上に設けられた下地絶縁
膜602と、下地絶縁膜602上に設けられた酸化物半導体膜606と、酸化物半導体膜
606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に
設けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と
重畳して設けられたゲート電極610と、ゲート絶縁膜608およびゲート電極610を
覆って設けられた層間絶縁膜616と、ゲート絶縁膜608と層間絶縁膜616に設けら
れた開口部を介して一対の電極614と接続する配線618と、層間絶縁膜616および
配線618を覆って設けられた保護膜620と、を有する。
基板600としてはガラス基板を、下地絶縁膜602としては酸化シリコン膜を、酸化物
半導体膜606としてはIn-Sn-Zn-O膜を、一対の電極614としてはタングス
テン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それ
ぞれ用いた。
なお、図12(A)に示す構造のトランジスタにおいて、ゲート電極610と一対の電極
614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電
極614のはみ出しをdWと呼ぶ。
図12(B)に示す構造のトランジスタの作製方法を以下に説明する。
まず、基板600の表面に対し、アルゴン雰囲気でプラズマ処理を行った。プラズマ処理
は、スパッタリング装置を用い、基板600側にバイアス電力を200W(RF)印加し
て3分間行った。
続けて、真空状態を保ったまま、下地絶縁膜602である酸化シリコン膜を300nmの
厚さで成膜した。
酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を1500W(RF)
として成膜した。ターゲットは、石英ターゲットを用いた。なお、成膜時の基板加熱温度
は100℃とした。
次に、下地絶縁膜602の表面をCMP処理し、Ra=0.2nm程度まで平坦化した。
次に、酸化物半導体膜であるIn-Sn-Zn-O膜を15nmの厚さで成膜した。
In-Sn-Zn-O膜は、スパッタリング装置を用い、アルゴン:酸素=2:3[体積
比]の混合雰囲気で電力を100W(DC)として成膜した。ターゲットは、In:Sn
:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成
膜時の基板加熱温度は200℃とした。
次に、加熱処理を、250℃、450℃または650℃の温度で行った。加熱処理は、は
じめに窒素雰囲気で1時間の加熱処理を行い、温度を保持したままさらに酸素雰囲気で1
時間の加熱処理を行った。
次に、フォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体膜60
6を形成した。
次に、タングステン膜を50nmの厚さで成膜した。
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を1000W(D
C)として成膜した。なお、成膜時の基板加熱温度は200℃とした。
次に、フォトリソグラフィ工程によってタングステン膜を加工して、一対の電極614を
形成した。
次に、ゲート絶縁膜608である酸化シリコン膜を100nmの厚さで成膜した。なお、
酸化シリコン膜の比誘電率は3.8とした。
ゲート絶縁膜608である酸化シリコン膜は、下地絶縁膜602と同様の方法で成膜した
次に、窒化タンタル膜およびタングステン膜を、この順番でそれぞれ15nmおよび13
5nmの厚さで成膜した。
窒化タンタル膜は、スパッタリング装置を用い、アルゴン:窒素=5:1の混合雰囲気で
電力を1000W(DC)として成膜した。なお、成膜時に基板加熱は行っていない。
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を4000W(D
C)として成膜した。なお、成膜時の基板加熱温度は200℃とした。
次に、フォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して
、ゲート電極610を形成した。
次に、層間絶縁膜616となる酸化窒化シリコン膜を300nmの厚さで成膜した。
層間絶縁膜616となる酸化窒化シリコン膜は、PCVD装置を用い、モノシラン:亜酸
化窒素=1:200の混合雰囲気で電力を35W(RF)として成膜した。なお、成膜時
の基板加熱温度は325℃とした。
次に、フォトリソグラフィ工程によって層間絶縁膜616となる酸化窒化シリコン膜を加
工した。
次に、層間絶縁膜616となる感光性ポリイミドを1500nmの厚さで成膜した。
次に、層間絶縁膜616となる酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフ
ォトマスクを用いて層間絶縁膜616となる感光性ポリイミドを露光し、その後現像し、
感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わせて
層間絶縁膜616を形成した。加熱処理は、窒素雰囲気において、300℃の温度で行っ
た。
次に、チタン膜、アルミニウム膜およびチタン膜を、この順番でそれぞれ50nm、10
0nmおよび5nmの厚さで成膜した。
チタン膜は、二層ともにスパッタリング装置を用い、アルゴン雰囲気で電力を1000W
(DC)として成膜した。なお、成膜時に基板加熱は行っていない。
アルミニウム膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を1000W(D
C)として成膜した。なお、成膜時に基板加熱は行っていない。
次に、フォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工
して、配線618を形成した。
次に、保護膜620である感光性ポリイミド膜を1500nmの厚さで成膜した。
次に、配線618のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイ
ミドを露光し、その後現像して、保護膜620に配線618を露出する開口部を形成した
次に、感光性ポリイミド膜を硬化させるために加熱処理を行った。加熱処理は、層間絶縁
膜616で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行った。
以上の工程で、図12(B)に示す構造のトランジスタを作製した。
次に、図12(B)に示す構造のトランジスタの電気的特性を評価した。
本実施例に示す構造のトランジスタにおけるVgs-Ids特性を測定し、結果を図13
および図14に示す。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅
Wが10μm、Lovが片側3μm(合計6μm)、dWが片側3μm(合計6μm)で
ある。なお、Vdsは10Vとした。
図13および図14に、トランジスタのIds(実線)および電界効果移動度(点線)と
gs依存性を示す。
ここで、各試料は酸化物半導体膜606成膜後に行う加熱処理条件が異なる。試料1は加
熱処理なしである。なお、試料2乃至試料4は、それぞれ250℃、450℃、650℃
の温度で加熱処理を行っている。
ここで、図13(A)は試料1、図13(B)は試料2、図14(A)は試料3、図14
(B)は試料4とそれぞれ対応する。
試料1乃至試料4では、全ての試料でトランジスタのスイッチング特性が得られているこ
とがわかる。また、試料1と、試料2乃至試料4と、を比較すると、酸化物半導体膜の成
膜後に加熱処理を行うことでトランジスタの電界効果移動度が高くなることがわかる。発
明者等は、これが加熱処理により酸化物半導体膜中の不純物濃度を低減されたためである
、と考えた。したがって、酸化物半導体膜の成膜後に行う加熱処理によって酸化物半導体
膜中の不純物濃度を低減し、その結果、トランジスタの電界効果移動度を理想的な電界効
果移動度に近づけることができたとわかる。
このように、酸化物半導体膜の成膜後に加熱処理を行うことで、酸化物半導体膜中の不純
物濃度が低減され、その結果トランジスタの電界効果移動度を高めることができたとわか
る。
本実施例では、実施例2で作製した試料1および試料4のトランジスタに対してBT試験
を行った。
本実施例におけるBT試験について説明する。BT試験を行うトランジスタは実施例2で
示したトランジスタと同様の構造とした。
まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs-Ids特性の
測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート
絶縁膜608に印加される電界強度が2MV/cmとなるようにVgsに20Vを印加し
、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、V
dsを10Vとし、トランジスタのVgs-Ids測定を行った。これをプラスBT試験
と呼ぶ。
同様に、まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs-I
特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に
、ゲート絶縁膜608に印加される電界強度が-2MV/cmとなるようにVgsに-2
0Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度2
5℃とし、Vdsを10Vとし、トランジスタのVgs-Ids測定を行った。これをマ
イナスBT試験と呼ぶ。
試料1のプラスBT試験の結果を図15(A)に、マイナスBT試験の結果を図15(B
)に示す。また、試料4のプラスBT試験の結果を図16(A)に、マイナスBT試験の
結果を図16(B)に示す。なお、図には、BT試験前後のVgs-Ids特性の変動を
わかりやすくするため、矢印を付している。
試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ
1.80Vおよび-0.42Vであった。また、試料4のプラスBT試験およびマイナス
BT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料4は、BT試験前後におけるしきい値電圧の変動が小さく、信頼性の高
いトランジスタであることがわかる。
本実施例では、実施例2で作製した試料4のトランジスタにおいて、基板温度と電気的特
性の関係について評価した。
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lov
が片側3μm(合計6μm)、dWが0μmである。なお、Vdsは10Vとした。なお
、基板温度は-40℃、-25℃、25℃、75℃、125℃および150℃で行った。
図17に、Ids(実線)および電界効果移動度(点線)のVgs依存性を示す。また、
図18(A)に基板温度としきい値電圧の関係を、図18(B)に基板温度と電界効果移
動度の関係を示す。
図18(A)より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は0.38V(-40℃)~-1.08V(150℃)であった。
また、図18(B)より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は37.4cm/Vs(-40℃)~33.4cm/Vs(150℃
)であった。
試料4は、上述の温度範囲において電気的特性の変動が小さいことがわかる。
本実施例では、In-Sn-Zn-O膜を用いたトランジスタのチャネル幅が1μm当た
りのオフ電流を評価した。
測定に用いたトランジスタの構造は、実施例2の図12に示すトランジスタにおいて、L
が3μm、Wが10cm、Lovが-2μm、dWが0μmである。なお、Lovが-2
μmということは、ゲート電極610と一対の電極614の重なりがなく、その幅が片側
で2μmずつ(合計4μm)となる構造(いわゆるオフセット領域(Loff)を有する
構造)である。
なお、本実施例において、酸化物半導体膜606およびゲート絶縁膜608は実施例2と
は異なる方法で設けられる。
以下に、本実施例における酸化物半導体膜606の形成方法について説明する。
まず、酸化物半導体膜であるIn-Sn-Zn-O膜を15nmの厚さで成膜する。
In-Sn-Zn-O膜は、スパッタリング装置を用い、アルゴン:酸素=2:3[体積
比]の混合雰囲気で電力を100W(DC)として成膜する。ターゲットは、In:Sn
:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いる。なお、成
膜時の基板加熱および成膜後の加熱処理は行っていない。
次に、フォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体膜60
6を形成する。
同様にゲート絶縁膜608の成膜方法について以下に説明する。
まず、ゲート絶縁膜608として酸化窒化シリコン膜を300nmの厚さで成膜する。
酸化窒化シリコン膜は、PCVD装置を用い、モノシラン:亜酸化窒素=1:200の混
合雰囲気で電力を150W(RF)として成膜する。なお、成膜時の基板加熱温度は40
0℃とする。
なお、本実施例において、基板600、下地絶縁膜602、一対の電極614、ゲート電
極610、層間絶縁膜616、配線618および保護膜620は、実施例2と同様の方法
および同様の材料で設けられる。
図22に、トランジスタのオフ電流と測定時に基板温度(絶対温度)の逆数との関係を示
す。ここでは、簡単のため測定時に基板温度の逆数に1000を掛けた数値(1000/
T)を横軸としている。
以下にトランジスタのオフ電流の測定方法を簡単に説明する。なお測定対象となるトラン
ジスタを第1のトランジスタと呼ぶ。
第1のトランジスタのドレインはフローティングゲートFGと接続され、フローティング
ゲートFGは第2のトランジスタのゲートと接続される。
まず、第1のトランジスタをオフ状態とし、次に、フローティングゲートFGに電荷を与
える。なお、第2のトランジスタには一定のドレイン電圧が印加されている。
このとき、フローティングゲートFGの電荷が第1のトランジスタを通じて徐々にリーク
する。フローティングゲートFGの電荷が抜けると、第2のトランジスタのソース電位が
変化する。このソース電位の時間に対する変化量から第1のトランジスタからリークする
電荷量が見積もられ、オフ電流を測定することができる。
図22より、本実施例で示したトランジスタは、チャネル幅が1μm当たりのオフ電流(
単位:A/μm)が、測定時の基板温度が85℃のとき2×10-21A/μm(2zA
/μm)であった。
本実施例に示したように、In-Sn-Zn-O膜を用いたトランジスタのオフ電流は極
めて小さいことがわかる。
100 基板
102 下地絶縁膜
104 保護絶縁膜
106 酸化物半導体膜
106a 高抵抗領域
106b 低抵抗領域
108 ゲート絶縁膜
110 ゲート電極
112 側壁絶縁膜
114 一対の電極
116 層間絶縁膜
118 配線
120 不純物
152 下地絶縁膜
154 保護絶縁膜
156 酸化物半導体膜
158 ゲート絶縁膜
160 導電膜
162 絶縁膜
166 酸化物半導体膜
200 基板
202 下地絶縁膜
206 酸化物半導体膜
206a 高抵抗領域
206b 低抵抗領域
208 ゲート絶縁膜
210 ゲート電極
214 一対の電極
216 層間絶縁膜
218 配線
220 不純物
252 下地絶縁膜
256 酸化物半導体膜
260 導電膜
264 導電膜
324 層間絶縁膜
326 電極
330 キャパシタ
340 トランジスタ
350 トランジスタ
382 下地絶縁膜
384 半導体膜
384a 抵抗領域
384b 抵抗領域
384c 抵抗領域
386 ゲート絶縁膜
392 ゲート電極
394 側壁絶縁膜
396 層間絶縁膜
500 筐体
501 ボタン
502 マイクロフォン
503 表示部
504 スピーカ
505 カメラ
520 筐体
521 ボタン
522 マイクロフォン
523 表示部
600 基板
602 下地絶縁膜
606 酸化物半導体膜
608 ゲート絶縁膜
610 ゲート電極
614 一対の電極
616 層間絶縁膜
618 配線
620 保護膜
1141 スイッチング素子
1142 半導体装置
1143 半導体装置群
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM

Claims (3)

  1. チャネル形成領域にシリコンを有する第1のトランジスタと、
    チャネル形成領域に酸化物半導体を有する第2のトランジスタと、
    キャパシタと、を有し、
    前記第2のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと、前記キャパシタの一端と、に電気的に接続される半導体装置であって、
    前記第1のトランジスタ及び前記第2のトランジスタの各々は、チャネル形成領域の上方にゲート電極を有し、
    前記第1のトランジスタのゲート電極の側面に接する領域を有する第1の絶縁膜と、
    前記第1の絶縁膜に接する領域を有する第2の絶縁膜と、
    前記第2の絶縁膜上に設けられ、且つ前記第2のトランジスタの酸化物半導体層と、
    前記第2のトランジスタのゲート電極の側面に接する領域を有する第3の絶縁膜と、
    前記第3の絶縁膜に接する領域と前記第2のトランジスタのゲート絶縁膜に接する領域とを有し、且つ前記第2のトランジスタのソース電極及びドレイン電極の一方としての機能を有する第1の導電層と、
    前記第1の導電層上及び前記第2のトランジスタのゲート電極上の第4の絶縁膜と、
    前記第4の絶縁膜上に設けられ、且つ前記キャパシタの一方の電極としての機能を有する第2の導電層と、を有し、
    前記酸化物半導体層は、In、Ga及びZnを有し、
    前記第1の導電層は、前記第1のトランジスタのゲート電極と電気的に接続され、
    前記第2の導電層は、前記第4の絶縁膜を介して前記第1の導電層と重なる領域と、前記第4の絶縁膜及び前記第1の導電層を介して前記第1のトランジスタのチャネル形成領域と重なる領域と、を有する、半導体装置。
  2. チャネル形成領域にシリコンを有する第1のトランジスタと、
    チャネル形成領域に酸化物半導体を有する第2のトランジスタと、
    キャパシタと、を有し、
    前記第2のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと、前記キャパシタの一端と、に電気的に接続される半導体装置であって、
    前記第1のトランジスタ及び前記第2のトランジスタの各々は、チャネル形成領域の上方にゲート電極を有し、
    前記第1のトランジスタのゲート電極の側面に接する領域を有する第1の絶縁膜と、
    前記第1の絶縁膜に接する領域を有する第2の絶縁膜と、
    前記第2の絶縁膜上に設けられ、且つ前記第2のトランジスタの酸化物半導体層と、
    前記第2のトランジスタのゲート電極の側面に接する領域を有する第3の絶縁膜と、
    前記第3の絶縁膜に接する領域と前記第2のトランジスタのゲート絶縁膜に接する領域とを有し、且つ前記第2のトランジスタのソース電極及びドレイン電極の一方としての機能を有する第1の導電層と、
    前記第1の導電層上及び前記第2のトランジスタのゲート電極上の第4の絶縁膜と、
    前記第4の絶縁膜上に設けられ、且つ前記キャパシタの一方の電極としての機能を有する第2の導電層と、を有し、
    前記酸化物半導体層は、In、Ga及びZnを有し、
    前記酸化物半導体層は、結晶性を有し、
    前記第1の導電層は、前記第1のトランジスタのゲート電極と電気的に接続され、
    前記第2の導電層は、前記第4の絶縁膜を介して前記第1の導電層と重なる領域と、前記第4の絶縁膜及び前記第1の導電層を介して前記第1のトランジスタのチャネル形成領域と重なる領域と、を有する、半導体装置。
  3. チャネル形成領域にシリコンを有する第1のトランジスタと、
    チャネル形成領域に酸化物半導体を有する第2のトランジスタと、
    キャパシタと、を有し、
    前記第2のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと、前記キャパシタの一端と、に電気的に接続される半導体装置であって、
    前記第1のトランジスタ及び前記第2のトランジスタの各々は、チャネル形成領域の上方にゲート電極を有し、
    前記第1のトランジスタのゲート電極の側面に接する領域を有する第1の絶縁膜と、
    前記第1の絶縁膜に接する領域を有する第2の絶縁膜と、
    前記第2の絶縁膜上に設けられ、且つ前記第2のトランジスタの酸化物半導体層と、
    前記第2のトランジスタのゲート電極の側面に接する領域を有する第3の絶縁膜と、
    前記第3の絶縁膜に接する領域と前記第2のトランジスタのゲート絶縁膜に接する領域とを有し、且つ前記第2のトランジスタのソース電極及びドレイン電極の一方としての機能を有する第1の導電層と、
    前記第1の導電層上及び前記第2のトランジスタのゲート電極上の第4の絶縁膜と、
    前記第4の絶縁膜上に設けられ、且つ前記キャパシタの一方の電極としての機能を有する第2の導電層と、を有し、
    前記酸化物半導体層は、In、Ga及びZnを有し、
    前記第1の導電層は、前記第1のトランジスタのゲート電極と電気的に接続され、
    前記第2の導電層は、前記第4の絶縁膜を介して前記第1の導電層と重なる領域と、前記第4の絶縁膜及び前記第1の導電層を介して前記第1のトランジスタのチャネル形成領域と重なる領域と、を有し、
    前記第2のトランジスタのチャネル長方向における断面視において、前記第1の導電層は、前記第1のトランジスタの半導体層の両端と重なりを有する、半導体装置。
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