KR20120127250A - 반도체 장치의 제작 방법 - Google Patents

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Abstract

높은 전계 효과 이동도를 가지며, 임계값 전압의 편차가 작고, 또한 높은 신뢰성을 갖는 산화물 반도체를 사용한 트랜지스터를 제공한다. 또한, 상기 트랜지스터를 사용하여 지금까지 실현이 곤란했던 고성능의 반도체 장치를 제공하는 것을 과제의 하나로 한다.
트랜지스터에, 인듐, 주석, 아연 및 알루미늄으로부터 선택된 2종 이상, 바람직하게는 3종 이상의 원소를 함유하는 산화물 반도체막을 사용한다. 상기 산화물 반도체막은, 기판 가열하면서 성막한다. 또한, 트랜지스터의 제작 공정에 있어서, 근접한 절연막 또는/및 이온 주입에 의해 산화물 반도체막으로 산소가 공급되어, 캐리어 발생원이 되는 산소 결손을 매우 저감시킨다. 또한, 트랜지스터의 제작 공정에 있어서, 산화물 반도체막을 고순도화하고, 수소 농도를 매우 낮게 한다.

Description

반도체 장치의 제작 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 산화물 반도체를 사용한 트랜지스터 등의 반도체 소자를 포함하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 발광 표시 장치, 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터의 대부분은 비정질 실리콘, 다결정 실리콘 등에 의해 구성되어 있다. 비정질 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 사용한 트랜지스터의 전계 효과 이동도는 높지만 유리 기판의 대면적화에는 적합하지 않는다고 하는 결점을 가지고 있다.
실리콘을 사용한 트랜지스터 이외에, 최근에는 산화물 반도체를 사용하여 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들면, 산화물 반도체로서, 산화아연, In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에서 개시되어 있다.
산화물 반도체막을 사용한 트랜지스터는, 비정질 실리콘을 사용한 트랜지스터와 비교하면 높은 전계 효과 이동도를 가지기 때문에 표시 장치의 성능을 현저하게 향상시킬 수 있을 것으로 기대되고 있다.
한편, 트랜지스터에 높은 전계 효과 이동도를 요구하는 반도체 장치에 관해서는, 다결정 실리콘이나 단결정 실리콘을 사용한 트랜지스터가 사용되는 경우가 많다. 산화물 반도체를 사용한 트랜지스터를 표시 장치 이외의 반도체 장치에 사용하는 경우, 다결정 실리콘이나 단결정 실리콘을 사용한 트랜지스터 정도의 높은 전계 효과 이동도가 요구되는 경우가 있다.
높은 전계 효과 이동도를 갖는 In-Sn-Zn-O계 산화물을 사용한 트랜지스터가 개시되어 있다(비특허문헌 1 참조.).
일본 공개특허공보 제2007-123861호 일본 공개특허공보 제2007-96055호
Eri Fukumoto, Toshiaki Arai, Narihiro Morosawa, Kazuhiko Tokunaga, Yasuhiro Terai, Takashige Fujimori and Tatsuya Sasaoka,「High Mobility Oxide Semiconductor TFT for Circuit Integration of AM-OLED」, IDW'10 p631-p634
트랜지스터에 높은 전계 효과 이동도를 요구하는 반도체 장치에도 산화물 반도체를 사용한 트랜지스터를 적용할 수 있는 가능성이 있다.
그러나, 산화물 반도체를 사용한 트랜지스터는, 열 바이어스 시험(BT 시험)이나 광 바이어스 시험 등에 의해 전기적 특성의 변동이 발생하는 경우가 있어 신뢰성이 충분하다고는 말하기 어렵다.
그래서, 높은 전계 효과 이동도를 가지며, 임계값 전압의 편차가 작고, 또한 높은 신뢰성을 갖는 산화물 반도체를 사용한 트랜지스터를 제공하는 것을 과제의 하나로 한다.
또한, 높은 전계 효과 이동도를 가지며, 임계값 전압의 편차가 작고, 또한 높은 신뢰성을 갖는 트랜지스터를 사용하여 지금까지 실현이 곤란했던 고성능의 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태인 트랜지스터에 사용하는 산화물 반도체는, 인듐, 주석, 아연 및 알루미늄으로부터 선택된 2종 이상, 바람직하게는 3종 이상의 원소를 함유한다.
또한, 트랜지스터의 제작 공정에 있어서, 근접한 절연막 또는/및 이온 주입에 의해 산화물 반도체로 산소가 공급되어 캐리어 발생원이 되는 산소 결손을 저감시킨다.
또한, 트랜지스터의 제작 공정에 있어서, 산화물 반도체를 고순도화하여 캐리어 발생원이 되는 수소 농도를 매우 낮게 한다.
본 발명의 일 형태인 트랜지스터의 제작 방법을 이하에 나타낸다.
우선, 기판 표면에 흡착되는 수소 등의 불순물을 저감시키는 처리를 행하고, 다음에 하지 절연막을 성막하고, 다음에 산화물 반도체막을 성막하고, 다음에 제 1 가열 처리를 행한다. 바람직하게는, 하지 절연막은, 가열 처리에 의해 산소를 방출하는 절연막이다. 또한, 기판 표면이 충분히 청정한 경우, 기판 표면에 흡착되는 불순물을 저감시키는 처리를 행하지 않아도 상관없다.
기판 표면에 흡착되는 불순물을 저감시키는 처리로서, 예를 들면 플라즈마 처리, 가열 처리 또는 약액 처리를 행한다. 바람직하게는 플라즈마 처리를 행한다. 플라즈마 처리는, 구체적으로는 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논등), 산소 또는 질소를 함유하는 분위기에 있어서 플라즈마를 생성하고, 기판에 대해 바이어스 전압을 인가함으로써 기판 표면의 처리를 행하면 좋다. 기판 표면의 불순물을 저감시킴으로써, 기판과 하지 절연막의 계면 준위 밀도를 저감시킬 수 있다. 상기 계면 준위는, 트랜지스터의 임계값 전압의 변동의 원인이 될 수 있다. 이로 인해, 상기한 계면 준위 밀도를 저감시킴으로써, 기판면 내에 있어서의 트랜지스터의 임계값 전압의 편차나, 신뢰성의 저하를 방지할 수 있다.
기판 표면에 흡착되는 불순물을 저감시키는 처리를 행한 후, 대기 폭로하지 않고 하지 절연막을 성막하면 바람직하다. 이와 같이 함으로써, 대기 폭로에 의해 기판 표면에 불순물이 재흡착되는 것을 방지할 수 있다.
하지 절연막으로서, 가열 처리에 의해 산소를 방출하는 절연막을 형성함으로써, 산화물 반도체막 중에 발생하는 산소 결손을, 나중에 행하는 가열 처리에 의해 보상할 수 있다. 산화물 반도체막 중의 산소 결손은 캐리어 발생원이 되기 때문에, 얻어지는 트랜지스터의 임계값 전압을 변동시키는 요인이 될 수 있다.
또한, 가열 처리에 의해 산소를 방출하는 하지 절연막을 형성함으로써, 하지 절연막과 산화물 반도체막의 계면 준위 밀도를 저감시킬 수 있다. 상기 계면 준위는, 얻어지는 트랜지스터의 동작에 관련되어 발생하는 전하를 트랩하는 경우가 있기 때문에, 트랜지스터의 신뢰성을 저하시키는 원인이 될 수 있다.
또한, 하지 절연막은 평탄성을 갖는 것이 바람직하다. 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더욱 바람직하게는 0.1nm 이하로 한다. 하지 절연막에 대해, 화학 기계 연마(CMP: Chemical Mechanical Polishing) 처리 등의 평탄화 처리를 행해도 좋다. 하지 절연막이 평탄성을 가짐으로써, 하지 절연막과 산화물 반도체막의 계면 상태가 양호해지기 때문에, 얻어지는 트랜지스터의 전계 효과 이동도가 향상되고, 또한 임계값 전압의 변동도 저감시킬 수 있다.
산화물 반도체막은, In-Al-Sn-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Zn-Sn-O계 재료 등을 사용한다. 특히, In-Sn-Zn-O계 재료를 사용하면, 높은 전계 효과 이동도 및 높은 신뢰성을 갖는 트랜지스터가 얻어지기 때문에 바람직하다.
또한, 산화물 반도체막은 기판 가열하면서 성막하면, 얻어지는 트랜지스터의 전계 효과 이동도가 향상되기 때문에 바람직하다. 산화물 반도체막의 성막시에 있어서의 기판 가열 온도는, 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 한다. 산화물 반도체막은 스퍼터링법을 사용하여 성막하면 바람직하다.
또한, 산화물 반도체막은, 2.5eV 이상, 바람직하게는 2.8eV 이상, 더욱 바람직하게는 3.0eV 이상의 밴드 갭을 가진다. 산화물 반도체막이 상기의 범위의 밴드 갭을 가짐으로써, 오프 전류가 매우 작은 트랜지스터를 얻을 수 있다.
산화물 반도체막은, 단결정, 다결정(폴리크리스탈이라고도 한다) 또는 비정질 등의 상태를 취한다.
바람직하게는 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS 막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다.)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행하다고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측에서부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는, 신뢰성이 높다.
산화물 반도체막의 성막후, 제 1 가열 처리를 행하면 바람직하다. 제 1 가열 처리는, 감압 분위기(10Pa 이하), 불활성 분위기(질소, 희가스 등의 불활성 가스로 이루어지는 분위기) 또는 산화성 분위기(산소, 오존, 아산화질소 등의 산화성 가스를 10ppm 이상 함유하는 분위기)에 있어서, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 600℃ 이하의 온도에서 행한다.
제 1 가열 처리에 의해, 산화물 반도체막 중의 수소 등의 불순물 농도를 저감시킬 수 있다. 또는 하지 절연막과 산화물 반도체막의 계면 상태를 양호하게 할 수 있다. 산화물 반도체막을 성막한 후 제 1 가열 처리를 행하기 때문에, 하지 절연막으로부터 방출되는 산소가 외방으로 확산되어 가는 것을 방지할 수 있다. 또한, 불활성 분위기 또는 감압 분위기에서 가열 처리를 행한 후, 온도를 낮추지 않고 분위기를 바꾸고, 산화성 분위기에서의 가열 처리를 행해도 상관없다. 이러한 방법으로 가열 처리를 행함으로써, 불활성 분위기 또는 감압 분위기에서 산화물 반도체막으로부터 불순물을 저감시키고, 그 후, 산화성 분위기에서 불순물의 제거시에 발생한 산소 결손을 저감시킬 수 있다.
또한, 가열 처리, 성막에는, 불순물이 적은 가스를 사용한다. 특히 수분의 함유가 적은 가스를 사용하면 바람직하다. 구체적으로는, 이슬점이 -70℃ 이하인 가스를 사용하면 좋다.
제 1 가열 처리를 행한 후, 산화물 반도체막을 가공하여 섬 형상으로 한다. 산화물 반도체막의 가공은 포토마스크를 사용하여 레지스트 마스크를 형성하고, 드라이 에칭법 또는 웨트 에칭법에 의해 레지스트 마스크의 비형성부를 에칭하면 좋다. 이러한 가공 공정을 포토리소그래피 공정이라고 부른다.
다음에, 도전막을 성막하고, 포토리소그래피 공정 등에 의해 가공하여 산화물 반도체막과 적어도 일부가 접하는 소스 전극 및 드레인 전극을 형성한다.
다음에, 게이트 절연막 및 도전막을 순차적으로 성막하고, 상기 도전막을 포토리소그래피 공정 등에 의해 가공하여 산화물 반도체막과 중첩되는 게이트 전극을 형성한다. 게이트 절연막으로서, 가열 처리에 의해 산소를 방출하는 절연막을 사용하면 바람직하다.
다음에, 제 2 가열 처리를 행한다. 제 2 가열 처리는 제 1 가열 처리와 같은 조건으로 행하면 좋다. 제 2 가열 처리를 행함으로써, 하지 절연막 및 게이트 절연막으로부터 산소가 방출되어 산화물 반도체막 중의 산소 결손을 저감시킬 수 있다. 또한, 하지 절연막과 산화물 반도체막의 계면 준위 밀도, 산화물 반도체막과 게이트 절연막의 계면 준위 밀도를 저감시킬 수 있기 때문에, 얻어지는 트랜지스터의 전계 효과 이동도를 높이고, 임계값 전압의 편차를 저감시키고, 또한 신뢰성을 향상시킬 수 있다.
이상의 방법으로, 높은 전계 효과 이동도를 가지며, 임계값 전압의 편차가 작고, 또한 신뢰성이 높은 산화물 반도체를 사용한 트랜지스터를 제작할 수 있다.
또한, 트랜지스터를 덮고 층간 절연막을 형성하면 바람직하다. 층간 절연막을 형성함으로써, 하지 절연막 및 게이트 절연막으로부터 방출되는 산소가 트랜지스터로부터 외방으로 확산되어 가는 것을 방지할 수 있다. 층간 절연막을 형성하는 경우, 층간 절연막을 성막한 후에 제 2 가열 처리를 행해도 좋다.
트랜지스터는, 바람직하게는 톱 게이트 구조로 한다. 즉, 산화물 반도체막보다도 게이트 전극을 나중에 형성하는 구조로 하면 바람직하다. 톱 게이트 구조를 채용함으로써, 게이트 전극을 마스크로 자기 정합적으로 채널 영역, 소스 영역 및 드레인 영역을 갖는 산화물 반도체막을 형성할 수 있다. 게이트 전극과 소스 영역 및 드레인 영역의 중첩이 거의 발생하지 않기 때문에, 기생 용량을 작게 할 수 있는 동시에 트랜지스터를 미세화할 수 있다. 또한, 게이트 전극을 마스크로 사용함으로써, 채널 영역, 소스 영역 및 드레인 영역을 형성하기 위해 포토마스크를 필요로 하지 않고, 공정을 간략화할 수 있다. 한편, 보텀 게이트 구조를 제외하는 것은 아니다.
이와 같이 하여 얻어진 트랜지스터는, 높은 전계 효과 이동도를 가지며(예를 들면, 전계 효과 이동도가 31㎠/Vs 이상), 임계값 전압의 편차가 작고, 높은 신뢰성을 가지며(예를 들면, 마이너스 BT 시험에 의한 임계값 전압의 변동 폭이 1V 이하), 또한 오프 전류를 매우 작게 할 수 있기 때문에(예를 들면, 채널 길이가 3㎛, 또한 기판 온도가 85℃일 때의 채널 폭 1㎛당 오프 전류가 10zA 이하), 지금까지 실현이 곤란했던 고성능의 반도체 장치를 제작하는 것이 가능해진다.
본 발명의 일 형태에 의해, 높은 전계 효과 이동도를 가지며, 임계값 전압의 편차가 작고, 또한 높은 신뢰성을 갖는 산화물 반도체를 사용한 트랜지스터를 제공할 수 있다.
또한, 이와 같이 하여 얻어진 트랜지스터를 사용하여, 지금까지 실현이 곤란했던 고성능의 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도.
도 2는 도 1에 도시하는 트랜지스터의 제작 방법을 설명하는 도면.
도 3은 도 1에 도시하는 트랜지스터의 제작 방법을 설명하는 도면.
도 4는 도 1에 도시하는 트랜지스터의 제작 방법을 설명하는 도면.
도 5는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도.
도 6은 도 5에 도시하는 트랜지스터의 제작 방법을 설명하는 도면.
도 7은 도 5에 도시하는 트랜지스터의 제작 방법을 설명하는 도면.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 단면도, 회로도 및 전기적 특성을 도시하는 도면.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 단면도, 회로도 및 전기적 특성을 도시하는 도면.
도 10은 본 발명의 일 형태에 따른 트랜지스터를 사용한 CPU의 구체예를 도시하는 블록도 및 그 일부의 회로도.
도 11은 본 발명의 일 형태에 따른 전자 기기의 일례를 도시하는 사시도.
도 12는 트랜지스터의 구조를 도시하는 상면도 및 단면도.
도 13은 시료 1 및 시료 2인 트랜지스터의 Vgs-Ids 특성 및 전계 효과 이동도를 도시하는 도면.
도 14는 시료 3 및 시료 4인 트랜지스터의 Vgs-Ids 특성 및 전계 효과 이동도를 도시하는 도면.
도 15는 시료 1인 트랜지스터의 BT 시험 전후의 Vgs-Ids 특성을 도시하는 도면.
도 16은 시료 4인 트랜지스터의 BT 시험 전후의 Vgs-Ids 특성을 도시하는 도면.
도 17은 시료 4인 트랜지스터의 측정 온도에 의한 Vgs-Ids 특성 및 전계 효과 이동도의 변동을 도시하는 도면.
도 18은 시료 4인 트랜지스터의 임계값 전압 및 전계 효과 이동도와 기판 온도의 관계를 도시하는 도면.
도 19는 In-Sn-Zn-O막의 XRD 스펙트럼을 도시하는 도면.
도 20은 In-Sn-Zn-O막의 TEM 단면상.
도 21은 In-Sn-Zn-O막의 TEM 단면상.
도 22는 In-Sn-Zn-O막을 사용한 트랜지스터의 오프 전류를 도시하는 도면.
도 23은 본 발명의 일 형태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 24는 본 발명의 일 형태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 25는 계산에 의해 얻어진 전계 효과 이동도의 Vgs 의존성을 설명하는 도면.
도 26는 계산에 의해 얻어진 Ids 및 전계 효과 이동도의 Vgs 의존성을 설명하는 도면.
도 27은 계산에 의해 얻어진 Ids 및 전계 효과 이동도의 Vgs 의존성을 설명하는 도면.
도 28은 계산에 의해 얻어진 Ids 및 전계 효과 이동도의 Vgs 의존성을 설명하는 도면.
이하에서는, 본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 상이한 도면간에도 공통적으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
이하, 본 명세서에서 사용하는 용어에 관해서 간단하게 설명한다.
트랜지스터의 소스와 드레인에 관해서는, 한쪽을 드레인이라고 부를 때 다른쪽을 소스라고 한다. 즉, 전위의 고저에 의해, 이들을 구별하지 않는다. 따라서, 본 명세서에 있어서, 소스라고 되어 있는 부분을 드레인이라고 바꿔 읽어도 좋다.
전압은, 기준의 전위(예를 들면 접지 전위(GND))와의 전위차를 나타내는 경우가 많다. 따라서, 전압과 전위를 바꿔 말해도 좋다.
「접속한다」라고 표현되어 있어도, 실제의 회로에 있어서는 물리적인 접속 부분이 없고, 배선이 연신되어 있는 경우도 있다.
제 1, 제 2로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 발명을 특정하기 위한 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 트랜지스터의 일례에 관해서, 도 1 내지 도 4 등을 사용하여 설명한다.
도 1은, 톱 게이트?톱 컨택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 1a에 트랜지스터의 상면도를 도시한다. 또한, 도 1b에 도 1a의 일점 쇄선 A-B에 대응하는 단면 A-B를 도시한다.
도 1b에 도시하는 트랜지스터는, 기판(100) 위에 형성된 하지 절연막(102)과, 하지 절연막(102)의 주변에 형성된 보호 절연막(104)과, 하지 절연막(102) 및 보호 절연막(104) 위에 형성된 고저항 영역(106a) 및 저저항 영역(106b)을 갖는 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108)을 개재하여 산화물 반도체막(106)과 중첩되어 형성된 게이트 전극(110)과, 게이트 전극(110)의 측면과 접하여 형성된 측벽 절연막(112)과, 적어도 산화물 반도체막(106)과 접하여 형성된 한 쌍의 전극(114)과, 적어도 산화물 반도체막(106), 게이트 전극(110) 및 한 쌍의 전극(114)을 덮고 형성된 층간 절연막(116)과, 층간 절연막(116)에 형성된 개구부를 통하여 적어도 한 쌍의 전극(114)의 한쪽과 접속하여 형성된 배선(118)을 가진다.
또한, 도시하지 않지만, 층간 절연막(116) 및 배선(118)을 덮고 형성된 보호막을 가지고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(116)의 표면 전도에 기인하여 발생하는 미소 리크 전류를 저감시킬 수 있고, 트랜지스터의 오프 전류를 저감시킬 수 있다. 보호막으로서는, 아크릴 수지, 폴리이미드 수지, 에폭시 수지 및 실리콘 수지 등으로부터 선택하여 사용하면 좋다.
오프 전류란, 광의적으로 트랜지스터가 오프 상태일 때에 흐르는 드레인 전류를 말한다. 트랜지스터의 오프 상태란, n채널형 트랜지스터에 있어서, 게이트 전압이 임계값 전압보다 낮은 상태를 말한다. 또는, p채널형 트랜지스터에 있어서, 게이트 전압이 임계값 전압보다 높은 상태를 말한다. 드레인 전류란, 트랜지스터의 소스-드레인간의 전류를 말한다. 또한, 게이트 전압이란, 소스 전위를 기준으로 했을 때의 게이트 전위와의 전위차를 말한다.
오프 전류는, 노멀리 오프형의 트랜지스터에 있어서, 게이트 전압이 0V일 때에 흐르는 드레인 전류를 가리키는 경우가 있다. 노멀리 오프형의 트랜지스터란, n채널형의 트랜지스터에 있어서, 임계값 전압이 0V보다 큰 것을 말한다. 또는, p채널형의 트랜지스터에 있어서, 임계값 전압이 0V보다 작은 것을 말한다.
산화물 반도체막(106)은, 두께를 1nm 이상 40nm 이하로 한다. 바람직하게는, 두께를 3nm 이상 20nm 이하로 한다. 특히, 채널 길이가 30nm 이하인 트랜지스터에 있어서는, 산화물 반도체막(106)의 두께를 5nm 정도로 함으로써, 단채널 효과를 억제할 수 있고, 안정된 전기적 특성을 얻을 수 있다.
산화물 반도체막(106)으로서, 예를 들면, In-Al-Sn-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Zn-Sn-O계 재료 등을 사용하면 좋다. 여기에서, 예를 들면, In-Sn-Zn-O계의 재료는, 인듐, 주석, 아연을 갖는 산화물이라는 의미이며, 그 조성비는 특별히 상관하지 않는다. 상기 재료를 산화물 반도체막(106)에 사용함으로써, 높은 전계 효과 이동도의 트랜지스터를 얻을 수 있다.
산화물 반도체막(106)은, 트랜지스터의 오프 전류를 저감시키기 위해서, 밴드 갭이 2.5eV 이상, 바람직하게는 2.8eV 이상, 더욱 바람직하게는 3.0eV 이상인 재료를 선택한다. 밴드 갭이 상기의 범위에 있는 산화물 반도체막(106)을 사용함으로써, 트랜지스터의 오프 전류를 작게 할 수 있다.
또한, 산화물 반도체막(106)은, 수소, 알칼리 금속 및 알칼리 토금속 등이 저감되어 매우 불순물 농도가 낮은 산화물 반도체막(106)이면 바람직하다. 산화물 반도체막(106)이 상기의 불순물을 가지면, 불순물이 형성하는 준위에 의해 밴드 갭내의 재결합이 일어나고, 트랜지스터는 오프 전류가 증대되어 버린다.
산화물 반도체막(106) 중의 수소 농도는, 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 5×1019cm-3 미만, 바람직하게는 5×1018cm-3 이하, 보다 바람직하게는 1×1018cm-3 이하, 더욱 바람직하게는 5×1017cm-3 이하로 한다.
또한, 산화물 반도체막(106) 중의 알칼리 금속 농도는, SIMS에 있어서, 나트륨 농도가 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더욱 바람직하게는 1×1015cm-3 이하로 한다. 마찬가지로, 리튬 농도는, 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 한다. 마찬가지로, 칼륨 농도는, 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 한다.
이상에 나타낸 산화물 반도체막(106)을 사용한 트랜지스터는, 전계 효과 이동도가 높고, 오프 전류는 작다. 구체적으로는, 트랜지스터의 전계 효과 이동도를 31㎠/Vs 이상, 또는 40㎠/Vs 이상, 60㎠/Vs 이상, 80㎠/Vs 이상 또는 100㎠/Vs 이상으로 할 수 있고, 예를 들면 채널 길이가 3㎛, 채널 폭이 1㎛일 때의 오프 전류를 1×10-18A 이하, 1×10-21A 이하 또는 1×10-24A 이하로 할 수 있다.
산화물 반도체막(106)은 비단결정이면 바람직하다. 트랜지스터의 동작, 외부로부터의 광이나 열의 영향으로, 산화물 반도체막(106)에 산소 결손이 발생한 경우에, 산화물 반도체막(106)이 완전한 단결정이면, 산소 결손을 보상하기 위한 격자간 산소가 존재하지 않기 때문에 산화물 반도체막(106) 중에 상기 산소 결손에 기인하는 캐리어가 생성되어 버린다. 이로 인해, 트랜지스터의 임계값 전압이 마이너스 방향으로 변동되어 버리는 경우가 있다.
산화물 반도체막(106)은, 결정성을 가지면 바람직하다. 예를 들면, 다결정막 또는 CAAC-0S막을 사용한다.
CAAC-OS막에 포함되는 결정 구조의 일례에 관해서 도 23 및 도 24를 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 23 및 도 24는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 23에 있어서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 2중원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 23a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 이러한 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를, 여기에서는 소그룹이라고 한다. 도 23a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 도시하고 있다. 또한, 도 23a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 23a에 도시하는 소그룹은 전하가 0이다.
도 23c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O에 의한 구조를 도시한다. 도 23c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 23c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 23c에 도시하는 소그룹은 전하가 0이다.
도 23b에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 23b의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 23b에 도시하는 소그룹은 전하가 +1이 된다.
도 23d에, 2개의 Zn을 함유하는 소그룹을 도시한다. 도 23d의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 23d에 도시하는 소그룹은 전하가 -1이 된다. 도 23e에, 1개의 5배위의 In과, In에 근접한 3개의 3배위의 O와, In에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 23e의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 도 23e에 도시하는 소그룹은 전하가 0이다.
여기에서는, 소그룹의 몇개의 집합체를 중그룹이라고 하고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 말한다.)이라고 한다.
여기에서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 23a에 도시하는 6배위의 In의 상반분의 3개의 O는, 하방향에 각각 3개의 근접 In을 가지고, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 In을 가진다. 도 23c에 도시하는 4배위의 Zn의 상반분의 1개의 O는, 하방향에 1개의 근접 Zn을 가지며, 하반분의 3개의 O는, 각각 상방향에 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다. 또한, 이외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 24a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도의 예를 도시한다. 도 24b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 24c는, 도 24b의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
도 24a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 24a에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 24a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 24a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다. 또한, 대그룹을 구성하는 중그룹은, 모두 동일한 구성의 중그룹이라고는 할 수 없다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하+1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 23d에 도시하는 바와 같이, 2개의 Zn을 함유하는 소그룹을 들 수 있다. 예를 들면, Sn을 함유하는 소그룹 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 24b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)로 하는 조성식으로 나타낼 수 있다.
또한, 이외에도, In-Al-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Zn-O계 재료 등을 사용한 경우도 마찬가지이다.
CAAC-OS막은, 하지가 되는 막이 평탄하면 형성되기 쉽다. 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더욱 바람직하게는 0.1nm 이하가 되도록 하지가 되는 막을 형성한다. 또한, Ra는, JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대해 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면에서부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 수학식 1로 정의된다.
Figure pat00001
또한, 수학식 1에 있어서, S0는, 측정면(좌표(x1,y1)(x1,y2)(x2,y1)(x2,y2)로 나타내는 4점에 의해 둘러싸이는 장방형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
도 1b에 도시하는 트랜지스터는, 게이트 전극(110)을 마스크로 사용하여 자기 정합적으로 산화물 반도체막(106)의 저저항 영역(106b)(각각 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.) 및 고저항 영역(106a)(트랜지스터의 채널 영역으로서 기능한다.)을 형성할 수 있다. 이로 인해, 미세한 트랜지스터를 얻을 수 있다. 또한, 저저항 영역(106b) 및 고저항 영역(106a)을 형성하기 위한 포토리소그래피 공정을 생략할 수 있기 때문에, 포토리소그래피 공정에 관련되는 비용이 삭감되고, 제조 수율이 향상된다. 또한, 저저항 영역(106b)과 게이트 전극(110)이 거의 중첩되지 않기 때문에, 저저항 영역(106b) 및 게이트 전극(110)이 형성하는 기생 용량이 발생하지 않고, 트랜지스터의 고속 동작이 가능해진다.
도 1b에 도시하는 트랜지스터는, 측벽 절연막(112)을 갖기 때문에, 트랜지스터가 온 상태일 때에는, 저저항 영역(106b)을 통하여, 한 쌍의 전극(114)으로부터 고저항 영역(106a)으로 전류가 흐르게 된다. 저저항 영역(106b)을 통함으로써, 전계 집중이 완화되고, 채널 길이가 작은 미세한 트랜지스터에 있어서도 핫캐리어 열화 등의 열화를 억제할 수 있어 신뢰성을 높일 수 있다.
또한, 도 1에 도시하는 트랜지스터는, 산화물 반도체막(106)에 있어서의 측벽 절연막(112)과 중첩되는 영역을 저저항 영역(106b)에 포함시키고 있지만, 이것으로 한정되지 않는다. 예를 들면, 산화물 반도체막(106)에 있어서의 측벽 절연막(112)과 중첩되는 영역을 고저항 영역(106a)에 포함시켜도 상관없다. 이러한 구조로 함으로써도, 상기의 핫캐리어 열화 등의 열화를 저감시킬 수 있다.
하지 절연막(102)은, 가열 처리에 의해 산소를 방출하는 절연막을 사용하면 바람직하다.
또한, 하지 절연막(102)은, 산화물 반도체막(106)이 결정 성장하기 쉽도록, 충분한 평탄성을 갖는 것이 바람직하다.
하지 절연막(102)은, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘의 1종 이상을 선택하여 단층 또는 적층으로 사용하면 좋다.
산화질화실리콘이란, 그 조성에 있어서, 질소보다도 산소의 함유량이 많은 것을 나타내고, 예를 들면, 산소가 50원자% 이상 70원자% 이하, 질소가 0.5원자% 이상 15원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 0원자% 이상 10원자% 이하의 범위에서 함유되는 것을 말한다. 또한, 질화산화실리콘이란, 그 조성에 있어서, 산소보다도 질소의 함유량이 많은 것을 나타내고, 예를 들면, 산소가 5원자% 이상 30원자% 이하, 질소가 20원자% 이상 55원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 10원자% 이상 25원자% 이하의 범위에서 함유되는 것을 말한다. 단, 상기 범위는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward scattering Spectrometry)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 조성은, 그 합계가 100원자%를 초과하지 않는 값을 취한다.
「가열 처리에 의해 산소를 방출한다」란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석으로 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/㎤ 이상, 특히 3.0×1020atoms/㎤ 이상인 것을 말한다.
여기에서, TDS 분석을 사용한 산소의 방출량의 측정 방법에 관해서, 이하에 설명한다.
TDS 분석했을 때의 기체의 전 방출량은, 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 이 적분값과 표준 시료의 비교에 의해, 기체의 전 방출량을 계산할 수 있다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 함유하는 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 방출량(NO2)은, 수학식 2로 구할 수 있다. 여기에서, TDS 분석으로 얻어지는 질량수 32에서 검출되는 가스 전체가 산소 분자 유래라고 가정한다. 질량수 32의 것으로서 그 밖에 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 함유하는 산소 분자에 관해서도, 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
Figure pat00002
NH2는, 표준 시료로부터 탈리한 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기에서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2는, 절연막을 TDS 분석했을 때의 이온 강도의 적분값이다. α는, TDS 분석에 있어서의 이온 강도에 영향을 주는 계수이다. 수학식 2의 상세에 관해서는, 일본 공개특허공보 제(평)6-275697호 공보를 참조한다. 또한, 상기 절연막의 산소의 방출량은, 덴시가가쿠 가부시키가이샤 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016atoms/㎤의 수소 원자를 함유하는 실리콘 웨이퍼를 사용하여 측정하였다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관해서도 추산할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은, 산소 분자의 방출량의 2배가 된다.
상기 구성에 있어서, 가열 처리에 의해 산소를 방출하는 막은, 산소가 과잉인 산화실리콘(SiOx(X>2))이라도 좋다. 산소가 과잉인 산화실리콘(SiOx(X>2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 함유하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는, 러더포드 후방 산란법에 의해 측정한 값이다.
하지 절연막(102)으로부터 산화물 반도체막(106)에 산소가 공급됨으로써, 산화물 반도체막(106)과 하지 절연막(102)의 계면 준위 밀도를 저감시킬 수 있다. 이 결과, 트랜지스터의 동작 등에 기인하여 산화물 반도체막(106)과 하지 절연막(102)의 계면에 캐리어가 포획되는 것을 억제할 수 있고, 전기적 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막(106)의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로 산화물 반도체막의 산소 결손은, 일부가 도너가 되어 캐리어인 전자를 방출한다. 이 결과, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해 버린다. 그래서, 하지 절연막(102)으로부터 산화물 반도체막(106)으로 산소가 충분히 공급되고, 바람직하게는 산화물 반도체막(106)에 산소가 과잉으로 함유되어 있음으로써, 임계값 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막(106)의 산소 결손을 저감시킬 수 있다.
보호 절연막(104)은, 250℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 800℃ 이하의 온도 범위에 있어서, 예를 들면 1시간의 가열 처리를 행해도 산소를 투과하지 않는 성질을 가지면 바람직하다.
이상과 같은 성질에 의해, 보호 절연막(104)을 하지 절연막(102)의 주변에 형성하는 구조로 할 때에, 하지 절연막(102)으로부터 가열 처리에 의해 방출된 산소가, 트랜지스터의 외방으로 확산되어 가는 것을 억제할 수 있다. 이와 같이, 하지 절연막(102)에 산소가 유지되기 때문에, 트랜지스터의 전계 효과 이동도의 저하를 방지하고, 임계값 전압의 편차를 저감시키고, 또한 신뢰성을 향상시킬 수 있다.
단, 보호 절연막(104)을 형성하지 않는 구조를 채용할 수도 있다.
보호 절연막(104)은, 질화산화실리콘, 질화실리콘, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘의 1종 이상을 선택하고, 단층 또는 적층으로 사용하면 좋다.
또한, 기판(100)으로서, 가요성 기판을 사용해도 좋다. 또한, 가요성 기판 위에 트랜지스터를 형성하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(100)으로 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
게이트 전극(110)은, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W, 이들의 질화물, 산화물 및 합금으로부터 1종 이상 선택하고, 단층으로 또는 적층으로 사용하면 좋다. 또는, 적어도 In 및 Zn을 함유하는 산화물 또는 산질화물을 사용해도 상관없다. 예를 들면, In-Ga-Zn-O-N계 재료 등을 사용하면 좋다.
게이트 절연막(108)은, 하지 절연막(102)과 같은 방법 및 같은 재료에 의해 형성하면 좋다.
한 쌍의 전극(114)은, 게이트 전극(110)과 같은 방법 및 같은 재료에 의해 형성하면 좋다.
층간 절연막(116)은, 하지 절연막(102)과 같은 방법 및 같은 재료에 의해 형성하면 좋다. 또한, 층간 절연막(116)으로서, 수지 재료(폴리이미드 수지, 아크릴 수지 등)를 적층하여 형성해도 좋다. 수지 재료는, 두껍게 성막하는 것이 비교적 용이하고, 또한, 감광성 수지를 사용하면 가공도 용이하기 때문에, 층간 절연막(116)에 적합한 재료이다.
배선(118)은, 게이트 전극(110)과 같은 방법 및 같은 재료에 의해 형성하면 좋다.
이하에 트랜지스터의 전계 효과 이동도에 관해서 도 25 내지 도 28을 사용하여 설명한다.
산화물 반도체로 한정하지 않고, 트랜지스터의 전계 효과 이동도는, 여러 가지 이유에 의해 본래의 얻어져야 하는 전계 효과 이동도보다도 낮게 측정된다. 전계 효과 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면에 있어서의 결함이 있다. 여기에서는, Levinson 모델을 사용하여 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출한다.
본래의 트랜지스터의 전계 효과 이동도를 μ0으로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정했을 때에 측정되는 전계 효과 이동도(μ)는 수학식 3으로 표기된다.
Figure pat00003
여기에서, E는 포텐셜 장벽의 높이이며, k는 볼츠만 상수, T는 절대 온도이다. 또한, Levinson 모델에서는, 포텐셜 장벽의 높이(E)가 결함에 유래한다고 가정하고, 수학식 4로 표기된다.
Figure pat00004
여기에서, e는 전기소량, N은 채널내의 단위 면적당 평균 결함 밀도, ε는 반도체의 유전율, n은 채널의 단위 면적당 캐리어 밀도, Cox는 단위 면적당 게이트 절연막 용량, Vgs는 게이트 전압, t는 채널의 두께이다. 또한, 두께가 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없다.
선형 영역에 있어서의 드레인 전류(Ids)는, 수학식 5로 표기된다.
Figure pat00005
여기에서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L 및 W는 10㎛로 한다. 또한, Vds는 드레인 전압이다.
수학식 5의 양변의 대수를 취하면, 수학식 6으로 표기된다.
Figure pat00006
수학식 6의 우변은 Vgs의 함수이기 때문에, 세로축을 ln(Ids/Vgs), 가로축을 1/Vgs로 하는 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Vgs-Ids 특성으로부터 반도체 중의 결함 밀도(N)가 얻어진다.
반도체 중의 결함 밀도(N)는 반도체의 성막시의 기판 온도에 의존한다. 반도체로서, In, Sn 및 Zn의 비율이, In:Sn:Zn=1:1:1[원자수비]인 In-Sn-Zn-O 타깃을 사용하여 성막한 산화물 반도체를 사용한 경우, 산화물 반도체 중의 결함 밀도(N)는 1×1012/㎠ 정도가 된다.
상기한 산화물 반도체 중의 결함 밀도(N)를 바탕으로, 수학식 3 및 수학식 4를 사용하여 계산하면, 본래의 트랜지스터의 전계 효과 이동도(μ0)는 120㎠/Vs가 된다. 따라서, 산화물 반도체 중 및 산화물 반도체와 접하는 게이트 절연막과의 계면에 결함이 없는, 이상적인 트랜지스터의 전계 효과 이동도(μ0)는 120㎠/Vs인 것을 알 수 있다. 그러나, 결함이 많은 산화물 반도체에서는, 트랜지스터의 전계 효과 이동도(μ)는 30㎠/Vs 정도이다.
또한, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 게이트 절연막 계면으로부터 x만큼 떨어진 장소에 있어서의 전계 효과 이동도(μ1)는, 수학식 7로 표기된다.
Figure pat00007
여기에서, D는 게이트 전극에 의한 전계 강도, B는 상수, l은 계면 산란의 영향이 발생하는 깊이이다. B 및 l은, 트랜지스터의 전기적 특성의 실측으로부터 구할 수 있고, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 실측으로부터는 B=4.75×107cm/s, l=10nm이 얻어진다. D가 증가하면, 즉 Vgs가 높아지면, 수학식 7의 제 2 항이 증가하기 때문에, 전계 효과 이동도(μ1)는 저하되는 것을 알 수 있다.
산화물 반도체 중 및 산화물 반도체와 접하는 게이트 절연막과의 계면에 결함이 없는, 이상적인 트랜지스터의 전계 효과 이동도(μ2)를 계산한 결과를 도 25에 도시한다. 또한, 계산에는 시놉시스사 제조의 Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭을 2.8eV, 전자 친화력을 4.7eV, 비유전율을 15, 두께를 15nm으로 하였다. 또한, 게이트의 일함수를 5.5eV, 소스 및 드레인의 일함수를 4.6eV로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전율을 4.1로 하였다. 또한, 채널 길이 및 채널 폭은 모두 10㎛, Vds는 0.1V로 하였다.
도 25에 도시하는 바와 같이, Vgs가 1V 근방에서 전계 효과 이동도(μ2)는 100㎠/Vs 이상의 피크를 갖지만, Vgs가 더욱 높아지면, 계면 산란의 영향이 커지고, 전계 효과 이동도(μ2)가 저하되는 것을 알 수 있다.
이러한 이상적인 트랜지스터를 미세화한 경우에 관해서, 계산한 결과를 도 26 내지 도 28에 도시한다. 또한, 계산에는 도 1b에 도시한 구조의 트랜지스터를 가정하고 있다. 여기에서, 저저항 영역(106b)의 저항율을 2×10-3Ωcm, 게이트 전극(110)의 폭을 33nm, 측벽 절연막(112)의 폭을 5nm, 채널 폭을 40nm으로 한다. 또한, 채널 영역을 편의상 고저항 영역(106a)이라는 명칭으로 기재하고 있지만, 여기에서는 채널 영역을 진성 반도체라고 가정하고 있다.
계산에는 시놉시스사 제조의 Sentaurus Device를 사용하였다. 도 26은, 도 1b에 도시되는 구조의 트랜지스터의 Ids(실선) 및 전계 효과 이동도(μ)(점선)의 Vgs 의존성이다. 또한, Ids는 Vds를 1V로 하고, 전계 효과 이동도(μ)는 Vds를 0.1V로 하여 계산하고 있다. 여기에서, 게이트 절연막의 두께를 15nm으로 한 경우를 도 26a에, 10nm으로 한 경우를 도 26b에, 5nm으로 한 경우를 도 26c에 각각 도시한다.
도 26으로부터, 게이트 절연막이 얇아질수록, 오프 상태(여기에서는 Vgs가 -3V에서부터 0V인 범위를 가리킨다.)에서의 드레인 전류(Ids)가 저하된다. 한편, 전계 효과 이동도(μ)의 피크값이나 온 상태(여기에서는 Vgs가 0V에서부터 3V인 범위를 가리킨다.)에서의 드레인 전류(Ids)에는 눈에 띄는 변화가 없다. 도 26으로부터, Vgs가 1V 근방이고 Ids는 반도체 장치인 메모리 등에 필요로 하는 10μA를 초과하는 것을 알 수 있다.
마찬가지로, 도 1b에 도시되는 트랜지스터와는 측벽 절연막(112)과 중첩되는 산화물 반도체막(106)의 영역이 고저항 영역(106a)에 포함되는 점에서 구조가 상이한 트랜지스터에 관해서도 계산을 행하고 있다. 환언하면, 상기 트랜지스터는 측벽 절연막(112)의 폭만큼 오프셋 영역을 갖는 트랜지스터이다. 또한, 오프셋 영역의 폭을 오프셋 길이(Loff)라고도 한다.
측벽 절연막(112)과 중첩되는 산화물 반도체막(106)의 영역이 고저항 영역(106a)에 포함되는 경우의 트랜지스터에 있어서, Loff를 5nm으로 하고, 드레인 전류(Ids)(실선) 및 전계 효과 이동도(μ)(점선)의 Vgs 의존성을 도 27에 도시한다. 또한, Ids는, Vds를 1V로 하고, 전계 효과 이동도(μ)는 Vds를 0.1V로 하여 계산하고 있다. 여기에서, 게이트 절연막의 두께를 15nm으로 한 경우를 도 27a에, 10nm으로 한 경우를 도 27b에, 5nm으로 한 경우를 도 27c에 각각 도시한다.
또한, 도 28은, 도 1b에 도시하는 구조로부터, 측벽 절연막(112)과 중첩되는 산화물 반도체막(106)의 영역을 고저항 영역(106a)으로 하고 있는 트랜지스터로, Loff를 15nm으로 한 것의 드레인 전류(Ids)(실선) 및 전계 효과 이동도(μ)(점선)의 Vgs 의존성이다. 또한, Ids는, Vds를 1V로 하고, 전계 효과 이동도(μ)는 Vds를 0.1V 로 하여 계산하고 있다. 여기에서, 게이트 절연막의 두께를 15nm으로 한 경우를 도 28a에, 10nm으로 한 경우를 도 28b에, 5nm으로 한 경우를 도 28c에 각각 도시한다.
도 27 및 도 28에 도시한 계산 결과로부터, 도 26과 같이, 모두 게이트 절연막이 얇아질수록 오프 상태(여기에서는 Vgs가 -3V에서부터 0V인 범위를 가리킨다.)에서의 드레인 전류(Ids)가 저하된다. 한편, 전계 효과 이동도(μ)의 피크값이나 온 상태(여기에서는 Vgs가 0V에서부터 3V인 범위를 가리킨다.)에서의 드레인 전류(Ids)에는 눈에 띄는 변화가 없는 것을 알 수 있다.
또한, 전계 효과 이동도(μ)의 피크는, 도 26에서는 80㎠/Vs 정도이지만, 도 27에서는 60㎠/Vs 정도, 도 28에서는 40㎠/Vs 정도, Loff가 증가할수록 저하되는 것을 알 수 있다. 또한, 오프 상태에서의 Ids도 같은 경향이 되는 것을 알 수 있다. 한편, 온 상태의 Ids는 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 상태의 Ids의 저하에 비하면 훨씬 완만하다. 또한, 어느 계산 결과로부터도 Vgs가 1V 근방이고, Ids는 메모리 등에 필요로 하는 10μA를 초과하는 것을 알 수 있다.
도 1b에 도시하는 트랜지스터의 제작 방법의 일례를 이하에 나타낸다.
여기에서, 모든 막에 있어서, 트랜지스터의 특성에 악영향을 주는 수소 등의 불순물이 함유되지 않도록 성막하는 것이 바람직하다.
예를 들면, 기판(100)의 표면에 부착되어 있는 불순물이 막으로 들어가 버리는 경우가 있다. 그것을 방지하기 위해서는, 하지 절연막(102)의 성막전에 기판(100) 표면의 불순물을 저감시키는 처리를 행하는 것이 바람직하다. 불순물을 저감시키는 처리로서, 플라즈마 처리, 가열 처리 또는 약액 처리를 들 수 있다.
또한, 성막을 행하는 장치내(성막실 등)에 기인하는 불순물도 문제가 되기 때문에, 미리 제거해 두면 바람직하다. 구체적으로는, 성막실 등을 베이킹하여 불순물을 방출시켜 두면 좋다.
또한, 성막실은, 미리 5분 정도의 더미 성막을 더미 기판 100장 정도에 대해 행해 두면 바람직하다. 또한, 더미 성막을 1장 행할 때마다 성막실의 배기를 행하면 보다 바람직하다. 더미 성막이란, 더미 기판에 대해 스퍼터링법 등에 의한 성막을 행함으로써, 더미 기판 및 성막실 내벽에 막을 퇴적시켜, 성막실 내의 불순물 및 성막실 내벽의 흡착물을 막 중에 가두는 것을 말한다. 더미 기판은, 방출 가스가 적은 재료가 바람직하며, 예를 들면 기판(100)과 같은 재료를 사용해도 좋다. 더미 성막을 행함으로써, 나중에 성막되는 막 중의 불순물 농도를 저감시킬 수 있다.
또한, 성막실 등에 있어서의 베이킹 및 더미 성막은, 트랜지스터의 제작 공정시의 온도보다도 높은 온도에서 행하면 좋다. 미리 높은 온도로 함으로써, 그것보다도 낮은 온도에 있어서의 불순물의 방출량을 저감시킬 수 있다.
또한 성막에 사용하는 가스의 순도도 막 중의 불순물 농도에 영향을 주기 때문에, 가능한 한 순도가 높은 것을 사용한다. 특히 수분의 함유가 적은 가스를 사용하면 바람직하다. 구체적으로는, 이슬점이 -70℃ 이하인 가스를 사용하면 좋다. 더욱 바람직하게는, 예를 들면, 순도가 9N인 아르곤 가스(이슬점 -121℃, 물 0.1ppb, 수소 0.5ppb) 및 순도가 8N인 산소 가스(이슬점 -112℃, 물 1ppb, 수소 1ppb)를 사용한다.
우선, 기판(100)에 대해 표면의 불순물을 저감시키는 처리를 행한다. 불순물을 저감시키는 처리후, 대기 폭로하지 않고, 스퍼터링법, 증착법, 플라즈마 화학기상 성장법(PCVD법), 펄스레이저-퇴적법(PLD법), 원자층 퇴적법(ALD법) 또는 분자선 에피택시법(MBE법) 등을 사용하여 하지 절연막(152)을 성막한다(도 2a 참조.).
하지 절연막(152)은, 바람직하게는 스퍼터링법에 의해, 기판 가열 온도를 실온 이상 200℃ 이하, 바람직하게는 50℃ 이상 150℃ 이하로 하고, 산소 가스 분위기에서 성막한다. 또한, 산소 가스에 희가스를 첨가하여 사용해도 좋고, 그 경우는 산소 가스의 비율은 30체적% 이상, 바람직하게는 50체적% 이상, 더욱 바람직하게는 80체적% 이상으로 한다. 하지 절연막(152)의 두께는, 100nm 이상 1000nm 이하, 바람직하게는 200nm 이상 700nm 이하로 한다. 성막시의 기판 가열 온도가 낮을수록, 성막 분위기 중의 산소 가스 비율이 높을수록, 두께가 두꺼울수록, 하지 절연막(152)을 가열 처리했을 때에 방출되는 산소의 양은 많아진다. 스퍼터링법은, PCVD법과 비교하여 막 중의 수소 농도를 저감시킬 수 있다. 또한, 하지 절연막(152)을 1000nm을 초과하는 두께로 성막해도 상관없지만, 생산성을 저하시키지 않을 정도의 두께로 한다.
다음에, 포토리소그래피 공정 등에 의해 하지 절연막(152)을 가공하고, 하지 절연막(102)을 형성한다(도 2b 참조.).
다음에, 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 보호 절연막(154)을 성막한다(도 2c 참조.).
다음에, CMP 처리에 의해, 하지 절연막(102)과 표면의 높이가 일치한 보호 절연막(104)을 형성한다(도 2d 참조.). 또한, 하지 절연막(102)과 보호 절연막(104)은, 개략 표면의 높이가 일치하고 있으면 좋다. 이 때, 상기의 CMP 처리가 하지 절연막(102)의 평탄화 처리를 겸해도 좋다. 또한, CMP 처리에 의한 평탄화 처리 외에, 플라즈마 처리에 의한 평탄화 처리를 행해도 좋다.
다음에, 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 산화물 반도체막(156)을 성막한다(도 2e 참조.).
산화물 반도체막(156)은, 바람직하게는 스퍼터링법에 의해, 기판 가열 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기에서 성막한다. 산화물 반도체막(156)의 두께는, 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하로 한다. 성막시의 기판 가열 온도가 높을수록, 얻어지는 산화물 반도체막(156)의 불순물 농도는 낮아진다. 또한, 산화물 반도체막(156) 중의 원자 배열이 정렬되고, 고밀도화되어 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다. 또한, 산소 가스 분위기로 성막함으로써도, 희가스 등의 여분의 원자가 함유되지 않기 때문에, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다. 단, 산소 가스와 희가스의 혼합 분위기로 해도 좋고, 그 경우는 산소 가스의 비율은 30체적% 이상, 바람직하게는 50체적% 이상, 더욱 바람직하게는 80체적% 이상으로 한다. 또한, 산화물 반도체막(156)은 얇을수록, 트랜지스터의 단채널 효과가 저감된다. 단, 지나치게 얇게 하면 계면 산란의 영향이 강해져 전계 효과 이동도의 저하가 일어나는 경우가 있다.
산화물 반도체막(156)으로서 In-Sn-Zn-O계 재료를 스퍼터링법으로 성막하는 경우, 바람직하게는, 원자수비가 In:Sn:Zn=2:1:3, In:Sn:Zn=1:2:2, In:Sn:Zn=1:1:1 또는 In:Sn:Zn=20:45:35로 나타내어지는 In-Sn-Zn-O 타깃을 사용한다. 상기의 원자수비 근방의 In-Sn-Zn-O 타깃을 사용하여 산화물 반도체막(156)을 성막함으로써, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다.
다음에, 제 1 가열 처리를 행한다. 제 1 가열 처리는, 감압 분위기, 불활성 분위기 또는 산화성 분위기에서 행한다. 제 1 가열 처리에 의해, 산화물 반도체막(156) 중의 불순물 농도를 저감시킬 수 있다.
제 1 가열 처리는, 감압 분위기 또는 불활성 분위기에서 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하고 다시 가열 처리를 행하면 바람직하다. 이것은, 감압 분위기 또는 불활성 분위기에서 가열 처리를 행하면, 산화물 반도체막(156) 중의 불순물 농도를 효과적으로 저감시킬 수 있지만, 동시에 산소 결손도 발생해 버리기 때문이며, 이 때 발생한 산소 결손을, 산화성 분위기에서의 가열 처리에 의해 저감시킬 수 있다.
산화물 반도체막(156)은, 성막시의 기판 가열 외에, 제 1 가열 처리를 행함으로써, 막 중의 불순물 준위 밀도를 매우 작게 하는 것이 가능해진다. 그 결과, 트랜지스터의 전계 효과 이동도를 후술하는 이상적인 전계 효과 이동도 근방까지 높이는 것이 가능해진다.
또한, 산화물 반도체막(156)에 산소 이온을 주입하고, 가열 처리에 의해 산화물 반도체막(156)에 함유되는 수소 등의 불순물을 방출시키고, 상기 가열 처리와 동시에, 또는 그 후의 가열 처리(제 1 가열 처리 등)에 의해 산화물 반도체막(156)을 결정화시켜도 좋다.
또한, 본 발명에 있어서, 제 1 가열 처리 대신에 레이저 빔을 조사하여 선택적으로 산화물 반도체막(156)을 결정화해도 좋다. 또는, 제 1 가열 처리를 행하면서 레이저 빔을 조사하여 선택적으로 산화물 반도체막(156)을 결정화해도 좋다. 레이저 빔의 조사는, 불활성 분위기, 산화성 분위기 또는 감압 분위기에서 행한다. 레이저 빔의 조사를 행하는 경우, 연속 발진형의 레이저 빔(CW 레이저 빔) 또는 펄스 발진형의 레이저 빔(펄스 레이저 빔)을 사용할 수 있다. 예를 들면, Ar 레이저, Kr 레이저 또는 엑시머 레이저 등의 기체 레이저, 또는 단결정 또는 다결정의 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3 또는 GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm 및 Ta의 1종 이상이 첨가되어 있는 것을 매질로 한 레이저 또는 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저 등의 고체 레이저, 또는 구리 증기 또는 금 증기의 1종 이상으로부터 발진되는 증기 레이저를 사용할 수 있다. 이러한 레이저 빔의 기본파, 또는 기본파의 제 2 고조파 내지 제 5 고조파 중 어느 하나의 레이저 빔을 조사함으로써, 산화물 반도체막(156)을 결정화할 수 있다. 또한, 조사하는 레이저 빔은, 산화물 반도체막(156)의 밴드 갭보다도 에너지가 큰 것을 사용하면 바람직하다. 예를 들면, KrF, ArF, XeCl, 또는 XeF의 엑시머레이저 발진기로부터 사출되는 레이저 빔을 사용해도 좋다. 또한, 레이저 빔의 형상이 선상이라도 상관없다.
또한, 상이한 조건하에 있어서, 복수회의 레이저 빔 조사를 행해도 상관없다. 예를 들면, 1회째의 레이저 빔 조사를 희가스 분위기 또는 감압 분위기에서 행하고, 2회째의 레이저 빔 조사를 산화성 분위기로 행하면, 산화물 반도체막(156)의 산소 결손을 저감시키면서 높은 결정성이 얻어지기 때문에 바람직하다.
다음에, 산화물 반도체막(156)을 포토리소그래피 공정 등에 의해 가공하여 산화물 반도체막(166)을 형성한다(도 2f 참조.).
다음에, 게이트 절연막(158), 도전막(160)을 이 순서로 성막한다(도 3a 참조.). 성막 방법은, 모두 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하면 좋다.
게이트 절연막(158)은, 바람직하게는 하지 절연막(152)과 같은 방법으로 성막한다.
다음에, 포토리소그래피 공정 등에 의해 도전막(160)을 가공하고, 게이트 전극(110)을 형성한다(도 3b 참조.).
다음에, 게이트 전극(110)을 마스크로 사용하고, 게이트 절연막(158)을 통하여 산화물 반도체막(156)의 저항값을 저감시키는 기능을 갖는 불순물(120)을 첨가하고, 고저항 영역(106a) 및 저저항 영역(106b)을 갖는 산화물 반도체막(106)을 형성한다(도 3c 참조.). 또한, 불순물(120)은, 인, 질소 또는 붕소 등을 사용하면 좋다. 불순물(120)의 첨가후에 250℃ 이상 650℃ 이하의 온도로 가열 처리를 행한다. 또한, 불순물(120)은, 이온 주입법을 사용하여 첨가하면, 이온 도핑법을 사용하여 첨가한 경우와 비교하여, 산화물 반도체막(106) 중으로의 수소의 혼입이 적어지기 때문에 바람직하다. 단, 이온 도핑법을 제외하는 것은 아니다.
또한, 게이트 절연막(158)을 통하여 불순물(120)을 첨가함으로써, 산화물 반도체막(106)에 불순물(120)이 첨가될 때에 발생하는 대미지를 저감시킬 수 있다.
다음에, 절연막(162)을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 성막한다(도 3d 참조.). 절연막(162)은, 하지 절연막(152)과 같은 방법으로 성막해도 좋다.
다음에, 절연막(162)을 에칭함으로써 측벽 절연막(112)을 형성한다. 상기 에칭은, 이방성이 높은 에칭을 사용한다. 측벽 절연막(112)은, 절연막(162)에 이방성의 높은 에칭 공정을 행함으로써 자기 정합적으로 형성할 수 있다. 예를 들면, 드라이 에칭법을 사용하면 바람직하다. 드라이 에칭법에 사용하는 에칭 가스로서는, 예를 들면, 트리플루오로메탄, 옥타플루오로사이클로부탄, 테트라플루오로메탄 등의 불소를 함유하는 가스를 들 수 있다. 에칭 가스에는, 희가스 또는 수소를 첨가해도 좋다. 드라이 에칭법은, 기판에 고주파 전압을 인가하는, 반응성 이온 에칭법(RIE법)을 사용하면 바람직하다.
측벽 절연막(112)을 형성한 후, 게이트 절연막(158)을 가공하여 게이트 절연막(108)을 형성할 수 있다(도 4a 참조.). 또한, 측벽 절연막(112)의 형성과 동일한 공정으로 게이트 절연막(108)을 형성해도 상관없다.
또한, 게이트 전극(110)의 형성 직후의 공정 대신에, 측벽 절연막(112)의 형성후에 게이트 전극(110) 및 측벽 절연막(112)을 마스크로 사용하고, (게이트 절연막(108) 형성 전인 경우에는, 게이트 절연막(158)을 통하여) 산화물 반도체막(166)으로 불순물(120)을 첨가해도 상관없다. 이와 같이 함으로써, 측벽 절연막(112)과 중첩되는 산화물 반도체막(106)의 영역을 고저항 영역(106a)에 포함시킬 수 있다.
다음에, 도전막을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 성막하고, 포토리소그래피 공정 등에 의해 상기 도전막을 가공하여 한 쌍의 전극(114)을 형성한다(도 4b 참조.).
다음에, 층간 절연막(116)을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 성막하고, 한 쌍의 전극(114)을 노출하는 개구부를 형성한다. 또한, 층간 절연막(116)에 수지 재료를 적층하여 형성하는 경우, 또한 스핀 코트법, 슬릿 코트법 등을 사용하여 수지 재료를 형성하면 좋다. 수지 재료에 감광성 재료를 사용하여 형성해도 좋다.
다음에, 도전막을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 성막하고, 포토리소그래피 공정 등에 의해 상기 도전막을 가공하여 한 쌍의 전극(114) 각각과 접하는 배선(118)을 형성한다(도 4c 참조.). 또한, 층간 절연막(116)으로서, 적어도 일부에 20nm 이상, 바람직하게는 50nm 이상, 더욱 바람직하게는 100nm 이상의 두께를 갖는 산화알루미늄막을 사용하면 바람직하다. 산화알루미늄막을 사용함으로써, 트랜지스터의 외부로부터 수소 또는 물 등의 트랜지스터의 전기적 특성에 악영향을 미치는 불순물의 침입을 억제할 수 있다. 또한, 하지 절연막(102)으로부터 방출된 산소가 트랜지스터로부터 외방으로 확산되는 것을 억제할 수 있다. 이들 효과는, 산화알루미늄막의 막질에 따라서도 다르지만, 어느 정도의 두께가 필요하다. 단, 산화알루미늄막을 너무 지나치게 두껍게 하면 생산성이 저하되어 버리기 때문에, 적절한 두께를 선택하면 좋다. 또한, 산화알루미늄막 대신에, 질화실리콘 또는 질화산화실리콘을 사용해도 상관없다.
여기에서, 제 2 가열 처리를 행한다. 제 2 가열 처리는, 층간 절연막(116)의 형성후, 배선(118)의 형성후, 또는 그 둘 다에 행하면 좋다. 제 2 가열 처리는, 감압 분위기, 불활성 분위기 또는 산화성 분위기에 있어서, 150℃ 이상 550℃ 이하, 바람직하게는 250℃ 이상 400℃ 이하의 온도에서 행한다. 제 2 가열 처리를 행함으로써, 하지 절연막(102) 및 게이트 절연막(108)으로부터 산소가 방출되어, 산화물 반도체막(106) 중의 산소 결손을 저감시킬 수 있다. 또한, 하지 절연막(102)과 산화물 반도체막(106)의 계면 준위 밀도, 및 산화물 반도체막(106)과 게이트 절연막(108)의 계면 준위 밀도를 저감시킬 수 있기 때문에, 트랜지스터의 임계값 전압의 편차를 저감시키고, 또한 신뢰성을 향상시킬 수 있다. 또한, 제 2 가열 처리를, 불순물(120) 첨가후의 가열 처리로 대신해도 상관없다.
또한, 층간 절연막(116)에 수지 재료를 사용하는 경우, 수지 재료에 대한 가열 처리와 제 2 가열 처리를 공통화해도 상관없다.
이상의 공정에 의해, 도 1b에 도시하는 트랜지스터를 제작할 수 있다.
본 실시형태에 의해, 높은 전계 효과 이동도를 가지며, 임계값 전압의 편차가 작고, 높은 신뢰성을 가지며, 오프 전류가 매우 작은 산화물 반도체를 사용한 트랜지스터를 얻을 수 있다.
이로 인해, 본 실시형태에서 나타낸 산화물 반도체막을 사용한 트랜지스터는, 오프 전류가 낮다고 하는 특성을 가지며, 또한 높은 전계 효과 이동도를 가지기 때문에, 트랜지스터에 높은 전계 효과 이동도가 요구되는 로직 회로에도 적용할 수 있다.
본 실시형태는, 다른 실시형태와 조합하여 사용해도 상관없다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과는 상이한 구조의 트랜지스터에 관해서 도 5 내지 도 7 등을 사용하여 설명한다.
도 5는, 톱 게이트?보텀 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 5a에 트랜지스터의 상면도를 도시한다. 또한, 도 5b에 도 5a의 일점 쇄선A-B에 대응하는 단면 A-B를 도시한다.
도 5b에 도시하는 트랜지스터는, 기판(200)과, 기판(200) 위에 형성된 하지 절연막(202)과, 하지 절연막(202)의 홈부에 형성된 한 쌍의 전극(214)과, 하지 절연막(202) 및 한 쌍의 전극(214) 위에 형성된 고저항 영역(206a) 및 저저항 영역(206b)을 갖는 산화물 반도체막(206)과, 산화물 반도체막(206) 위에 형성된 게이트 절연막(208)과, 게이트 절연막(208)을 개재하여 산화물 반도체막(206)과 중첩 하여 형성된 게이트 전극(210)과, 게이트 절연막(208) 및 게이트 전극(210)을 덮고 형성된 층간 절연막(216)과, 층간 절연막(216), 게이트 절연막(208) 및 산화물 반도체막(206)에 형성된 개구부를 통하여 한 쌍의 전극(214)과 접속하는 배선(218)을 가진다. 또한, 도시하지 않지만, 층간 절연막(216) 및 배선(218)을 덮고 형성된 보호막을 가지고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(216)의 표면 전도에 기인하여 발생하는 미소 리크 전류를 저감시킬 수 있다.
또한, 기판(200), 하지 절연막(202), 산화물 반도체막(206), 게이트 절연막(208), 게이트 전극(210), 한 쌍의 전극(214), 층간 절연막(216) 및 배선(218)은, 각각 기판(100), 하지 절연막(102), 산화물 반도체막(106), 게이트 절연막(108), 게이트 전극(110), 한 쌍의 전극(114), 층간 절연막(116) 및 배선(118)과 같은 재료 및 같은 방법으로 형성하면 좋다.
도 5b에 도시하는 트랜지스터는, 한 쌍의 전극(214)이 산화물 반도체막(206)의 하부에서 접하고 있는 점에서 도 1b에 도시하는 트랜지스터와 상이하다. 이러한 구조로 함으로써, 한 쌍의 전극(214)을 형성할 때에, 산화물 반도체막(206)의 일부가 플라즈마나 약액 등에 노출되어 버리는 경우가 없다. 따라서, 산화물 반도체막(206)을 얇게 형성하는 경우(예를 들면, 5nm 이하의 두께로 형성하는 경우) 등에 바람직한 구조이다.
도 5b에 도시하는 트랜지스터의 제작 방법의 일례를 이하에 나타낸다.
우선, 기판(200)에 하지 절연막(252)을 성막한다(도 6a 참조.).
다음에, 하지 절연막(252)을 가공하여 하지 절연막(202)을 형성한다(도 6b 참조.).
다음에, 도전막(264)을 성막한다(도 6c 참조.).
다음에, CMP 처리를 행하여 하지 절연막(202)과 표면의 높이가 일치한 한 쌍의 전극(214)을 형성한다(도 6d 참조.).
다음에, 산화물 반도체막(256)을 형성한다(도 6e 참조.).
다음에, 제 1 가열 처리를 행한다. 제 1 가열 처리의 상세한 것은 실시형태 1의 설명을 참조한다.
다음에, 게이트 절연막(208), 도전막(260)을 이 순서로 성막한다(도 6f 참조.).
다음에, 도전막(260)을 가공하여 게이트 전극(210)을 형성한다(도 7a 참조.).
다음에, 게이트 전극(210)을 마스크로 사용하고, 게이트 절연막(208)을 통하여 산화물 반도체막(256)의 저항값을 저감시키는 기능을 갖는 불순물(220)을 첨가하고, 고저항 영역(206a) 및 저저항 영역(206b)을 갖는 산화물 반도체막(206)을 형성한다(도 7b 참조.). 불순물(220)에 관해서는, 실시형태 1에 있어서의 불순물(120)의 재료, 첨가 방법 및 그 후의 가열 처리의 설명을 참조한다.
다음에, 층간 절연막(216)을 성막하고, 한 쌍의 전극(214)을 노출시키는 개구부를 형성한다. 다음에, 도전막을 성막하고, 상기 도전막을 가공하여 한 쌍의 전극(214)의 각각과 접하는 배선(218)을 형성한다(도 7c 참조.).
여기에서, 제 2 가열 처리를 행한다. 제 2 가열 처리의 상세한 것은 실시형태 1의 설명을 참조한다.
이상의 공정에 의해, 도 5b에 도시하는 트랜지스터를 제작할 수 있다.
본 실시형태에 의해, 높은 전계 효과 이동도를 가지며, 임계값 전압의 편차가 작고, 높은 신뢰성을 가지며, 오프 전류가 매우 작은 산화물 반도체를 사용한 트랜지스터를 얻을 수 있다.
본 실시형태는, 다른 실시형태와 조합하여 사용해도 상관없다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에 나타낸 트랜지스터를 사용하여, 반도체 장치인 메모리를 제작하는 예에 관해서 설명한다.
휘발성 메모리의 대표적인 예로서는, 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써, 정보를 기억하는 DRAM(Dynamic Random Access Memory), 플립플롭 등의 회로를 사용하여 기억 내용을 유지하는 SRAM(Static Random Access Memory)이 있다.
메모리에 포함되는 트랜지스터의 일부에 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 적용할 수 있다.
예를 들면, 실시형태 1에서 나타낸 트랜지스터를 적용한 반도체 장치인 DRAM의 예에 관해서 도 8을 사용하여 설명한다.
도 8a에 DRAM의 단면도를 도시한다. 트랜지스터(340)는, 기판(100)과, 기판(100) 위에 형성된 하지 절연막(102)과, 하지 절연막(102)의 주변에 형성된 보호 절연막(104)과, 하지 절연막(102) 및 보호 절연막(104) 위에 형성된 고저항 영역(106a) 및 저저항 영역(106b)을 갖는 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108)을 개재하여 고저항 영역(106a)과 중첩하여 형성된 게이트 전극(110)과, 게이트 전극(110)의 측면과 접하는 측벽 절연막(112)과, 적어도 저저항 영역(106b) 및 측벽 절연막(112)과 접하는 한 쌍의 전극(114)을 가진다. 또한, 고저항 영역(106a)은, 게이트 전극(110)에 트랜지스터(340)의 임계값 전압 이상의 전압이 인가되었을 때 채널을 형성한다.
또한, 트랜지스터(340)는, 트랜지스터(340)를 덮고 형성된 층간 절연막(324)과, 층간 절연막(324) 위에 형성된 전극(326)을 가지고 있다. 한 쌍의 전극(114) 중 한쪽과, 층간 절연막(324)과, 전극(326)에 의해, 커패시터(330)를 구성한다. 또한, 도면에서는 평행 평판형의 커패시터를 도시하지만, 용량을 크게 하기 위해서 스택형 또는 트렌치형의 커패시터를 사용해도 좋다.
또한, 트랜지스터(340)는, 층간 절연막(324)과, 전극(326)을 덮고 형성된 층간 절연막(116)과, 층간 절연막(116) 및 층간 절연막(324)에 형성된 개구부를 통하여 한 쌍의 전극(114) 중 다른쪽과 접속하는 배선(118)을 가진다. 또한, 도시하지 않지만, 층간 절연막(116) 및 배선(118)을 덮고 형성된 보호막을 가지고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(116)의 표면 전도에 기인하여 발생하는 미소 리크 전류를 저감시킬 수 있어 트랜지스터의 오프 전류를 저감시킬 수 있다.
도 8b는, 도 8a에 도시하는 DRAM의 회로도이다. DRAM은, 비트선(BL)과, 워드선(WL)과, 센스 앰프(SAmp)와, 트랜지스터(Tr)와 커패시터(C)를 가진다. 또한, 트랜지스터(Tr)는, 트랜지스터(340)에 상당하고, 커패시터(C)는 커패시터(330)에 상당한다.
커패시터(C)에 유지된 전위의 시간 변화는, 트랜지스터(Tr)의 오프 전류에 의해 도 8c에 도시하는 바와 같이 서서히 저감되어 가는 것이 알려져 있다. 상기 V0에서 V1까지 충전된 전위는, 시간이 경과하면 data1을 판독하는 한계점인 VA까지 저감된다. 이 기간을 유지 기간(T_1)으로 한다. 즉, 2치 DRAM인 경우, 유지 기간(T_1) 사이에 리프레쉬 동작을 행할 필요가 있다.
여기에서, 트랜지스터(Tr)에 트랜지스터(340)를 적용함으로써, 트랜지스터(Tr)의 오프 전류를 매우 작게 할 수 있기 때문에, 유지 기간(T_1)을 길게 할 수 있다. 즉, 리프레쉬 동작의 간격을 길게 취하는 것이 가능해지기 때문에, DRAM의 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터(Tr)의 전계 효과 이동도가 높기 때문에, DRAM을 고속 동작시킬 수 있다.
예를 들면, 고순도화되고, 오프 전류가 1×10-18A 이하, 1×10-21A 이하, 바람직하게는 1×10-24A 이하가 된 산화물 반도체막을 사용한 트랜지스터로 DRAM을 구성하면, 리프레쉬 동작의 간격을 수십초 내지 수십년으로 할 수 있다.
이상과 같이, 본 발명의 일 형태에 따른 트랜지스터를 DRAM에 적용함으로써, 신뢰성이 높고, 소비 전력이 작고, 또한 고속 동작이 가능한 DRAM을 얻을 수 있다.
다음에, 실시형태 1에서 나타낸 트랜지스터를 적용한 반도체 장치인 비휘발성 메모리의 예에 관해서 도 9를 사용하여 설명한다.
도 9a에, 비휘발성 메모리의 단면도를 도시한다. 트랜지스터(350)는, 기판(100)과, 기판(100) 위에 형성된 하지 절연막(382)과, 하지 절연막(382) 위에 형성된 제 1 저항 영역(384a), 제 2 저항 영역(384b), 및 제 3 저항 영역(384c)을 갖는 반도체막(384)과, 반도체막(384) 위에 형성된 게이트 절연막(386)과, 게이트 절연막(386)을 개재하여 제 1 저항 영역(384a)와 중첩하여 형성된 게이트 전극(392)과, 게이트 전극(392)의 측면과 접하는 측벽 절연막(394)을 가진다. 반도체막(384)에 있어서, 제 1 저항 영역(384a), 제 2 저항 영역(384b), 제 3 저항 영역(384c)의 순으로 저항이 낮아진다. 또한, 제 1 저항 영역(384a)은, 게이트 전극(392)에 트랜지스터(350)의 임계값 전압 이상의 전압이 인가되었을 때 채널을 형성한다. 도시하지 않지만, 제 3 저항 영역(384c)에 접하는 한 쌍의 전극을 형성해도 좋다.
트랜지스터(350)로서, 산화물 반도체막 이외의 반도체막, 예를 들면, 다결정 실리콘막, 단결정 실리콘막, 다결정 게르마늄막, 단결정 게르마늄막 등의 제 14 족 원소를 함유하는 반도체막을 갖는 트랜지스터를 사용해도 좋고, 실시형태 1 또는 실시형태 2에서 나타낸 산화물 반도체막을 사용한 트랜지스터를 사용해도 좋다.
또한, 트랜지스터(350)에 접하여 층간 절연막(396)이 형성되어 있다. 또한, 층간 절연막(396)은, 트랜지스터(340)의 형성면이기도 하기 때문에, 층간 절연막(396)의 표면은 가능한 한 평탄하게 한다. 구체적으로는, 층간 절연막(396)의 표면은, Ra가 1nm 이하, 바람직하게는 0.3nm 이하, 더욱 바람직하게는 0.1nm 이하이면 바람직하다.
층간 절연막(396)은, 단층 또는 적층 구조로 형성하면 좋으며, 산화물 반도체막(106)과 접하는 층을 가열 처리에 의해 산소를 방출하는 절연막으로 하면 바람직하다.
층간 절연막(396) 위에 트랜지스터(340)가 형성되어 있다. 트랜지스터(340)가 갖는 한 쌍의 전극(114) 중 한쪽은, 트랜지스터(350)가 갖는 게이트 전극(392)과 접속되어 있다. 또한, 트랜지스터(340)가 갖는 한 쌍의 전극(114) 중 한쪽과, 층간 절연막(324)과, 전극(326)에 의해 커패시터(330)가 구성되어 있다. 또한, 도면에서는 평행 평판형의 커패시터를 도시하지만, 용량을 크게 하기 위해서 스택형 또는 트렌치형의 커패시터를 사용해도 좋다.
도 9b는, 도 9a에 도시하는 비휘발성 메모리의 회로도이다. 비휘발성 메모리는, 트랜지스터(Tr_1)와, 트랜지스터(Tr_1)의 게이트와 접속하는 게이트선(GL_1)과, 트랜지스터(Tr_1)의 소스와 접속하는 소스선(SL_1)과, 트랜지스터(Tr_2)와, 트랜지스터(Tr_2)의 소스와 접속하는 소스선(SL_2)과, 트랜지스터(Tr_2)의 드레인과 접속하는 드레인선(DL_2)과, 커패시터(C)와, 커패시터(C)의 일단과 접속하는 용량선(CL)과, 커패시터(C)의 타단, 트랜지스터(Tr_1)의 드레인 및 트랜지스터(Tr_2)의 게이트와 접속하는 플로팅 게이트(FG)를 가진다. 또한, 트랜지스터(Tr_1)는, 트랜지스터(340)에 상당하고, 트랜지스터(Tr_2)는, 트랜지스터(350)에 상당하고, 커패시터(C)는, 커패시터(330)에 상당한다.
또한, 본 실시형태에 나타내는 비휘발성 메모리는, 플로팅 게이트(FG)의 전위에 따라, 트랜지스터(Tr_2)의 겉보기 임계값 전압이 변동되는 것을 이용한 것이다. 예를 들면, 도 9c는 용량선(CL)의 전위(VCL)와, 트랜지스터(Tr_2)를 흐르는 드레인 전류(Ids_2)의 관계를 설명하는 도면이다.
여기에서, 플로팅 게이트(FG)는, 트랜지스터(Tr_1)를 통하여, 전위를 조정할 수 있다. 예를 들면, 소스선(SL_1)의 전위를 VDD로 한다. 이 때, 게이트선(GL_1)의 전위를 트랜지스터(Tr_1)의 임계값 전압(Vth)에 VDD를 가한 전위 이상으로 함으로써, 플로팅 게이트(FG)의 전위를 HIGH로 할 수 있다. 또한, 게이트선(GL_1)의 전위를 트랜지스터(Tr_1)의 임계값 전압(Vth) 이하로 함으로써, 플로팅 게이트(FG)의 전위를 LOW로 할 수 있다.
이로 인해, FG=LOW로 나타낸 VCL-Ids_2 커브와, FG=HIGH로 나타낸 VCL-Ids_2 커브 중 어느 하나를 얻을 수 있다. 즉, FG=LOW에서는, VCL=0V에서 드레인 전류(Ids_2)가 작기 때문에, 데이터 0이 된다. 또한, FG=HIGH에서는, VCL=0V에서 드레인 전류(Ids_2)가 크기 때문에, 데이터 1이 된다. 이와 같이 하여, 데이터를 기억할 수 있다.
여기에서, 트랜지스터(Tr_1)에 트랜지스터(340)를 적용함으로써, 트랜지스터(Tr_1)의 오프 전류를 매우 작게 할 수 있기 때문에, 도 9b에 도시하는 플로팅 게이트(FG)에 축적된 전하가 트랜지스터(Tr_1)를 통과하여 의도하지 않게 리크되는 것을 억제할 수 있다. 이로 인해, 장기간에 걸쳐 데이터를 유지할 수 있다. 또한, 트랜지스터(Tr_1)의 전계 효과 이동도가 높기 때문에, 비휘발성 메모리를 고속 동작시킬 수 있다.
이상과 같이, 본 발명의 일 형태에 따른 트랜지스터를 비휘발성 메모리에 적용함으로써, 장기간의 신뢰성이 높고, 소비 전력이 작고, 또한 고속 동작이 가능한 비휘발성 메모리를 얻을 수 있다.
본 실시형태는, 다른 실시형태와 조합하여 사용해도 상관없다.
(실시형태 4)
실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터, 및 실시형태 3에서 나타낸 반도체 장치를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 10a는, CPU의 구체적인 구성을 도시하는 블록도이다. 도 10a에 도시하는 CPU는, 기판(1190) 위에, 연산 회로(ALU: Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 가지고 있다. 기판(1190)은, 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 다른 칩에 형성해도 좋다. 물론, 도 10a에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하고, 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있으며, 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 10a에 도시하는 CPU에서는, 레지스터(1196)에, 실시형태 3의 반도체 장치가 형성되어 있다.
도 10a에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 반도체 장치에 있어서, 위상 반전 소자에 의한 데이터의 유지를 행할지, 커패시터에 의한 데이터의 유지를 행할지를 선택한다. 위상 반전 소자에 의한 데이터의 유지를 행하는 경우, 레지스터(1196) 내의 반도체 장치로의 전원 전압의 공급이 행해진다. 커패시터에 의한 데이터의 유지를 행하는 경우, 커패시터로의 데이터의 재기록이 행해지고, 레지스터(1196) 내의 반도체 장치로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 10b 또는 도 10c에 도시하는 바와 같이, 반도체 장치군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 주어져 있는 노드간에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 10b 및 도 10c의 회로의 설명을 행한다.
도 10b 및 도 10c에서는, 반도체 장치로의 전원 전위의 공급을 제어하는 스위칭 소자에, 산화물 반도체를 활성층에 사용한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 도시한다.
도 10b에 도시하는 기억 장치는, 스위칭 소자(1141)와, 반도체 장치(1142)를 복수 갖는 반도체 장치군(1143)을 가지고 있다. 구체적으로, 각 반도체 장치(1142)에는, 실시형태 3에 나타내는 반도체 장치를 사용할 수 있다. 반도체 장치군(1143)이 갖는 각 반도체 장치(1142)에는, 스위칭 소자(1141)를 통하여, 하이 레벨의 전원 전위(VDD)가 공급되고 있다. 또한, 반도체 장치군(1143)이 갖는 각 반도체 장치(1142)에는, 신호(IN)의 전위와, 로우 레벨의 전원 전위(VSS)의 전위가 주어져 있다.
도 10b에서는, 스위칭 소자(1141)로서, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 사용할 수 있다. 상기 트랜지스터는, 그 게이트에 주어지는 신호(SigA)에 의해 스위칭이 제어된다.
또한, 도 10b에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하고 있지만, 이것으로 한정되지 않고, 트랜지스터를 복수 갖고 있어도 좋다. 스위칭 소자(1141)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 10c에는, 반도체 장치군(1143)이 갖는 각 반도체 장치(1142)에, 스위칭 소자(1141)를 통하여, 로우 레벨의 전원 전위(VSS)가 공급되고 있는, 기억 장치의 일례를 도시한다. 스위칭 소자(1141)에 의해, 반도체 장치군(1143)이 갖는 각 반도체 장치(1142)로의, 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
반도체 장치군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 주어져 있는 노드간에, 스위칭 소자를 형성하고, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하여 소비 전력의 저감을 행할 수 있다. 예를 들면, PC의 유저가, 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도, CPU의 동작을 정지시킬 수 있고, 그것에 의해 소비 전력을 저감시킬 수 있다.
또한, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터, 및 실시형태 3에서 나타낸 반도체 장치를 사용함으로써, 저소비 전력으로 고속 동작이 가능한 CPU를 얻을 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시형태는, 다른 실시형태와 조합하여 사용해도 상관없다.
(실시형태 5)
본 실시형태에서는, 실시형태 3 또는 실시형태 4를 적용한 전자 기기의 예에 관해서 설명한다.
도 11a는 휴대형 정보 단말이다. 휴대형 정보 단말은, 하우징(500)과, 버튼(501)과, 마이크로폰(502)과, 표시부(503)와, 스피커(504)와, 카메라(505)를 구비하고, 휴대형 전화기로서의 기능을 가진다. 도시하지 않지만, 휴대형 정보 단말의 메모리 또는 CPU로서 실시형태 3에서 나타낸 반도체 장치 또는 실시형태 4에 나타낸 CPU를 사용할 수 있다.
도 11b는, 디지털 스틸 카메라이다. 디지털 스틸 카메라는, 하우징(520)과, 버튼(521)과, 마이크로 폰(522)과, 표시부(523)를 구비한다. 도시하지 않지만, 디지털 스틸 카메라의 메모리로서, 실시형태 3에 나타낸 반도체 장치를 사용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터, 또는 반도체 장치를 사용함으로써 신뢰성이 높고, 고성능의 전자 기기를 얻을 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, In-Sn-Zn-O막의 결정 상태에 관해서 설명한다.
우선은, In-Sn-Zn-O막의 X선 회절(XRD: X-Ray Diffraction) 분석을 행하였다. XRD 분석에는, Bruker AXS사 제조의 X선 회절 장치 D8 ADVANCE를 사용하고, Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
우선, 탈수소화 처리 완료된 석영 기판을 준비하였다.
다음에, 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하고, 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃은, In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 실온 또는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대해 가열 처리를 650℃의 온도로 행하였다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 다시 1시간의 가열 처리를 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 19에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
다음에, 시료 B의 투과형 전자 현미경(TEM: Transmission Electron Microscope) 단면상을 도 20 및 도 21에 도시한다.
도 20 및 도 21은, 각각 50만배 및 400만배의 TEM 단면상이다. 또한, TEM은, 히타치H-9000NAR를 사용하고, 가속 전압을 300kV로 하였다.
도 20 및 도 21에 도시하는 바와 같이, 시료 B에 있어서의 In-Sn-Zn-O막은 다양한 결정 방위를 갖는 다결정인 것을 알 수 있다.
(실시예 2)
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 전기적 특성에 관해서 설명한다.
도 12는, 본 실시예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 12a는 트랜지스터의 상면도이다. 또한, 도 12b는 도 12a의 일점 쇄선 A-B에 대응하는 단면도이다.
도 12b에 도시하는 트랜지스터는, 기판(600)과, 기판(600) 위에 형성된 하지 절연막(602)과, 하지 절연막(602) 위에 형성된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한 쌍의 전극(614)과, 산화물 반도체막(606) 및 한 쌍의 전극(614) 위에 형성된 게이트 절연막(608)과, 게이트 절연막(608)을 개재하여 산화물 반도체막(606)과 중첩하여 형성된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮고 형성된 층간 절연막(616)과, 게이트 절연막(608)과 층간 절연막(616)에 형성된 개구부를 통하여 한 쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮고 형성된 보호막(620)을 가진다.
기판(600)으로서는 유리 기판을, 하지 절연막(602)으로서는 산화실리콘막을, 산화물 반도체막(606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(614)으로서는 텅스텐막을, 게이트 절연막(608)으로서는 산화실리콘막을, 게이트 전극(610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서로 형성된 적층 구조를, 보호막(620)으로서는 폴리이미드막을, 각각 사용하였다.
또한, 도 12a에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(610)과 한 쌍의 전극(614)의 중첩되는 폭을 Lov라고 한다. 마찬가지로, 산화물 반도체막(606)에 대해 한 쌍의 전극(614)이 튀어 나오는 것을 dW라고 한다.
도 12b에 도시하는 구조의 트랜지스터의 제작 방법을 이하에 설명한다.
우선, 기판(600)의 표면에 대해, 아르곤 분위기에서 플라즈마 처리를 행하였다. 플라즈마 처리는, 스퍼터링 장치를 사용하고, 기판(600)측에 바이어스 전력을 200W(RF) 인가하고 3분간 행하였다.
이어서, 진공 상태를 유지한 채, 하지 절연막(602)인 산화실리콘막을 300nm의 두께로 성막하였다.
산화실리콘막은, 스퍼터링 장치를 사용하고, 산소 분위기에서 전력을 1500W(RF)로 하여 성막하였다. 타깃은, 석영 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 100℃로 하였다.
다음에, 하지 절연막(602)의 표면을 CMP 처리하고, Ra=0.2nm 정도까지 평탄화하였다.
다음에, 산화물 반도체막인 In-Sn-Zn-O막을 15nm의 두께로 성막하였다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하여 아르곤:산소=2:3[체적비]의 혼합 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃은, In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다.
다음에, 가열 처리를, 250℃, 450℃ 또는 650℃의 온도에서 행하였다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 유지한 채 다시 산소 분위기에서 1시간의 가열 처리를 행하였다.
다음에, 포토리소그래피 공정에 의해 산화물 반도체막을 가공하고, 산화물 반도체막(606)을 형성하였다.
다음에, 텅스텐막을 50nm의 두께로 성막하였다.
텅스텐막은, 스퍼터링 장치를 사용하고, 아르곤 분위기에서 전력을 1000W(DC)로 하여 성막하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다.
다음에, 포토리소그래피 공정에 의해 텅스텐막을 가공하고, 한 쌍의 전극(614)을 형성하였다.
다음에, 게이트 절연막(608)인 산화실리콘막을 100nm의 두께로 성막하였다. 또한, 산화실리콘막의 비유전율은 3.8로 하였다.
게이트 절연막(608)인 산화실리콘막은, 하지 절연막(602)과 같은 방법으로 성막하였다.
다음에, 질화탄탈 막 및 텅스텐막을, 이 순서로 각각 15nm 및 135nm의 두께로 성막하였다.
질화탄탈막은, 스퍼터링 장치를 사용하여 아르곤:질소=5:1의 혼합 분위기에서 전력을 1000W(DC)로 하여 성막하였다. 또한, 성막시에 기판 가열은 행하고 있지 않다.
텅스텐막은, 스퍼터링 장치를 사용하여 아르곤 분위기에서 전력을 4000W(DC)로 하여 성막하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다.
다음에, 포토리소그래피 공정에 의해 질화탄탈막 및 텅스텐막을 가공하여 게이트 전극(610)을 형성하였다.
다음에, 층간 절연막(616)이 되는 산화질화실리콘막을 300nm의 두께로 성막하였다.
층간 절연막(616)이 되는 산화질화실리콘막은, PCVD 장치를 사용하여 모노실란:아산화질소=1:200의 혼합 분위기에서 전력을 35W(RF)로 하여 성막하였다. 또한, 성막시의 기판 가열 온도는 325℃로 하였다.
다음에, 포토리소그래피 공정에 의해 층간 절연막(616)이 되는 산화질화실리콘막을 가공하였다.
다음에, 층간 절연막(616)이 되는 감광성 폴리이미드를 1500nm의 두께로 성막하였다.
다음에, 층간 절연막(616)이 되는 산화질화실리콘막의 포토리소그래피 공정에서 사용한 포토마스크를 사용하여 층간 절연막(616)이 되는 감광성 폴리이미드를 노광하고, 그 후 현상하고, 감광성 폴리이미드막을 경화시키기 위해서 가열 처리를 행하여 산화질화실리콘막과 합하여 층간 절연막(616)을 형성하였다. 가열 처리는, 질소 분위기에 있어서, 300℃의 온도에서 행하였다.
다음에, 티타늄막, 알루미늄막 및 티타늄막을, 이 순서로 각각 50nm, 100nm 및 5nm의 두께로 성막하였다.
티타늄막은, 2층 모두 스퍼터링 장치를 사용하여 아르곤 분위기에서 전력을 1000W(DC)로 하여 성막하였다. 또한, 성막시에 기판 가열은 행하고 있지 않다.
알루미늄막은, 스퍼터링 장치를 사용하여 아르곤 분위기에서 전력을 1000W(DC)로 하여 성막하였다. 또한, 성막시에 기판 가열은 행하고 있지 않다.
다음에, 포토리소그래피 공정에 의해 티타늄막, 알루미늄막 및 티타늄막을 가공하여 배선(618)을 형성하였다.
다음에, 보호막(620)인 감광성 폴리이미드막을 1500nm의 두께로 성막하였다.
다음에, 배선(618)의 포토리소그래피 공정에서 사용한 포토마스크를 사용하여 감광성 폴리이미드를 노광하고, 그 후 현상하여 보호막(620)에 배선(618)을 노출시키는 개구부를 형성하였다.
다음에, 감광성 폴리이미드막을 경화시키기 위해서 가열 처리를 행하였다. 가열 처리는, 층간 절연막(616)에서 사용한 감광성 폴리이미드막에 대한 가열 처리와 같은 방법으로 행하였다.
이상의 공정으로, 도 12b에 도시하는 구조의 트랜지스터를 제작하였다.
다음에, 도 12b에 도시하는 구조의 트랜지스터의 전기적 특성을 평가하였다.
본 실시예에 나타내는 구조의 트랜지스터에 있어서의 Vgs-Ids 특성을 측정하고, 결과를 도 13 및 도 14에 도시한다. 측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 한쪽 3㎛(합계 6㎛), dW가 한쪽 3㎛(합계 6㎛)이다. 또한, Vds는 10V로 하였다.
도 13 및 도 14에, 트랜지스터의 Ids(실선) 및 전계 효과 이동도(점선)와 Vgs 의존성을 도시한다.
여기에서, 각 시료는 산화물 반도체막(606) 성막후에 행하는 가열 처리 조건이 상이하다. 시료 1은 가열 처리 없음이다. 또한, 시료 2 내지 시료 4는, 각각 250℃, 450℃, 650℃의 온도에서 가열 처리를 행하고 있다.
여기에서, 도 13a는 시료 1, 도 13b는 시료 2, 도 14a는 시료 3, 도 14b는 시료 4와 각각 대응한다.
시료 1 내지 시료 4에서는, 모든 시료에서 트랜지스터의 스위칭 특성이 얻어지고 있는 것을 알 수 있다. 또한, 시료 1과, 시료 2 내지 시료 4를 비교하면, 산화물 반도체막의 성막후에 가열 처리를 행함으로써 트랜지스터의 전계 효과 이동도가 높아지는 것을 알 수 있다. 발명자들은 이것이 가열 처리에 의해 산화물 반도체막 중의 불순물 농도를 저감되었기 때문이라고 생각하였다. 따라서, 산화물 반도체막의 성막후에 행하는 가열 처리에 의해 산화물 반도체막 중의 불순물 농도를 저감시키고, 그 결과, 트랜지스터의 전계 효과 이동도를 이상적인 전계 효과 이동도에 가깝게 할 수 있는 것을 알 수 있다.
이와 같이, 산화물 반도체막의 성막후에 가열 처리를 행함으로써, 산화물 반도체막 중의 불순물 농도가 저감되고, 그 결과 트랜지스터의 전계 효과 이동도를 높일 수 있는 것을 알 수 있다.
(실시예 3)
본 실시예에서는, 실시예 2에서 제작한 시료 1 및 시료 4의 트랜지스터에 대해 BT 시험을 행하였다.
본 실시예에 있어서의 BT 시험에 관해서 설명한다. BT 시험을 행하는 트랜지스터는 실시예 2에서 나타낸 트랜지스터와 같은 구조로 하였다.
우선 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연막(608)에 인가되는 전계 강도가 2MV/cm가 되도록 Vgs에 20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vgs를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 플러스 BT 시험이라고 한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연막(608)에 인가되는 전계 강도가 -2MV/cm이 되도록 Vgs에 -20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vgs를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 마이너스 BT 시험이라고 한다.
시료 1의 플러스 BT 시험의 결과를 도 15a에, 마이너스 BT 시험의 결과를 도 15b에 도시한다. 또한, 시료 4의 플러스 BT 시험의 결과를 도 16a에, 마이너스 BT 시험의 결과를 도 16b에 도시한다. 또한, 도면에는, BT 시험 전후의 Vgs-Ids 특성의 변동을 이해하기 쉽게 하기 위해서, 화살표를 붙이고 있다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 4의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다.
시료 1 및 시료 4는, BT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 트랜지스터인 것을 알 수 있다.
(실시예 4)
본 실시예에서는, 실시예 2에서 제작한 시료 4의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 관해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 한쪽 3㎛(합계 6㎛), dW가 0㎛이다. 또한, Vds는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다.
도 17에, Ids(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성을 도시한다. 또한, 도 18a에 기판 온도와 임계값 전압의 관계를, 도 18b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 18a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 0.38V(-40℃) 내지 -1.08V(150℃)이었다.
또한, 도 18b보다, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 37.4㎠/Vs(-40℃) 내지 33.4㎠/Vs(150℃)이었다.
시료 4는, 상기의 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
(실시예 5)
본 실시예에서는, In-Sn-Zn-O막을 사용한 트랜지스터의 채널 폭 1㎛당 오프 전류를 평가하였다.
측정에 사용한 트랜지스터의 구조는, 실시예 2의 도 12에 도시하는 트랜지스터에 있어서, L이 3㎛, W가 10cm, Lov가 -2㎛, dW가 0㎛이다. 또한, Lov가 -2㎛라는 것은, 게이트 전극(610)과 한 쌍의 전극(614)의 중첩이 없고, 그 폭이 한쪽에서 2㎛씩(합계 4㎛)이 되는 구조(소위 오프셋 영역(Loff)을 갖는 구조)이다.
또한, 본 실시예에 있어서, 산화물 반도체막(606) 및 게이트 절연막(608)은 실시예 2와는 상이한 방법으로 형성된다.
이하에, 본 실시예에 있어서의 산화물 반도체막(606)의 형성 방법에 관해서 설명한다.
우선, 산화물 반도체막인 In-Sn-Zn-O막을 15nm의 두께로 성막한다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하여 아르곤:산소=2:3[체적비]의 혼합 분위기에서 전력을 100W(DC)로 하여 성막한다. 타깃은, In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 사용한다. 또한, 성막시의 기판 가열 및 성막후의 가열 처리는 행하고 있지 않다.
다음에, 포토리소그래피 공정에 의해 산화물 반도체막을 가공하여 산화물 반도체막(606)을 형성한다.
마찬가지로 게이트 절연막(608)의 성막 방법에 관해서 이하에 설명한다.
우선, 게이트 절연막(608)으로서 산화질화실리콘막을 300nm의 두께로 성막한다.
산화질화실리콘막은, PCVD 장치를 사용하여 모노실란:아산화질소=1:200의 혼합 분위기에서 전력을 150W(RF)로 하여 성막한다. 또한, 성막시의 기판 가열 온도는 400℃로 한다.
또한, 본 실시예에 있어서, 기판(600), 하지 절연막(602), 한 쌍의 전극(614), 게이트 전극(610), 층간 절연막(616), 배선(618) 및 보호막(620)은, 실시예 2와 같은 방법 및 같은 재료로 형성된다.
도 22에, 트랜지스터의 오프 전류와 측정시에 기판 온도(절대 온도)의 역수의 관계를 도시한다. 여기에서는, 간단하게 하기 위해 측정시에 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
이하에 트랜지스터의 오프 전류의 측정 방법을 간단하게 설명한다. 또한 측정 대상이 되는 트랜지스터를 제 1 트랜지스터라고 한다.
제 1 트랜지스터의 드레인은 플로팅 게이트(FG)와 접속되고, 플로팅 게이트(FG)는 제 2 트랜지스터의 게이트와 접속된다.
우선, 제 1 트랜지스터를 오프 상태로 하고, 다음에, 플로팅 게이트(FG)에 전하를 준다. 또한, 제 2 트랜지스터에는 일정한 드레인 전압이 인가되어 있다.
이 때, 플로팅 게이트(FG)의 전하가 제 1 트랜지스터를 통과하여 서서히 리크된다. 플로팅 게이트(FG)의 전하가 방출되면, 제 2 트랜지스터의 소스 전위가 변화된다. 이 소스 전위의 시간에 대한 변화량으로부터 제 1 트랜지스터로부터 리크되는 전하량이 추산되어 오프 전류를 측정할 수 있다.
도 22로부터, 본 실시예에서 나타낸 트랜지스터는 채널 폭 1㎛당 오프 전류(단위: A/㎛)가, 측정시의 기판 온도가 85℃일 때 2×10-21A/㎛(2zA/㎛)이었다.
본 실시예에 나타낸 바와 같이, In-Sn-Zn-O막을 사용한 트랜지스터의 오프 전류는 매우 작은 것을 알 수 있다.
100; 기판 102; 하지 절연막
104; 보호 절연막 106; 산화물 반도체막
106a; 고저항 영역 106b; 저저항 영역
108; 게이트 절연막 110; 게이트 전극
112; 측벽 절연막 114; 한 쌍의 전극
116; 층간 절연막 118; 배선
120; 불순물 152; 하지 절연막
154; 보호 절연막 156; 산화물 반도체막
158; 게이트 절연막 160; 도전막
162; 절연막 166; 산화물 반도체막
200; 기판 202; 하지 절연막
206; 산화물 반도체막 206a; 고저항 영역
206b; 저저항 영역 208; 게이트 절연막
210; 게이트 전극 214; 한 쌍의 전극
216; 층간 절연막 218; 배선
220; 불순물 252; 하지 절연막
256; 산화물 반도체막 260; 도전막
264; 도전막 324; 층간 절연막
326; 전극 330; 커패시터
340; 트랜지스터 350; 트랜지스터
382; 하지 절연막 384; 반도체막
384a; 저항 영역 384b; 저항 영역
384c; 저항 영역 386; 게이트 절연막
392; 게이트 전극 394; 측벽 절연막
396; 층간 절연막 500; 하우징
501; 버튼 502; 마이크로폰
503; 표시부 504; 스피커
505; 카메라 520; 하우징
521; 버튼 522; 마이크로폰
523; 표시부 600; 기판
602; 하지 절연막 606; 산화물 반도체막
608; 게이트 절연막 610; 게이트 전극
614; 한 쌍의 전극 616; 층간 절연막
618; 배선 620; 보호막
1141; 스위칭 소자 1142; 반도체 장치
1143; 반도체 장치군 1189; ROM 인터페이스
1190; 기판 1191; ALU
1192; ALU 컨트롤러 1193; 인스트럭션 디코더
1194; 인터럽트 컨트롤러 1195; 타이밍 컨트롤러
1196; 레지스터 1197; 레지스터 컨트롤러
1198; 버스 인터페이스 1199; ROM

Claims (26)

  1. 반도체 장치를 제작하는 방법에 있어서,
    100℃ 이상 600℃ 이하의 기판 온도로 산화물 반도체막을 형성하는 단계;
    250℃ 이상 650℃ 이하의 온도로 가열 처리를 행하는 단계;
    한 쌍의 전극을 형성하는 단계;
    상기 산화물 반도체막 및 상기 한 쌍의 전극 위에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막을 개재하여 상기 산화물 반도체막 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 한 쌍의 전극은 상기 산화물 반도체막과 접하는, 반도체 장치 제작 방법.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막의 재료는 In-Al-Sn-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, 및 Zn-Sn-O계 재료 중 어느 하나인, 반도체 장치 제작 방법.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 다결정막 또는 CAAC-OS 막인, 반도체 장치 제작 방법.
  4. 제 1 항에 있어서,
    상기 산화물 반도체막의 하지(base)로서, 가열 처리에 의해 산소가 방출되는 하지 절연막을 제공하는 단계를 더 포함하는, 반도체 장치 제작 방법.
  5. 제 4 항에 있어서,
    상기 하지 절연막이 형성되는 표면이 불순물을 제거하기 위해 처리된 후, 상기 하지 절연막이 대기에 노출되지 않고 형성되는, 반도체 장치 제작 방법.
  6. 제 4 항에 있어서,
    보호 절연막을 형성하는 단계를 더 포함하고,
    상기 하지 절연막의 상부 표면 및 상기 보호 절연막의 상부 표면은 서로 실질적으로 같은 높이를 갖는, 반도체 장치 제작 방법.
  7. 반도체 장치를 제작하는 방법에 있어서,
    산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 절연막을 형성하는 단계;
    상기 절연막을 개재하여 상기 산화물 반도체막 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 사용하여 상기 산화물 반도체막의 저항값을 감소시키는 불순물을 상기 산화물 반도체막에 도입하는 단계;
    상기 게이트 전극의 측면과 접하는 측벽 절연막을 형성하고 동시에 상기 절연막을 처리함으로써 게이트 절연막을 형성하는 단계; 및
    상기 산화물 반도체막과 접하는 한 쌍의 전극을 형성하는 단계를 포함하는, 반도체 장치 제작 방법.
  8. 제 7 항에 있어서,
    상기 산화물 반도체막을 형성하는 단계 후 250℃ 이상 650℃ 이하의 온도로 가열 처리를 행하는 단계를 더 포함하고,
    상기 산화물 반도체막의 형성 단계는 100℃ 이상 600℃ 이하의 기판 온도에서 행해지는, 반도체 장치 제작 방법.
  9. 제 7 항에 있어서,
    상기 산화물 반도체막의 재료는 In-Al-Sn-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, 및 Zn-Sn-O계 재료 중 어느 하나인, 반도체 장치 제작 방법.
  10. 제 7 항에 있어서,
    상기 산화물 반도체막은 다결정막 또는 CAAC-OS 막인, 반도체 장치 제작 방법.
  11. 제 7 항에 있어서,
    상기 산화물 반도체막의 하지로서, 가열 처리에 의해 산소가 방출되는 하지 절연막을 제공하는 단계를 더 포함하는, 반도체 장치 제작 방법.
  12. 제 11 항에 있어서,
    상기 하지 절연막이 형성되는 표면이 불순물을 제거하기 위해 처리된 후, 상기 하지 절연막이 대기에 노출되지 않고 형성되는, 반도체 장치 제작 방법.
  13. 제 11 항에 있어서,
    보호 절연막을 형성하는 단계를 더 포함하고,
    상기 하지 절연막의 상부 표면 및 상기 보호 절연막의 상부 표면은 서로 실질적으로 같은 높이를 갖는, 반도체 장치 제작 방법.
  14. 반도체 장치를 제작하는 방법에 있어서,
    산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 절연막을 형성하는 단계;
    상기 절연막을 개재하여 상기 산화물 반도체막 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측면과 접하는 측벽 절연막을 형성하고 동시에 상기 절연막을 처리함으로써 게이트 절연막을 형성하는 단계;
    상기 게이트 전극 및 상기 측벽 절연막을 마스크로 사용하여 상기 산화물 반도체막의 저항값을 감소시키는 불순물을 상기 산화물 반도체막에 도입하는 단계; 및
    상기 산화물 반도체막과 접하는 한 쌍의 전극을 형성하는 단계를 포함하는, 반도체 장치 제작 방법.
  15. 제 14 항에 있어서,
    상기 산화물 반도체막을 형성하는 단계 후 250℃ 이상 650℃ 이하의 온도로 가열 처리를 행하는 단계를 더 포함하고,
    상기 산화물 반도체막의 형성 단계는 100℃ 이상 600℃ 이하의 기판 온도에서 행해지는, 반도체 장치 제작 방법.
  16. 제 14 항에 있어서,
    상기 산화물 반도체막의 재료는 In-Al-Sn-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, 및 Zn-Sn-O계 재료 중 어느 하나인, 반도체 장치 제작 방법.
  17. 제 14 항에 있어서,
    상기 산화물 반도체막은 다결정막 또는 CAAC-OS 막인, 반도체 장치 제작 방법.
  18. 제 14 항에 있어서,
    상기 산화물 반도체막의 하지로서, 가열 처리에 의해 산소가 방출되는 하지 절연막을 제공하는 단계를 더 포함하는, 반도체 장치 제작 방법.
  19. 제 18 항에 있어서,
    상기 하지 절연막이 형성되는 표면이 불순물을 제거하기 위해 처리된 후, 상기 하지 절연막이 대기에 노출되지 않고 형성되는, 반도체 장치 제작 방법.
  20. 제 18 항에 있어서,
    보호 절연막을 형성하는 단계를 더 포함하고,
    상기 하지 절연막의 상부 표면 및 상기 보호 절연막의 상부 표면은 서로 실질적으로 같은 높이를 갖는, 반도체 장치 제작 방법.
  21. 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터는:
    적어도 In, Sn, 및 Zn을 함유하는 산화물 반도체막;
    상기 산화물 반도체막과 접하는 게이트 절연막;
    상기 산화물 반도체막과 접하는 한 쌍의 전극;
    상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 중첩하는 게이트 전극을 포함하고,
    상기 트랜지스터는 31㎠/Vs 이상의 전계 효과 이동도를 갖는, 반도체 장치.
  22. 제 21 항에 있어서,
    상기 산화물 반도체막은 결정성을 갖는, 반도체 장치.
  23. 제 21 항에 있어서,
    상기 산화물 반도체막은 다결정막인, 반도체 장치.
  24. 제 21 항에 있어서,
    상기 트랜지스터의 채널 길이는 3㎛이고, 기판 온도가 85℃일 때 상기 트랜지스터의 채널 폭의 1㎛당 오프 전류는 10zA 이하인, 반도체 장치.
  25. 제 21 항에 있어서,
    상기 트랜지스터의 임계값 전압의 변동 폭은, -20V의 게이트 전압 및 0.1V의 드레인 전압이 150℃에서 1시간 동안 계속 인가될 때 1V 이하인, 반도체 장치.
  26. 제 21 항에 있어서,
    하지 절연막; 및
    보호 절연막을 더 포함하고,
    상기 산화물 반도체막은 상기 하지 절연막 위에 제공되고,
    상기 하지 절연막의 상부 표면 및 상기 보호 절연막의 상부 표면은 서로 실질적으로 같은 높이를 갖는, 반도체 장치.
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