JP2024023689A - 半導体装置の作製方法 - Google Patents

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Kosei Noda
舜平 山崎
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祐輔 関根
Yusuke Sekine
浩之 戸松
Hiroyuki Tomatsu
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Abstract

【課題】高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を有する酸化物半導体を用いたトランジスタを提供する。また、該トランジスタを用い、これまで実現が困難であった高性能の半導体装置を提供する。【解決手段】トランジスタに、インジウム、スズ、亜鉛およびアルミニウムから選ばれた二種以上、好ましくは三種以上の元素を含む酸化物半導体膜を用いる。該酸化物半導体膜は、基板加熱しつつ成膜する。また、トランジスタの作製工程において、近接の絶縁膜または／およびイオン注入により酸化物半導体膜へ酸素が供給され、キャリア発生源となる酸素欠損を限りなく低減する。また、トランジスタの作製工程において、酸化物半導体膜を高純度化し、水素濃度を極めて低くする。【選択図】図１

Description

本発明は、酸化物半導体を用いたトランジスタなどの半導体素子を含む半導体装置および
その作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、および電子機器は全て半導体装置である。
液晶表示装置に代表されるように、ガラス基板などに形成されるトランジスタの多くは非
晶質シリコン、多結晶シリコンなどによって構成されている。非晶質シリコンを用いたト
ランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる
。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大
面積化には適していないという欠点を有している。
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作
製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導
体として、酸化亜鉛、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を用いてトランジスタを作製し、表
示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示
されている。
酸化物半導体膜を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較す
ると高い電界効果移動度を有するため表示装置の性能を著しく向上させることができると
期待されている。
一方で、トランジスタに高い電界効果移動度を要求する半導体装置に関しては、多結晶シ
リコンや単結晶シリコンを用いたトランジスタが用いられることが多い。酸化物半導体を
用いたトランジスタを表示装置以外の半導体装置に用いる場合、多結晶シリコンや単結晶
シリコンを用いたトランジスタ並に高い電界効果移動度を要求されることがある。
高い電界効果移動度を有するＩｎ－Ｓｎ－Ｚｎ－Ｏ系酸化物を用いたトランジスタが開示
されている（非特許文献１参照。）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
Ｅｒｉ Ｆｕｋｕｍｏｔｏ， Ｔｏｓｈｉａｋｉ Ａｒａｉ， Ｎａｒｉｈｉｒｏ Ｍｏｒｏｓａｗａ， Ｋａｚｕｈｉｋｏ Ｔｏｋｕｎａｇａ， Ｙａｓｕｈｉｒｏ Ｔｅｒａｉ， Ｔａｋａｓｈｉｇｅ Ｆｕｊｉｍｏｒｉ ａｎｄ Ｔａｔｓｕｙａ Ｓａｓａｏｋａ、 「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＴＦＴ ｆｏｒ Ｃｉｒｃｕｉｔ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＡＭ－ＯＬＥＤ」、 ＩＤＷ’１０ ｐ６３１－ｐ６３４
トランジスタに高い電界効果移動度を要求する半導体装置にも酸化物半導体を用いたトラ
ンジスタを適用できる可能性がある。
しかしながら、酸化物半導体を用いたトランジスタは、熱バイアス試験（ＢＴ試験）や光
バイアス試験などにより電気的特性の変動が生じることがあり、信頼性が十分とは言い難
い。
そこで、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性
を有する酸化物半導体を用いたトランジスタを提供することを課題の一とする。
また、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を
有するトランジスタを用い、これまで実現が困難であった高性能の半導体装置を提供する
ことを課題の一とする。
本発明の一態様であるトランジスタに用いる酸化物半導体は、インジウム、スズ、亜鉛お
よびアルミニウムから選ばれた二種以上、好ましくは三種以上の元素を含む。
また、トランジスタの作製工程において、近接の絶縁膜または／およびイオン注入により
酸化物半導体へ酸素が供給され、キャリア発生源となる酸素欠損を低減する。
また、トランジスタの作製工程において、酸化物半導体を高純度化し、キャリア発生源と
なる水素濃度を極めて低くする。
本発明の一態様であるトランジスタの作製方法を以下に示す。
まず、基板表面に吸着する水素などの不純物を低減する処理を行い、次に下地絶縁膜を成
膜し、次に酸化物半導体膜を成膜し、次に第１の加熱処理を行う。好ましくは、下地絶縁
膜は、加熱処理により酸素を放出する絶縁膜である。なお、基板表面が十分に清浄である
場合、基板表面に吸着する不純物を低減する処理を行わなくても構わない。
基板表面に吸着する不純物を低減する処理として、例えばプラズマ処理、加熱処理または
薬液処理を行う。好ましくはプラズマ処理を行う。プラズマ処理は、具体的には希ガス（
ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど）、酸素または窒素を含む雰囲
気においてプラズマを生成し、基板に対してバイアス電圧を印加することで基板表面の処
理を行えばよい。基板表面の不純物を低減することにより、基板と下地絶縁膜との界面準
位密度を低減できる。該界面準位は、トランジスタのしきい値電圧の変動の原因となりう
る。そのため、前述した界面準位密度を低減することで、基板面内におけるトランジスタ
のしきい値電圧のばらつきや、信頼性の低下を防止することができる。
基板表面に吸着する不純物を低減する処理を行った後、大気暴露せずに下地絶縁膜を成膜
すると好ましい。こうすることで、大気暴露により基板表面に不純物が再吸着することを
防止できる。
下地絶縁膜として、加熱処理により酸素を放出する絶縁膜を設けることにより、酸化物半
導体膜中に生じる酸素欠損を、後に行う加熱処理によって補償することができる。酸化物
半導体膜中の酸素欠損はキャリア発生源となるため、得られるトランジスタのしきい値電
圧を変動させる要因となりうる。
また、加熱処理により酸素を放出する下地絶縁膜を設けることにより、下地絶縁膜と酸化
物半導体膜との界面準位密度を低減することができる。該界面準位は、得られるトランジ
スタの動作に関連して生じる電荷をトラップすることがあるため、トランジスタの信頼性
を低下させる原因となりうる。
なお、下地絶縁膜は平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が
１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。下地
絶縁膜に対し、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）処理などの平坦化処理を行ってもよい。下地絶縁膜が平坦性を有するこ
とで、下地絶縁膜と酸化物半導体膜との界面状態が良好となるため、得られるトランジス
タの電界効果移動度が向上し、かつしきい値電圧の変動も低減できる。
酸化物半導体膜は、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系材料、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系材料、
Ｉｎ－Ａｌ－Ｚｎ－Ｏ系材料、Ｚｎ－Ｓｎ－Ｏ系材料などを用いる。特に、Ｉｎ－Ｓｎ－
Ｚｎ－Ｏ系材料を用いると、高い電界効果移動度および高い信頼性を有するトランジスタ
が得られるため好ましい。
なお、酸化物半導体膜は基板加熱しつつ成膜すると、得られるトランジスタの電界効果移
動度が向上するため好ましい。酸化物半導体膜の成膜時における基板加熱温度は、１００
℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃
以上５００℃以下とする。酸化物半導体膜はスパッタリング法を用いて成膜すると好まし
い。
なお、酸化物半導体膜は、２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましく
は３．０ｅＶ以上のバンドギャップを有する。酸化物半導体膜が上記の範囲のバンドギャ
ップを有することにより、オフ電流の極めて小さいトランジスタを得ることができる。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状
態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ－ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ－ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶－非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ－ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ－ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ－ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ－ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、－５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ－ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ－ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ－ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ－ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ－ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
酸化物半導体膜の成膜後、第１の加熱処理を行うと好ましい。第１の加熱処理は、減圧雰
囲気（１０Ｐａ以下）、不活性雰囲気（窒素、希ガスなどの不活性ガスからなる雰囲気）
または酸化性雰囲気（酸素、オゾン、亜酸化窒素などの酸化性ガスを１０ｐｐｍ以上含む
雰囲気）において、２５０℃以上６５０℃以下、好ましくは３００℃以上６００℃以下の
温度で行う。
第１の加熱処理により、酸化物半導体膜中の水素などの不純物濃度を低減することができ
る。または下地絶縁膜と酸化物半導体膜との界面状態を良好にすることができる。酸化物
半導体膜を成膜してから第１の加熱処理を行うため、下地絶縁膜から放出される酸素が外
方拡散していくことを防止できる。なお、不活性雰囲気または減圧雰囲気で加熱処理を行
った後、温度を下げずに雰囲気を変え、酸化性雰囲気での加熱処理を行っても構わない。
このような方法で加熱処理を行うことで、不活性雰囲気または減圧雰囲気にて酸化物半導
体膜から不純物を低減し、その後、酸化性雰囲気にて不純物の除去時に生じた酸素欠損を
低減することができる。
なお、加熱処理、成膜には、不純物の少ないガスを用いる。特に水分の含有の少ないガス
を用いると好ましい。具体的には、露点が－７０℃以下のガスを用いればよい。
第１の加熱処理を行った後、酸化物半導体膜を加工して島状にする。酸化物半導体膜の加
工はフォトマスクを用いてレジストマスクを形成し、ドライエッチング法またはウェット
エッチング法によってレジストマスクの形成部以外をエッチングすればよい。このような
加工工程をフォトリソグラフィ工程と呼ぶ。
次に、導電膜を成膜し、フォトリソグラフィ工程などによって加工して酸化物半導体膜と
少なくとも一部が接するソース電極およびドレイン電極を形成する。
次に、ゲート絶縁膜および導電膜を順に成膜し、該導電膜をフォトリソグラフィ工程など
によって加工して酸化物半導体膜と重畳するゲート電極を形成する。ゲート絶縁膜として
、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
次に、第２の加熱処理を行う。第２の加熱処理は第１の加熱処理と同様の条件で行えばよ
い。第２の加熱処理を行うことで、下地絶縁膜およびゲート絶縁膜から酸素が放出され、
酸化物半導体膜中の酸素欠損を低減できる。また、下地絶縁膜と酸化物半導体膜との界面
準位密度、酸化物半導体膜とゲート絶縁膜との界面準位密度を低減することができるため
、得られるトランジスタの電界効果移動度を高め、しきい値電圧のばらつきを低減させ、
かつ信頼性を向上させることができる。
以上の方法で、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ信頼
性の高い酸化物半導体を用いたトランジスタを作製することができる。
なお、トランジスタを覆って層間絶縁膜を設けると好ましい。層間絶縁膜を設けることに
より、下地絶縁膜およびゲート絶縁膜から放出される酸素がトランジスタから外方拡散し
ていくことを防止できる。層間絶縁膜を設ける場合、層間絶縁膜を成膜した後に第２の加
熱処理を行ってもよい。
トランジスタは、好ましくはトップゲート構造とする。即ち、酸化物半導体膜よりもゲー
ト電極を後から形成する構造とすると好ましい。トップゲート構造を採用することで、ゲ
ート電極をマスクに自己整合的にチャネル領域、ソース領域およびドレイン領域を有する
酸化物半導体膜を形成することができる。ゲート電極とソース領域およびドレイン領域と
の重なりがほとんど生じないため、寄生容量を小さくすることができるとともにトランジ
スタを微細化することができる。また、ゲート電極をマスクに用いることで、チャネル領
域、ソース領域およびドレイン領域を形成するためにフォトマスクを必要とせず、工程を
簡略化できる。なお、ボトムゲート構造を除外するものではない。
このようにして得られたトランジスタは、高い電界効果移動度を有し（例えば、電界効果
移動度が３１ｃｍ２／Ｖｓ以上）、しきい値電圧のばらつきが小さく、高い信頼性を有し
（例えば、マイナスＢＴ試験によるしきい値電圧の変動幅が１Ｖ以下）、かつオフ電流を
極めて小さくできるため（例えば、チャネル長が３μｍ、かつ基板温度が８５℃のときの
チャネル幅が１μｍ当たりのオフ電流が１０ｚＡ以下）、これまで実現が困難であった高
性能の半導体装置を作製することが可能となる。
本発明の一態様によって、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく
、かつ高い信頼性を有する酸化物半導体を用いたトランジスタを提供することができる。
また、このようにして得られたトランジスタを用いて、これまで実現が困難であった高性
能の半導体装置を提供することができる。
本発明の一態様に係るトランジスタの上面図および断面図。 図１に示すトランジスタの作製方法を説明する図。 図１に示すトランジスタの作製方法を説明する図。 図１に示すトランジスタの作製方法を説明する図。 本発明の一態様に係るトランジスタの上面図および断面図。 図５に示すトランジスタの作製方法を説明する図。 図５に示すトランジスタの作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を示す断面図、回路図および電気的特性を示す図。 本発明の一態様に係る半導体装置の作製方法を示す断面図、回路図および電気的特性を示す図。 本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係る電子機器の一例を示す斜視図。 トランジスタの構造を示す上面図および断面図。 試料１および試料２であるトランジスタのＶｇｓ－Ｉｄｓ特性および電界効果移動度を示す図。 試料３および試料４であるトランジスタのＶｇｓ－Ｉｄｓ特性および電界効果移動度を示す図。 試料１であるトランジスタのＢＴ試験前後のＶｇｓ－Ｉｄｓ特性を示す図。 試料４であるトランジスタのＢＴ試験前後のＶｇｓ－Ｉｄｓ特性を示す図。 試料４であるトランジスタの測定温度によるＶｇｓ－Ｉｄｓ特性および電界効果移動度の変動を示す図。 試料４であるトランジスタのしきい値電圧および電界効果移動度と基板温度の関係を示す図。 Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜のＸＲＤスペクトルを示す図。 Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜のＴＥＭ断面像。 Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜のＴＥＭ断面像。 Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜を用いたトランジスタのオフ電流を示す図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 計算によって得られた電界効果移動度のＶｇｓ依存性を説明する図。 計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。 計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。 計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
以下、本明細書で用いる用語について簡単に説明する。
トランジスタのソースとドレインについては、一方をドレインと呼ぶとき他方をソースと
する。即ち、電位の高低によって、それらを区別しない。したがって、本明細書において
、ソースとされている部分をドレインと読み替えてもよい。
電圧は、基準の電位（例えば接地電位（ＧＮＤ））との電位差のことを示す場合が多い。
よって、電圧と電位を言い換えてもよい。
「接続する」と表現されていても、実際の回路においては物理的な接続部分がなく、配線
が延在している場合もある。
第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示す
ものではない。また、発明を特定するための固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの一例について、図１乃至図４な
どを用いて説明する。
図１は、トップゲート・トップコンタクト構造のトランジスタの上面図および断面図であ
る。図１（Ａ）にトランジスタの上面図を示す。また、図１（Ｂ）に図１（Ａ）の一点鎖
線Ａ－Ｂに対応する断面Ａ－Ｂを示す。
図１（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地
絶縁膜１０２の周辺に設けられた保護絶縁膜１０４と、下地絶縁膜１０２および保護絶縁
膜１０４上に設けられた高抵抗領域１０６ａおよび低抵抗領域１０６ｂを有する酸化物半
導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁膜１０８と、ゲート絶
縁膜１０８を介して酸化物半導体膜１０６と重畳して設けられたゲート電極１１０と、ゲ
ート電極１１０の側面と接して設けられた側壁絶縁膜１１２と、少なくとも酸化物半導体
膜１０６と接して設けられた一対の電極１１４と、少なくとも酸化物半導体膜１０６、ゲ
ート電極１１０および一対の電極１１４を覆って設けられた層間絶縁膜１１６と、層間絶
縁膜１１６に設けられた開口部を介して少なくとも一対の電極１１４の一方と接続して設
けられた配線１１８と、を有する。
なお、図示しないが、層間絶縁膜１１６および配線１１８を覆って設けられた保護膜を有
していても構わない。該保護膜を設けることで、層間絶縁膜１１６の表面伝導に起因して
生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することが
できる。保護膜としては、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂およびシリコー
ン樹脂などから選択して用いればよい。
オフ電流とは、広義にトランジスタがオフ状態のときに流れるドレイン電流をいう。トラ
ンジスタのオフ状態とは、ｎチャネル型トランジスタにおいて、ゲート電圧がしきい値電
圧より低い状態をいう。または、ｐチャネル型トランジスタにおいて、ゲート電圧がしき
い値電圧より高い状態をいう。ドレイン電流とは、トランジスタのソース－ドレイン間の
電流をいう。また、ゲート電圧とは、ソース電位を基準としたときのゲート電位との電位
差をいう。
オフ電流は、ノーマリーオフ型のトランジスタにおいて、ゲート電圧が０Ｖのときに流れ
るドレイン電流を指すことがある。ノーマリーオフ型のトランジスタとは、ｎチャネル型
のトランジスタにおいて、しきい値電圧が０Ｖより大きいものをいう。または、ｐチャネ
ル型のトランジスタにおいて、しきい値電圧が０Ｖより小さいものをいう。
酸化物半導体膜１０６は、厚さを１ｎｍ以上４０ｎｍ以下とする。好ましくは、厚さを３
ｎｍ以上２０ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタにおいて
は、酸化物半導体膜１０６の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制でき
、安定な電気的特性を得ることができる。
酸化物半導体膜１０６として、例えば、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系材料、Ｉｎ－Ｓｎ
－Ｚｎ－Ｏ系材料、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系材料、Ｚｎ－Ｓｎ－Ｏ系材料などを用いれば
よい。ここで、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系の材料は、インジウム、スズ、亜鉛を有
する酸化物、という意味であり、その組成比は特に問わない。上記材料を酸化物半導体膜
１０６に用いることで、高い電界効果移動度のトランジスタを得ることができる。
酸化物半導体膜１０６は、トランジスタのオフ電流を低減するため、バンドギャップが２
．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選
択する。バンドギャップが前述の範囲にある酸化物半導体膜１０６を用いることで、トラ
ンジスタのオフ電流を小さくすることができる。
なお、酸化物半導体膜１０６は、水素、アルカリ金属およびアルカリ土類金属などが低減
され、極めて不純物濃度の低い酸化物半導体膜１０６であると好ましい。酸化物半導体膜
１０６が前述の不純物を有すると、不純物の形成する準位によりバンドギャップ内の再結
合が起こり、トランジスタはオフ電流が増大してしまう。
酸化物半導体膜１０６中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、５×１０１９ｃｍ－３
未満、好ましくは５×１０１８ｃｍ－３以下、より好ましくは１×１０１８ｃｍ－３以下
、さらに好ましくは５×１０１７ｃｍ－３以下とする。
また、酸化物半導体膜１０６中のアルカリ金属濃度は、ＳＩＭＳにおいて、ナトリウム濃
度が５×１０１６ｃｍ－３以下、好ましくは１×１０１６ｃｍ－３以下、さらに好ましく
は１×１０１５ｃｍ－３以下とする。同様に、リチウム濃度は、５×１０１５ｃｍ－３以
下、好ましくは１×１０１５ｃｍ－３以下とする。同様に、カリウム濃度は、５×１０１
５ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下とする。
以上に示した酸化物半導体膜１０６を用いたトランジスタは、電界効果移動度が高く、オ
フ電流は小さい。具体的には、トランジスタの電界効果移動度を３１ｃｍ２／Ｖｓ以上、
または４０ｃｍ２／Ｖｓ以上、６０ｃｍ２／Ｖｓ以上、８０ｃｍ２／Ｖｓ以上または１０
０ｃｍ２／Ｖｓ以上とすることができ、例えばチャネル長が３μｍ、チャネル幅が１μｍ
のときのオフ電流を１×１０－１８Ａ以下、１×１０－２１Ａ以下または１×１０－２４
Ａ以下とすることができる。
酸化物半導体膜１０６は非単結晶であると好ましい。トランジスタの動作、外部からの光
や熱の影響で、酸化物半導体膜１０６に酸素欠損が生じた場合に、酸化物半導体膜１０６
が完全な単結晶であると、酸素欠損を補償するための格子間酸素が存在しないため酸化物
半導体膜１０６中に該酸素欠損に起因するキャリアが生成されてしまう。そのため、トラ
ンジスタのしきい値電圧がマイナス方向に変動してしまうことがある。
酸化物半導体膜１０６は、結晶性を有すると好ましい。例えば、多結晶膜またはＣＡＡＣ
－ＯＳ膜を用いる。
ＣＡＡＣ－ＯＳ膜に含まれる結晶構造の一例について図２３および図２４を用いて詳細に
説明する。なお、特に断りがない限り、図２３および図２４は上方向をｃ軸方向とし、ｃ
軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境
にした場合の上半分、下半分をいう。また、図２３において、丸で囲まれたＯは４配位の
Ｏを示し、二重丸で囲まれたＯは３配位のＯを示す。
図２３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。このような金属原子が１個に対して、近接の酸素原
子のみ示した構造を、ここでは小グループと呼ぶ。図２３（Ａ）の構造は、八面体構造を
とるが、簡単のため平面構造で示している。なお、図２３（Ａ）の上半分および下半分に
はそれぞれ３個ずつ４配位のＯがある。図２３（Ａ）に示す小グループは電荷が０である
。
図２３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造
を示す。図２３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位の
Ｏがある。または、図２３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４
配位のＯがあってもよい。図２３（Ｃ）に示す小グループは電荷が０である。
図２３（Ｂ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図２３（Ｂ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図２３（Ｂ）に示す小グループは電荷が＋１となる。
図２３（Ｄ）に、２個のＺｎを含む小グループを示す。図２３（Ｄ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図２３（Ｄ）に示す小グループ
は電荷が－１となる。図２３（Ｅ）に、１個の５配位のＩｎと、Ｉｎに近接の３個の３配
位のＯと、Ｉｎに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いず
れもａｂ面に存在する。図２３（Ｅ）の上半分及び下半分にはそれぞれ１個ずつ４配位の
Ｏがある。図２３（Ｅ）に示す小グループは電荷が０である。
ここでは、小グループのいくつかの集合体を中グループと呼び、複数の中グループの集合
体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図２３（Ａ）に示す
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図２３（Ｃ）に示す４配位のＺ
ｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、それぞ
れ上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、
そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯ
の数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向に
ある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって、
金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数
との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場
合、４配位のＯが３個であるため、５配位の金属原子（Ｉｎ）または４配位の金属原子（
Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
図２４（Ａ）に、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系の層構造を構成する中グループのモデル図の例
を示す。図２４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２
４（Ｃ）は、図２４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図２４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図２４（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２４
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
図２４（Ａ）において、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺ
ｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分
および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２
個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４
配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グ
ループが複数結合して大グループを構成する。なお、大グループを構成する中グループは
、全て同じ構成の中グループとは限らない。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ－０．６
６７、－０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。した
がって、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成
するためには、電荷＋１を打ち消す電荷－１が必要となる。電荷－１をとる構造として、
図２３（Ｄ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを
含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消
されるため、層構造の合計の電荷を０とすることができる。
具体的には、図２４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ－Ｓｎ－Ｚｎ
－Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ－Ｓｎ
－Ｚｎ－Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）
とする組成式で表すことができる。
また、このほかにも、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系材料、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系材料
、Ｓｎ－Ｚｎ－Ｏ系材料などを用いた場合も同様である。
ＣＡＡＣ－ＯＳ膜は、下地となる膜が平坦であると形成されやすい。具体的には、平均面
粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以
下となるように下地となる膜を設ける。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されて
いる中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面
から指定面までの偏差の絶対値を平均した値」と表現でき、数式（１）にて定義される。
Figure 2024023689000002
なお、数式（１）において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２
，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、
Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒ
ｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
図１（Ｂ）に示すトランジスタは、ゲート電極１１０をマスクに用いて、自己整合的に酸
化物半導体膜１０６の低抵抗領域１０６ｂ（それぞれトランジスタのソース領域およびド
レイン領域として機能する。）および高抵抗領域１０６ａ（トランジスタのチャネル領域
として機能する。）を形成することができる。そのため、微細なトランジスタを得ること
ができる。また、低抵抗領域１０６ｂおよび高抵抗領域１０６ａを形成するためのフォト
リソグラフィ工程を省略することができるため、フォトリソグラフィ工程に関連するコス
トが削減し、歩留まりが向上する。また、低抵抗領域１０６ｂとゲート電極１１０とがほ
とんど重ならないため、低抵抗領域１０６ｂおよびゲート電極１１０が形成する寄生容量
が生じず、トランジスタの高速動作が可能となる。
図１（Ｂ）に示すトランジスタは、側壁絶縁膜１１２を有するため、トランジスタがオン
状態のときには、低抵抗領域１０６ｂを介して、一対の電極１１４から高抵抗領域１０６
ａに電流が流れることになる。低抵抗領域１０６ｂを介することで、電界集中が緩和され
、チャネル長の小さい微細なトランジスタにおいてもホットキャリア劣化などの劣化を抑
制でき、信頼性を高めることができる。
なお、図１に示すトランジスタは、酸化物半導体膜１０６における側壁絶縁膜１１２と重
畳する領域を低抵抗領域１０６ｂに含めているが、これに限定されない。例えば、酸化物
半導体膜１０６における側壁絶縁膜１１２と重畳する領域を高抵抗領域１０６ａに含めて
も構わない。このような構造とすることでも、前述のホットキャリア劣化などの劣化を低
減することができる。
下地絶縁膜１０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
また、下地絶縁膜１０２は、酸化物半導体膜１０６が結晶成長しやすいように、十分な平
坦性を有することが好ましい。
下地絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種
以上を選択して、単層または積層で用いればよい。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下
、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０
原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓ
ｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。
また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、特に３．０×１０２０ａｔｏ
ｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そ
してこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式（２）で
求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全て
が酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在す
る可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１
７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存
在比率が極微量であるため考慮しない。
Figure 2024023689000003
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（２）の詳細に関
しては、特開平６－２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ－ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した
。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
下地絶縁膜１０２から酸化物半導体膜１０６に酸素が供給されることで、酸化物半導体膜
１０６と下地絶縁膜１０２との界面準位密度を低減できる。この結果、トランジスタの動
作などに起因して、酸化物半導体膜１０６と下地絶縁膜１０２との界面にキャリアが捕獲
されることを抑制することができ、電気的特性の劣化の少ないトランジスタを得ることが
できる。
さらに、酸化物半導体膜１０６の酸素欠損に起因して電荷が生じる場合がある。一般に酸
化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結
果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁
膜１０２から酸化物半導体膜１０６に酸素が十分に供給され、好ましくは酸化物半導体膜
１０６に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトす
る要因である、酸化物半導体膜１０６の酸素欠損を低減することができる。
保護絶縁膜１０４は、２５０℃以上４５０℃以下、好ましくは１５０℃以上８００℃以下
の温度範囲において、例えば１時間の加熱処理を行っても酸素を透過しない性質を有する
と好ましい。
以上のような性質により、保護絶縁膜１０４を下地絶縁膜１０２の周辺に設ける構造とす
るときに、下地絶縁膜１０２から加熱処理によって放出された酸素が、トランジスタの外
方へ拡散していくことを抑制できる。このように、下地絶縁膜１０２に酸素が保持される
ため、トランジスタの電界効果移動度の低下を防止し、しきい値電圧のばらつきを低減さ
せ、かつ信頼性を向上させることができる。
ただし、保護絶縁膜１０４を設けない構造を採ることもできる。
保護絶縁膜１０４は、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミ
ニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セ
シウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で
用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
ゲート電極１１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積
層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用
いても構わない。例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ－Ｎ系材料などを用いればよい。
ゲート絶縁膜１０８は、下地絶縁膜１０２と同様の方法および同様の材料によって形成す
ればよい。
一対の電極１１４は、ゲート電極１１０と同様の方法および同様の材料によって形成すれ
ばよい。
層間絶縁膜１１６は、下地絶縁膜１０２と同様の方法および同様の材料によって形成すれ
ばよい。また、層間絶縁膜１１６として、樹脂材料（ポリイミド樹脂、アクリル樹脂など
）を積層して設けてもよい。樹脂材料は、厚く成膜することが比較的容易であり、また、
感光性樹脂を用いれば加工も容易であるため、層間絶縁膜１１６に適した材料である。
配線１１８は、ゲート電極１１０と同様の方法および同様の材料によって形成すればよい
。
以下にトランジスタの電界効果移動度について図２５乃至図２８を用いて説明する。
酸化物半導体に限らず、トランジスタの電界効果移動度は、様々な理由によって本来の得
られるはずの電界効果移動度よりも低く測定される。電界効果移動度を低下させる要因と
しては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。ここでは、Ｌｅ
ｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を
理論的に導き出す。
本来のトランジスタの電界効果移動度をμ０とし、半導体中に何らかのポテンシャル障壁
（粒界等）が存在すると仮定したときに測定される電界効果移動度μは数式（３）で表さ
れる。
Figure 2024023689000004
ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である
。なお、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥが欠陥に由来すると仮
定し、数式（４）で表される。
Figure 2024023689000005
ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の
誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃｏｘは単位面積当たりのゲー
ト絶縁膜容量、Ｖｇｓはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ
以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄｓは、数式（５）で表される。
Figure 2024023689000006
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍとす
る。また、Ｖｄｓはドレイン電圧である。
数式（５）の両辺の対数を取ると、数式（６）で表される。
Figure 2024023689000007
数式（６）の右辺はＶｇｓの関数であるため、縦軸をｌｎ（Ｉｄｓ／Ｖｇｓ）、横軸を１
／Ｖｇｓとする直線の傾きから欠陥密度Ｎが求められる。即ち、トランジスタのＶｇｓ－
Ｉｄｓ特性から半導体中の欠陥密度Ｎが得られる。
半導体中の欠陥密度Ｎは半導体の成膜時の基板温度に依存する。半導体として、Ｉｎ、Ｓ
ｎおよびＺｎの比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ－Ｓｎ－Ｚｎ
－Ｏターゲットを用いて成膜した酸化物半導体を用いた場合、酸化物半導体中の欠陥密度
Ｎは１×１０１２／ｃｍ２程度となる。
上述した酸化物半導体中の欠陥密度Ｎをもとに、数式（３）および数式（４）を用いて計
算すると、本来のトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなる。した
がって、酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥がない
、理想的なトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとわかる。ところが
、欠陥の多い酸化物半導体では、トランジスタの電界効果移動度μは３０ｃｍ２／Ｖｓ程
度である。
また、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面散乱によってトラ
ンジスタの輸送特性は影響を受ける。ゲート絶縁膜界面からｘだけ離れた場所における電
界効果移動度μ１は、数式（７）で表される。
Figure 2024023689000008
ここで、Ｄはゲート電極による電界強度、Ｂは定数、ｌは界面散乱の影響が生じる深さで
ある。Ｂおよびｌは、トランジスタの電気的特性の実測より求めることができ、上記酸化
物半導体を用いたトランジスタの電気的特性の実測からは、Ｂ＝４．７５×１０７ｃｍ／
ｓ、ｌ＝１０ｎｍが得られる。Ｄが増加すると、即ちＶｇｓが高くなると、数式（７）の
第２項が増加するため、電界効果移動度μ１は低下することがわかる。
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥のない、理想的
なトランジスタの電界効果移動度μ２を計算した結果を図２５に示す。なお、計算にはシ
ノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャッ
プを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さ
らに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．６ｅＶと
した。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率を４．１とした。また、チャネ
ル長およびチャネル幅はともに１０μｍ、Ｖｄｓは０．１Ｖとした。
図２５で示されるように、Ｖｇｓが１Ｖ近傍で電界効果移動度μ２は１００ｃｍ２／Ｖｓ
以上のピークを有するが、Ｖｇｓがさらに高くなると、界面散乱の影響が大きくなり、電
界効果移動度μ２が低下することがわかる。
このような理想的なトランジスタを微細化した場合について、計算した結果を図２６乃至
図２８に示す。なお、計算には図１（Ｂ）に示した構造のトランジスタを仮定している。
ここで、低抵抗領域１０６ｂの抵抗率を２×１０－３Ωｃｍ、ゲート電極１１０の幅を３
３ｎｍ、側壁絶縁膜１１２の幅を５ｎｍ、チャネル幅を４０ｎｍとする。なお、チャネル
領域を便宜上高抵抗領域１０６ａという名称で記載しているが、ここではチャネル領域を
真性半導体と仮定している。
計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２６は、図１
（Ｂ）に示される構造のトランジスタのＩｄｓ（実線）および電界効果移動度μ（点線）
のＶｇｓ依存性である。なお、ＩｄｓはＶｄｓを１Ｖとし、電界効果移動度μはＶｄｓを
０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２
６（Ａ）に、１０ｎｍとした場合を図２６（Ｂ）に、５ｎｍとした場合を図２６（Ｃ）に
それぞれ示す。
図２６より、ゲート絶縁膜が薄くなるほど、オフ状態（ここではＶｇｓが－３Ｖから０Ｖ
の範囲を指す。）でのドレイン電流Ｉｄｓが低下する。一方、電界効果移動度μのピーク
値やオン状態（ここではＶｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓ
には目立った変化がない。図２６より、Ｖｇｓが１Ｖ近傍でＩｄｓは半導体装置であるメ
モリなどに必要とされる１０μＡを超えることがわかる。
同様に、図１（Ｂ）で示されるトランジスタとは側壁絶縁膜１１２と重畳する酸化物半導
体膜１０６の領域が高抵抗領域１０６ａに含まれる点で構造の異なるトランジスタについ
ても計算を行っている。換言すると、該トランジスタは側壁絶縁膜１１２の幅だけオフセ
ット領域を有するトランジスタである。なお、オフセット領域の幅をオフセット長（Ｌｏ
ｆｆ）ともいう。
側壁絶縁膜１１２と重畳する酸化物半導体膜１０６の領域が高抵抗領域１０６ａに含まれ
る場合のトランジスタにおいて、Ｌｏｆｆを５ｎｍとし、ドレイン電流Ｉｄｓ（実線）お
よび電界効果移動度μ（点線）のＶｇｓ依存性を図２７に示す。なお、Ｉｄｓは、Ｖｄｓ
を１Ｖとし、電界効果移動度μはＶｄｓを０．１Ｖとして計算している。ここで、ゲート
絶縁膜の厚さが１５ｎｍとした場合を図２７（Ａ）に、１０ｎｍとした場合を図２７（Ｂ
）に、５ｎｍとした場合を図２７（Ｃ）にそれぞれ示す。
また、図２８は、図１（Ｂ）に示される構造から、側壁絶縁膜１１２と重畳する酸化物半
導体膜１０６の領域を高抵抗領域１０６ａとしているトランジスタで、Ｌｏｆｆを１５ｎ
ｍとしたもののドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のＶｇｓ依
存性である。なお、Ｉｄｓは、Ｖｄｓを１Ｖとし、電界効果移動度μはＶｄｓを０．１Ｖ
として計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２８（Ａ）
に、１０ｎｍとした場合を図２８（Ｂ）に、５ｎｍとした場合を図２８（Ｃ）にそれぞれ
示す。
図２７および図２８に示した計算結果より、図２６と同様に、いずれもゲート絶縁膜が薄
くなるほどオフ状態（ここではＶｇｓが－３Ｖから０Ｖの範囲を指す。）でのドレイン電
流Ｉｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではＶｇｓが
０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓには目立った変化がないとわかる
。
なお、電界効果移動度μのピークは、図２６では８０ｃｍ２／Ｖｓ程度であるが、図２７
では６０ｃｍ２／Ｖｓ程度、図２８では４０ｃｍ２／Ｖｓ程度、Ｌｏｆｆが増加するほど
低下することがわかる。また、オフ状態でのＩｄｓも同様の傾向となることがわかる。一
方、オン状態のＩｄｓはオフセット長Ｌｏｆｆの増加に伴って減少するが、オフ状態のＩ
ｄｓの低下に比べるとはるかに緩やかである。また、いずれの計算結果からもＶｇｓが１
Ｖ近傍で、Ｉｄｓはメモリなどに必要とされる１０μＡを超えることがわかる。
図１（Ｂ）に示すトランジスタの作製方法の一例を以下に示す。
ここで、全ての膜において、トランジスタの特性に悪影響を与える水素などの不純物が含
まれないよう成膜することが好ましい。
例えば、基板１００の表面に付着している不純物が膜に取り込まれてしまうことがある。
それを防止するためには、下地絶縁膜１０２の成膜前に基板１００表面の不純物を低減す
る処理を行うことが好ましい。不純物を低減する処理として、プラズマ処理、加熱処理ま
たは薬液処理が挙げられる。
なお、成膜を行う装置内（成膜室など）に起因する不純物も問題となるため、あらかじめ
除去しておくと好ましい。具体的には、成膜室などをベーキングして不純物を放出させて
おけばよい。
また、成膜室は、あらかじめ５分程度のダミー成膜をダミー基板１００枚程度に対し行っ
ておくと好ましい。なお、ダミー成膜を１枚行うごとに成膜室の排気を行うとより好まし
い。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで
、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸
着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、
例えば基板１００と同様の材料を用いてもよい。ダミー成膜を行うことで、後に成膜され
る膜中の不純物濃度を低減することができる。
なお、成膜室などにおけるベーキングおよびダミー成膜は、トランジスタの作製工程時の
温度よりも高い温度で行うとよい。あらかじめ高い温度とすることで、それよりも低い温
度における不純物の放出量を低減することができる。
また成膜に用いるガスの純度も膜中の不純物濃度に影響するため、なるべく純度の高いも
のを用いる。特に水分の含有の少ないガスを用いると好ましい。具体的には、露点が－７
０℃以下のガスを用いればよい。さらに好ましくは、例えば、純度が９Ｎであるアルゴン
ガス（露点－１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）および純度が８Ｎの酸素ガ
ス（露点－１１２℃、水１ｐｐｂ、水素１ｐｐｂ）を用いる。
まず、基板１００に対して表面の不純物を低減する処理を行う。不純物を低減する処理後
、大気暴露せずに、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）
、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキ
シー法（ＭＢＥ法）などを用いて下地絶縁膜１５２を成膜する（図２（Ａ）参照。）。
下地絶縁膜１５２は、好ましくはスパッタリング法により、基板加熱温度を室温以上２０
０℃以下、好ましくは５０℃以上１５０℃以下とし、酸素ガス雰囲気で成膜する。なお、
酸素ガスに希ガスを加えて用いてもよく、その場合は酸素ガスの割合は３０体積％以上、
好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。下地絶縁膜１５２
の厚さは、１００ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上７００ｎｍ以下
とする。成膜時の基板加熱温度が低いほど、成膜雰囲気中の酸素ガス割合が高いほど、厚
さが厚いほど、下地絶縁膜１５２を加熱処理した際に放出される酸素の量は多くなる。ス
パッタリング法は、ＰＣＶＤ法と比べて膜中の水素濃度を低減することができる。なお、
下地絶縁膜１５２を１０００ｎｍを超える厚さで成膜しても構わないが、生産性を低下さ
せない程度の厚さとする。
次に、フォトリソグラフィ工程などによって下地絶縁膜１５２を加工し、下地絶縁膜１０
２を形成する（図２（Ｂ）参照。）。
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法など
を用いて保護絶縁膜１５４を成膜する（図２（Ｃ）参照。）。
次に、ＣＭＰ処理によって、下地絶縁膜１０２と表面の高さが揃った保護絶縁膜１０４を
形成する（図２（Ｄ）参照。）。なお、下地絶縁膜１０２と保護絶縁膜１０４とは、概略
表面の高さが一致していればよい。このとき、前述のＣＭＰ処理が下地絶縁膜１０２の平
坦化処理を兼ねてもよい。なお、ＣＭＰ処理による平坦化処理に加えて、プラズマ処理に
よる平坦化処理を行ってもよい。
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法など
を用いて酸化物半導体膜１５６を成膜する（図２（Ｅ）参照。）。
酸化物半導体膜１５６は、好ましくはスパッタリング法により、基板加熱温度を１００℃
以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以
上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜１５６の厚さは、１ｎ
ｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度
が高いほど、得られる酸化物半導体膜１５６の不純物濃度は低くなる。また、酸化物半導
体膜１５６中の原子配列が整い、高密度化され、多結晶膜またはＣＡＡＣ－ＯＳ膜が形成
されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子
が含まれないため、多結晶膜またはＣＡＡＣ－ＯＳ膜が形成されやすくなる。ただし、酸
素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上
、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半
導体膜１５６は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くし
すぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
酸化物半導体膜１５６としてＩｎ－Ｓｎ－Ｚｎ－Ｏ系材料をスパッタリング法で成膜する
場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：
２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で示
されるＩｎ－Ｓｎ－Ｚｎ－Ｏターゲットを用いる。前述の原子数比近傍であるＩｎ－Ｓｎ
－Ｚｎ－Ｏターゲットを用いて酸化物半導体膜１５６を成膜することで、多結晶膜または
ＣＡＡＣ－ＯＳ膜が形成されやすくなる。
次に、第１の加熱処理を行う。第１の加熱処理は、減圧雰囲気、不活性雰囲気または酸化
性雰囲気で行う。第１の加熱処理により、酸化物半導体膜１５６中の不純物濃度を低減す
ることができる。
第１の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持し
つつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気ま
たは不活性雰囲気にて加熱処理を行うと、酸化物半導体膜１５６中の不純物濃度を効果的
に低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた
酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
酸化物半導体膜１５６は、成膜時の基板加熱に加え、第１の加熱処理を行うことで、膜中
の不純物準位密度を極めて小さくすることが可能となる。その結果、トランジスタの電界
効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
なお、酸化物半導体膜１５６に酸素イオンを注入し、加熱処理により酸化物半導体膜１５
６に含まれる水素などの不純物を放出させ、該加熱処理と同時に、またはその後の加熱処
理（第１の加熱処理など）により酸化物半導体膜１５６を結晶化させてもよい。
また、本発明において、第１の加熱処理の代わりにレーザビームを照射して選択的に酸化
物半導体膜１５６を結晶化してもよい。または、第１の加熱処理を行いながらレーザビー
ムを照射して選択的に酸化物半導体膜１５６を結晶化してもよい。レーザビームの照射は
、不活性雰囲気、酸化性雰囲気または減圧雰囲気で行う。レーザビームの照射を行う場合
、連続発振型のレーザビーム（ＣＷレーザビーム）またはパルス発振型のレーザビーム（
パルスレーザビーム）を用いることができる。例えば、Ａｒレーザ、Ｋｒレーザまたはエ
キシマレーザなどの気体レーザ、または単結晶もしくは多結晶のＹＡＧ、ＹＶＯ４、フォ
ルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３もしくはＧｄＶＯ４にドーパントとしてＮ
ｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、ＴｍおよびＴａの一種以上が添加されているものを
媒質としたレーザ、もしくはガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、
Ｔｉ：サファイアレーザなどの固体レーザ、または銅蒸気もしくは金蒸気の一種以上から
発振される蒸気レーザを用いることができる。このようなレーザビームの基本波、または
基本波の第２高調波乃至第５高調波のいずれかのレーザビームを照射することで、酸化物
半導体膜１５６を結晶化することができる。なお、照射するレーザビームは、酸化物半導
体膜１５６のバンドギャップよりもエネルギーの大きいものを用いると好ましい。例えば
、ＫｒＦ、ＡｒＦ、ＸｅＣｌ、またはＸｅＦのエキシマレーザ発振器から射出されるレー
ザビームを用いてもよい。なお、レーザビームの形状が線状であっても構わない。
なお、異なる条件下において、複数回のレーザビーム照射を行っても構わない。例えば、
１回目のレーザビーム照射を希ガス雰囲気または減圧雰囲気で行い、２回目のレーザビー
ム照射を酸化性雰囲気で行うと、酸化物半導体膜１５６の酸素欠損を低減しつつ高い結晶
性が得られるため好ましい。
次に、酸化物半導体膜１５６をフォトリソグラフィ工程などによって加工して酸化物半導
体膜１６６を形成する（図２（Ｆ）参照。）。
次に、ゲート絶縁膜１５８、導電膜１６０をこの順番で成膜する（図３（Ａ）参照。）。
成膜方法は、いずれもスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法また
はＭＢＥ法などを用いればよい。
ゲート絶縁膜１５８は、好ましくは下地絶縁膜１５２と同様の方法で成膜する。
次に、フォトリソグラフィ工程などによって導電膜１６０を加工し、ゲート電極１１０を
形成する（図３（Ｂ）参照。）。
次に、ゲート電極１１０をマスクに用い、ゲート絶縁膜１５８を介して酸化物半導体膜１
５６の抵抗値を低減する機能を有する不純物１２０を添加し、高抵抗領域１０６ａおよび
低抵抗領域１０６ｂを有する酸化物半導体膜１０６を形成する（図３（Ｃ）参照。）。な
お、不純物１２０は、リン、窒素またはホウ素などを用いればよい。不純物１２０の添加
後に２５０℃以上６５０℃以下の温度で加熱処理を行う。なお、不純物１２０は、イオン
注入法を用いて添加すると、イオンドーピング法を用いて添加した場合と比べ、酸化物半
導体膜１０６中への水素の混入が少なくなるため好ましい。ただし、イオンドーピング法
を除外するものではない。
なお、ゲート絶縁膜１５８を介して不純物１２０を添加することにより、酸化物半導体膜
１０６に不純物１２０の添加する際に生じるダメージを低減することができる。
次に、絶縁膜１６２をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法また
はＭＢＥ法などを用いて成膜する（図３（Ｄ）参照。）。絶縁膜１６２は、下地絶縁膜１
５２と同様の方法で成膜してもよい。
次に、絶縁膜１６２をエッチングすることにより側壁絶縁膜１１２を形成する。該エッチ
ングは、異方性の高いエッチングを用いる。側壁絶縁膜１１２は、絶縁膜１６２に異方性
の高いエッチング工程を行うことで自己整合的に形成することができる。例えば、ドライ
エッチング法を用いると好ましい。ドライエッチング法に用いるエッチングガスとしては
、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンな
どのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を添加して
もよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング
法（ＲＩＥ法）を用いると好ましい。
側壁絶縁膜１１２を形成した後、ゲート絶縁膜１５８を加工し、ゲート絶縁膜１０８を形
成することができる（図４（Ａ）参照。）なお、側壁絶縁膜１１２の形成と同じ工程でゲ
ート絶縁膜１０８を形成しても構わない。
なお、ゲート電極１１０の形成直後の工程に代えて、側壁絶縁膜１１２の形成後にゲート
電極１１０および側壁絶縁膜１１２をマスクに用い、（ゲート絶縁膜１０８の形成前の場
合は、ゲート絶縁膜１５８を介して）酸化物半導体膜１６６へ不純物１２０を添加しても
構わない。こうすることで、側壁絶縁膜１１２と重畳する酸化物半導体膜１０６の領域を
高抵抗領域１０６ａに含めることができる。
次に、導電膜をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢ
Ｅ法などを用いて成膜し、フォトリソグラフィ工程などによって該導電膜を加工し、一対
の電極１１４を形成する（図４（Ｂ）参照。）。
次に、層間絶縁膜１１６をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法
またはＭＢＥ法などを用いて成膜し、一対の電極１１４を露出する開口部を設ける。なお
、層間絶縁膜１１６に樹脂材料を積層して設ける場合、さらにスピンコート法、スリット
コート法などを用いて樹脂材料を形成すればよい。樹脂材料に感光性材料を用いて形成し
てもよい。
次に、導電膜をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢ
Ｅ法などを用いて成膜し、フォトリソグラフィ工程などによって該導電膜を加工して、一
対の電極１１４のそれぞれと接する配線１１８を形成する（図４（Ｃ）参照。）。なお、
層間絶縁膜１１６として、少なくとも一部に２０ｎｍ以上、好ましくは５０ｎｍ以上、さ
らに好ましくは１００ｎｍ以上の厚さを有する酸化アルミニウム膜を用いると好ましい。
酸化アルミニウム膜を用いることによって、トランジスタの外部から水素または水などの
トランジスタの電気的特性に悪影響を及ぼす不純物の侵入を抑制できる。また、下地絶縁
膜１０２から放出された酸素がトランジスタから外方拡散することを抑制できる。これら
の効果は、酸化アルミニウム膜の膜質にもよるが、ある程度の厚さが必要とされる。ただ
し、あまりに酸化アルミニウム膜を厚くしすぎると生産性が低下してしまうため、適切な
厚さを選択するとよい。なお、酸化アルミニウム膜に代えて、窒化シリコンまたは窒化酸
化シリコンを用いても構わない。
ここで、第２の加熱処理を行う。第２の加熱処理は、層間絶縁膜１１６の形成後、配線１
１８の形成後、またはその両方に行えばよい。第２の加熱処理は、減圧雰囲気、不活性雰
囲気または酸化性雰囲気において、１５０℃以上５５０℃以下、好ましくは２５０℃以上
４００℃以下の温度で行う。第２の加熱処理を行うことで、下地絶縁膜１０２およびゲー
ト絶縁膜１０８から酸素が放出され、酸化物半導体膜１０６中の酸素欠損を低減すること
ができる。また、下地絶縁膜１０２と酸化物半導体膜１０６との界面準位密度、および酸
化物半導体膜１０６とゲート絶縁膜１０８との界面準位密度を低減することができるため
、トランジスタのしきい値電圧のばらつきを低減させ、かつ信頼性を向上させることがで
きる。なお、第２の加熱処理を、不純物１２０の添加後の加熱処理に代えても構わない。
また、層間絶縁膜１１６に樹脂材料を用いる場合、樹脂材料に対する加熱処理と第２の加
熱処理を共通化しても構わない。
以上の工程によって、図１（Ｂ）に示すトランジスタを作製することができる。
本実施の形態により、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、高
い信頼性を有し、オフ電流の極めて小さい酸化物半導体を用いたトランジスタを得ること
ができる。
そのため、本実施の形態で示した酸化物半導体膜を用いたトランジスタは、オフ電流が低
いという特性を有し、かつ高い電界効果移動度を有するため、トランジスタに高い電界効
果移動度が要求されるロジック回路にも適用することができる。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のトランジスタについて図５乃至図７な
どを用いて説明する。
図５は、トップゲート・ボトムコンタクト構造のトランジスタの上面図および断面図であ
る。図５（Ａ）にトランジスタの上面図を示す。また、図５（Ｂ）に図５（Ａ）の一点鎖
線Ａ－Ｂに対応する断面Ａ－Ｂを示す。
図５（Ｂ）に示すトランジスタは、基板２００と、基板２００上に設けられた下地絶縁膜
２０２と、下地絶縁膜２０２の溝部に設けられた一対の電極２１４と、下地絶縁膜２０２
および一対の電極２１４上に設けられた高抵抗領域２０６ａおよび低抵抗領域２０６ｂを
有する酸化物半導体膜２０６と、酸化物半導体膜２０６上に設けられたゲート絶縁膜２０
８と、ゲート絶縁膜２０８を介して酸化物半導体膜２０６と重畳して設けられたゲート電
極２１０と、ゲート絶縁膜２０８およびゲート電極２１０を覆って設けられた層間絶縁膜
２１６と、層間絶縁膜２１６、ゲート絶縁膜２０８および酸化物半導体膜２０６に設けら
れた開口部を介して一対の電極２１４と接続する配線２１８と、を有する。なお、図示し
ないが、層間絶縁膜２１６および配線２１８を覆って設けられた保護膜を有していても構
わない。該保護膜を設けることで、層間絶縁膜２１６の表面伝導に起因して生じる微小リ
ーク電流を低減することができる。
なお、基板２００、下地絶縁膜２０２、酸化物半導体膜２０６、ゲート絶縁膜２０８、ゲ
ート電極２１０、一対の電極２１４、層間絶縁膜２１６および配線２１８は、それぞれ基
板１００、下地絶縁膜１０２、酸化物半導体膜１０６、ゲート絶縁膜１０８、ゲート電極
１１０、一対の電極１１４、層間絶縁膜１１６および配線１１８と同様の材料および同様
の方法で形成すればよい。
図５（Ｂ）に示すトランジスタは、一対の電極２１４が酸化物半導体膜２０６の下部で接
している点で図１（Ｂ）に示すトランジスタと異なる。このような構造とすることで、一
対の電極２１４を形成する際に、酸化物半導体膜２０６の一部がプラズマや薬液などに曝
されてしまうことがない。したがって、酸化物半導体膜２０６を薄く形成する場合（例え
ば、５ｎｍ以下の厚さで形成する場合）などに好ましい構造である。
図５（Ｂ）に示すトランジスタの作製方法の一例を以下に示す。
まず、基板２００に下地絶縁膜２５２を成膜する（図６（Ａ）参照。）。
次に、下地絶縁膜２５２を加工して下地絶縁膜２０２を形成する（図６（Ｂ）参照。）。
次に、導電膜２６４を成膜する（図６（Ｃ）参照。）。
次に、ＣＭＰ処理を行い、下地絶縁膜２０２と表面の高さが揃った一対の電極２１４を形
成する（図６（Ｄ）参照。）。
次に、酸化物半導体膜２５６を形成する（図６（Ｅ）参照。）。
次に、第１の加熱処理を行う。第１の加熱処理の詳細は実施の形態１の説明を参照する。
次に、ゲート絶縁膜２０８、導電膜２６０をこの順番で成膜する（図６（Ｆ）参照。）。
次に、導電膜２６０を加工してゲート電極２１０を形成する（図７（Ａ）参照。）。
次に、ゲート電極２１０をマスクに用い、ゲート絶縁膜２０８を介して酸化物半導体膜２
５６の抵抗値を低減する機能を有する不純物２２０を添加し、高抵抗領域２０６ａおよび
低抵抗領域２０６ｂを有する酸化物半導体膜２０６を形成する（図７（Ｂ）参照。）。不
純物２２０に関しては、実施の形態１における不純物１２０の材料、添加方法およびその
後の加熱処理の説明を参照する。
次に、層間絶縁膜２１６を成膜し、一対の電極２１４を露出する開口部を設ける。次に、
導電膜を成膜し、該導電膜を加工して、一対の電極２１４のそれぞれと接する配線２１８
を形成する（図７（Ｃ）参照。）。
ここで、第２の加熱処理を行う。第２の加熱処理の詳細は実施の形態１の説明を参照する
。
以上の工程によって、図５（Ｂ）に示すトランジスタを作製することができる。
本実施の形態により、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、高
い信頼性を有し、オフ電流の極めて小さい酸化物半導体を用いたトランジスタを得ること
ができる。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示したトランジスタを用いて、半
導体装置であるメモリを作製する例について説明する。
揮発性メモリの代表的な例としては、記憶素子を構成するトランジスタを選択してキャパ
シタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持
するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
メモリに含まれるトランジスタの一部に実施の形態１または実施の形態２で示したトラン
ジスタを適用することができる。
例えば、実施の形態１で示したトランジスタを適用した半導体装置であるＤＲＡＭの例に
ついて図８を用いて説明する。
図８（Ａ）にＤＲＡＭの断面図を示す。トランジスタ３４０は、基板１００と、基板１０
０上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２の周辺に設けられた保護絶縁膜
１０４と、下地絶縁膜１０２および保護絶縁膜１０４上に設けられた高抵抗領域１０６ａ
および低抵抗領域１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上に
設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８を介して高抵抗領域１０６ａと重
畳して設けられたゲート電極１１０と、ゲート電極１１０の側面と接する側壁絶縁膜１１
２と、少なくとも低抵抗領域１０６ｂおよび側壁絶縁膜１１２と接する一対の電極１１４
と、を有する。なお、高抵抗領域１０６ａは、ゲート電極１１０にトランジスタ３４０の
しきい値電圧以上の電圧が印加されたときチャネルを形成する。
また、トランジスタ３４０は、トランジスタ３４０を覆って設けられた層間絶縁膜３２４
と、層間絶縁膜３２４上に設けられた電極３２６と、を有している。一対の電極１１４の
うち一方と、層間絶縁膜３２４と、電極３２６とによって、キャパシタ３３０を構成する
。なお、図では平行平板型のキャパシタを示すが、容量を大きくするためにスタック型ま
たはトレンチ型のキャパシタを使用してもよい。
さらに、トランジスタ３４０は、層間絶縁膜３２４と、電極３２６とを覆って設けられた
層間絶縁膜１１６と、層間絶縁膜１１６および層間絶縁膜３２４に設けられた開口部を介
して一対の電極１１４のうち他方と接続する配線１１８と、を有する。なお、図示しない
が、層間絶縁膜１１６および配線１１８を覆って設けられた保護膜を有していても構わな
い。該保護膜を設けることで、層間絶縁膜１１６の表面伝導に起因して生じる微小リーク
電流を低減することができ、トランジスタのオフ電流を低減することができる。
図８（Ｂ）は、図８（Ａ）に示すＤＲＡＭの回路図である。ＤＲＡＭは、ビット線ＢＬと
、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を
有する。なお、トランジスタＴｒは、トランジスタ３４０に相当し、キャパシタＣは、キ
ャパシタ３３０に相当する。
キャパシタＣに保持された電位の時間変化は、トランジスタＴｒのオフ電流によって図８
（Ｃ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電
された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。
この期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間にリ
フレッシュ動作を行う必要がある。
ここで、トランジスタＴｒにトランジスタ３４０を適用することにより、トランジスタＴ
ｒのオフ電流を極めて小さくすることができるため、保持期間Ｔ＿１を長くすることがで
きる。即ち、リフレッシュ動作の間隔を長くとることが可能となるため、ＤＲＡＭの消費
電力を低減することができる。また、トランジスタＴｒの電界効果移動度が高いため、Ｄ
ＲＡＭを高速動作させることができる。
例えば、高純度化され、オフ電流が１×１０－１８Ａ以下、１×１０－２１Ａ以下、好ま
しくは１×１０－２４Ａ以下となった酸化物半導体膜を用いたトランジスタでＤＲＡＭを
構成すると、リフレッシュ動作の間隔を数十秒～数十年間とすることができる。
以上のように、本発明の一態様に係るトランジスタをＤＲＡＭに適用することによって、
信頼性が高く、消費電力の小さく、かつ高速動作が可能なＤＲＡＭを得ることができる。
次に、実施の形態１で示したトランジスタを適用した半導体装置である不揮発性メモリの
例について図９を用いて説明する。
図９（Ａ）に、不揮発性メモリの断面図を示す。トランジスタ３５０は、基板１００と、
基板１００上に設けられた下地絶縁膜３８２と、下地絶縁膜３８２上に設けられた第１の
抵抗領域３８４ａ、第２の抵抗領域３８４ｂ、および第３の抵抗領域３８４ｃを有する半
導体膜３８４と、半導体膜３８４上に設けられたゲート絶縁膜３８６と、ゲート絶縁膜３
８６を介して第１の抵抗領域３８４ａと重畳して設けられたゲート電極３９２と、ゲート
電極３９２の側面と接する側壁絶縁膜３９４と、を有する。半導体膜３８４において、第
１の抵抗領域３８４ａ、第２の抵抗領域３８４ｂ、第３の抵抗領域３８４ｃの順で抵抗が
低くなる。なお、第１の抵抗領域３８４ａは、ゲート電極３９２にトランジスタ３５０の
しきい値電圧以上の電圧が印加されたときチャネルを形成する。図示しないが、第３の抵
抗領域３８４ｃと接する一対の電極を設けてもよい。
トランジスタ３５０として、酸化物半導体膜以外の半導体膜、例えば、多結晶シリコン膜
、単結晶シリコン膜、多結晶ゲルマニウム膜、単結晶ゲルマニウム膜などの第１４族元素
を含む半導体膜を有するトランジスタを用いてもよいし、実施の形態１または実施の形態
２で示した酸化物半導体膜を用いたトランジスタを用いてもよい。
また、トランジスタ３５０に接して層間絶縁膜３９６が設けられている。なお、層間絶縁
膜３９６は、トランジスタ３４０の形成面でもあるため、層間絶縁膜３９６の表面は可能
な限り平坦とする。具体的には、層間絶縁膜３９６の表面は、Ｒａが１ｎｍ以下、好まし
くは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下であると好ましい。
層間絶縁膜３９６は、単層または積層構造で設ければよく、酸化物半導体膜１０６と接す
る層を加熱処理により酸素を放出する絶縁膜とすると好ましい。
層間絶縁膜３９６上にトランジスタ３４０が設けられている。トランジスタ３４０が有す
る一対の電極１１４のうち一方は、トランジスタ３５０が有するゲート電極３９２と接続
されている。また、トランジスタ３４０が有する一対の電極１１４のうち一方と、層間絶
縁膜３２４と、電極３２６とによってキャパシタ３３０が構成されている。なお、図では
平行平板型のキャパシタを示すが、容量を大きくするためにスタック型またはトレンチ型
のキャパシタを使用してもよい。
図９（Ｂ）は、図９（Ａ）に示す不揮発性メモリの回路図である。不揮発性メモリは、ト
ランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、
トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と
、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２
のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接
続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトラ
ンジスタＴｒ＿２のゲートと接続するフローティングゲートＦＧと、を有する。なお、ト
ランジスタＴｒ＿１は、トランジスタ３４０に相当し、トランジスタＴｒ＿２は、トラン
ジスタ３５０に相当し、キャパシタＣは、キャパシタ３３０に相当する。
なお、本実施の形態に示す不揮発性メモリは、フローティングゲートＦＧの電位に応じて
、トランジスタＴｒ＿２の見かけ上のしきい値電圧が変動することを利用したものである
。例えば、図９（Ｃ）は容量線ＣＬの電位ＶＣＬと、トランジスタＴｒ＿２を流れるドレ
イン電流Ｉｄｓ＿２との関係を説明する図である。
ここで、フローティングゲートＦＧは、トランジスタＴｒ＿１を介して、電位を調整する
ことができる。例えば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート線Ｇ
Ｌ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上と
することで、フローティングゲートＦＧの電位をＨＩＧＨにすることができる。また、ゲ
ート線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、
フローティングゲートＦＧの電位をＬＯＷにすることができる。
そのため、ＦＧ＝ＬＯＷで示したＶＣＬ－Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示した
ＶＣＬ－Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、Ｖ
ＣＬ＝０Ｖにてドレイン電流Ｉｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝Ｈ
ＩＧＨでは、ＶＣＬ＝０Ｖにてドレイン電流Ｉｄｓ＿２が大きいため、データ１となる。
このようにして、データを記憶することができる。
ここで、トランジスタＴｒ＿１にトランジスタ３４０を適用することにより、トランジス
タＴｒ＿１のオフ電流を極めて小さくすることができるため、図９（Ｂ）に示すフローテ
ィングゲートＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリークす
ることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、
トランジスタＴｒ＿１の電界効果移動度が高いため、不揮発性メモリを高速動作させるこ
とができる。
以上のように、本発明の一態様に係るトランジスタを不揮発性メモリに適用することによ
って、長期間の信頼性が高く、消費電力の小さく、かつ高速動作が可能な不揮発性メモリ
を得ることができる。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
（実施の形態４）
実施の形態１または実施の形態２で示したトランジスタ、および実施の形態３で示した半
導体装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）を構成することができる。
図１０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１０（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図１０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず
、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図１０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、実施の形態３の半導体装置が設け
られている。
図１０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１
１９６が有する半導体装置において、位相反転素子によるデータの保持を行うか、キャパ
シタによるデータの保持を行うか、を選択する。位相反転素子によるデータの保持を行う
場合、レジスタ１１９６内の半導体装置への電源電圧の供給が行われる。キャパシタによ
るデータの保持を行う場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９
６内の半導体装置への電源電圧の供給を停止することができる。
電源停止に関しては、図１０（Ｂ）または図１０（Ｃ）に示すように、半導体装置群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図１０（Ｂ）および図１０（Ｃ）の回路の説
明を行う。
図１０（Ｂ）および図１０（Ｃ）では、半導体装置への電源電位の供給を制御するスイッ
チング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例
を示す。
図１０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、半導体装置１１４２を複
数有する半導体装置群１１４３とを有している。具体的に、各半導体装置１１４２には、
実施の形態３に示す半導体装置を用いることができる。半導体装置群１１４３が有する各
半導体装置１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位Ｖ
ＤＤが供給されている。さらに、半導体装置群１１４３が有する各半導体装置１１４２に
は、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１０（Ｂ）では、スイッチング素子１１４１として、実施の形態１または実施の形態２
で示したトランジスタを用いることができる。該トランジスタは、そのゲートに与えられ
る信号ＳｉｇＡによりスイッチングが制御される。
なお、図１０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図１０（Ｃ）には、半導体装置群１１４３が有する各半導体装置１１４２に、スイ
ッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装
置の一例を示す。スイッチング素子１１４１により、半導体装置群１１４３が有する各半
導体装置１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
半導体装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例
えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力
を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減
することができる。
また、実施の形態１または実施の形態２で示したトランジスタ、および実施の形態３で示
した半導体装置を用いることで、低消費電力で高速動作が可能なＣＰＵを得ることができ
る。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
（実施の形態５）
本実施の形態では、実施の形態３または実施の形態４を適用した電子機器の例について説
明する。
図１１（Ａ）は携帯型情報端末である。携帯型情報端末は、筐体５００と、ボタン５０１
と、マイクロフォン５０２と、表示部５０３と、スピーカ５０４と、カメラ５０５と、を
具備し、携帯型電話機としての機能を有する。図示しないが、携帯型情報端末のメモリま
たはＣＰＵとして実施の形態３で示した半導体装置または実施の形態４に示したＣＰＵを
用いることができる。
図１１（Ｂ）は、デジタルスチルカメラである。デジタルスチルカメラは、筐体５２０と
、ボタン５２１と、マイクロフォン５２２と、表示部５２３と、を具備する。図示しない
が、デジタルスチルカメラのメモリとして、実施の形態３に示した半導体装置を用いるこ
とができる。
本発明の一態様に係るトランジスタ、または半導体装置を用いることで、信頼性が高く、
高性能の電子機器を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜の結晶状態について説明する。
まずは、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜のＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉ
ｏｎ）分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ Ａ
ＤＶＡＮＣＥを用い、Ｏｕｔ－ｏｆ－Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試
料Ｂの作製方法を説明する。
まず、脱水素化処理済みの石英基板を準備した。
次に、石英基板上にＩｎ－Ｓｎ－Ｚｎ－Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（
ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩ
ｎ－Ｓｎ－Ｚｎ－Ｏターゲットを用いた。なお、成膜時の基板加熱温度は室温または２０
０℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図１９に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピーク
が観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ～３８ｄｅ
ｇに結晶由来のピークが観測された。
次に、試料Ｂの透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）断面像を図２０および図２１に示す。
図２０および図２１は、それぞれ５０万倍および４００万倍のＴＥＭ断面像である。なお
、ＴＥＭは、日立Ｈ－９０００ＮＡＲを用い、加速電圧を３００ｋＶとした。
図２０および図２１に示すように、試料ＢにおけるＩｎ－Ｓｎ－Ｚｎ－Ｏ膜は様々な結晶
方位を有する多結晶であることがわかる。
本実施例では、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜を酸化物半導体膜に用いたトランジスタの電気的
特性について説明する。
図１２は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図
１２（Ａ）はトランジスタの上面図である。また、図１２（Ｂ）は図１２（Ａ）の一点鎖
線Ａ－Ｂに対応する断面図である。
図１２（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁
膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜
６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に
設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と
重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を
覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８と層間絶縁膜６１６に設けら
れた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および
配線６１８を覆って設けられた保護膜６２０と、を有する。
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物
半導体膜６０６としてはＩｎ－Ｓｎ－Ｚｎ－Ｏ膜を、一対の電極６１４としてはタングス
テン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それ
ぞれ用いた。
なお、図１２（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極
６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電
極６１４のはみ出しをｄＷと呼ぶ。
図１２（Ｂ）に示す構造のトランジスタの作製方法を以下に説明する。
まず、基板６００の表面に対し、アルゴン雰囲気でプラズマ処理を行った。プラズマ処理
は、スパッタリング装置を用い、基板６００側にバイアス電力を２００Ｗ（ＲＦ）印加し
て３分間行った。
続けて、真空状態を保ったまま、下地絶縁膜６０２である酸化シリコン膜を３００ｎｍの
厚さで成膜した。
酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を１５００Ｗ（ＲＦ）
として成膜した。ターゲットは、石英ターゲットを用いた。なお、成膜時の基板加熱温度
は１００℃とした。
次に、下地絶縁膜６０２の表面をＣＭＰ処理し、Ｒａ＝０．２ｎｍ程度まで平坦化した。
次に、酸化物半導体膜であるＩｎ－Ｓｎ－Ｚｎ－Ｏ膜を１５ｎｍの厚さで成膜した。
Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積
比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ
：Ｚｎ＝１：１：１［原子数比］のＩｎ－Ｓｎ－Ｚｎ－Ｏターゲットを用いた。なお、成
膜時の基板加熱温度は２００℃とした。
次に、加熱処理を、２５０℃、４５０℃または６５０℃の温度で行った。加熱処理は、は
じめに窒素雰囲気で１時間の加熱処理を行い、温度を保持したままさらに酸素雰囲気で１
時間の加熱処理を行った。
次に、フォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体膜６０
６を形成した。
次に、タングステン膜を５０ｎｍの厚さで成膜した。
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（Ｄ
Ｃ）として成膜した。なお、成膜時の基板加熱温度は２００℃とした。
次に、フォトリソグラフィ工程によってタングステン膜を加工して、一対の電極６１４を
形成した。
次に、ゲート絶縁膜６０８である酸化シリコン膜を１００ｎｍの厚さで成膜した。なお、
酸化シリコン膜の比誘電率は３．８とした。
ゲート絶縁膜６０８である酸化シリコン膜は、下地絶縁膜６０２と同様の方法で成膜した
。
次に、窒化タンタル膜およびタングステン膜を、この順番でそれぞれ１５ｎｍおよび１３
５ｎｍの厚さで成膜した。
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で
電力を１０００Ｗ（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（Ｄ
Ｃ）として成膜した。なお、成膜時の基板加熱温度は２００℃とした。
次に、フォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して
、ゲート電極６１０を形成した。
次に、層間絶縁膜６１６となる酸化窒化シリコン膜を３００ｎｍの厚さで成膜した。
層間絶縁膜６１６となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸
化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜した。なお、成膜時
の基板加熱温度は３２５℃とした。
次に、フォトリソグラフィ工程によって層間絶縁膜６１６となる酸化窒化シリコン膜を加
工した。
次に、層間絶縁膜６１６となる感光性ポリイミドを１５００ｎｍの厚さで成膜した。
次に、層間絶縁膜６１６となる酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフ
ォトマスクを用いて層間絶縁膜６１６となる感光性ポリイミドを露光し、その後現像し、
感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わせて
層間絶縁膜６１６を形成した。加熱処理は、窒素雰囲気において、３００℃の温度で行っ
た。
次に、チタン膜、アルミニウム膜およびチタン膜を、この順番でそれぞれ５０ｎｍ、１０
０ｎｍおよび５ｎｍの厚さで成膜した。
チタン膜は、二層ともにスパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ
（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
アルミニウム膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（Ｄ
Ｃ）として成膜した。なお、成膜時に基板加熱は行っていない。
次に、フォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工
して、配線６１８を形成した。
次に、保護膜６２０である感光性ポリイミド膜を１５００ｎｍの厚さで成膜した。
次に、配線６１８のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイ
ミドを露光し、その後現像して、保護膜６２０に配線６１８を露出する開口部を形成した
。
次に、感光性ポリイミド膜を硬化させるために加熱処理を行った。加熱処理は、層間絶縁
膜６１６で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行った。
以上の工程で、図１２（Ｂ）に示す構造のトランジスタを作製した。
次に、図１２（Ｂ）に示す構造のトランジスタの電気的特性を評価した。
本実施例に示す構造のトランジスタにおけるＶｇｓ－Ｉｄｓ特性を測定し、結果を図１３
および図１４に示す。測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅
Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが片側３μｍ（合計６μｍ）で
ある。なお、Ｖｄｓは１０Ｖとした。
図１３および図１４に、トランジスタのＩｄｓ（実線）および電界効果移動度（点線）と
Ｖｇｓ依存性を示す。
ここで、各試料は酸化物半導体膜６０６成膜後に行う加熱処理条件が異なる。試料１は加
熱処理なしである。なお、試料２乃至試料４は、それぞれ２５０℃、４５０℃、６５０℃
の温度で加熱処理を行っている。
ここで、図１３（Ａ）は試料１、図１３（Ｂ）は試料２、図１４（Ａ）は試料３、図１４
（Ｂ）は試料４とそれぞれ対応する。
試料１乃至試料４では、全ての試料でトランジスタのスイッチング特性が得られているこ
とがわかる。また、試料１と、試料２乃至試料４と、を比較すると、酸化物半導体膜の成
膜後に加熱処理を行うことでトランジスタの電界効果移動度が高くなることがわかる。発
明者等は、これが加熱処理により酸化物半導体膜中の不純物濃度を低減されたためである
、と考えた。したがって、酸化物半導体膜の成膜後に行う加熱処理によって酸化物半導体
膜中の不純物濃度を低減し、その結果、トランジスタの電界効果移動度を理想的な電界効
果移動度に近づけることができたとわかる。
このように、酸化物半導体膜の成膜後に加熱処理を行うことで、酸化物半導体膜中の不純
物濃度が低減され、その結果トランジスタの電界効果移動度を高めることができたとわか
る。
本実施例では、実施例２で作製した試料１および試料４のトランジスタに対してＢＴ試験
を行った。
本実施例におけるＢＴ試験について説明する。ＢＴ試験を行うトランジスタは実施例２で
示したトランジスタと同様の構造とした。
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ－Ｉｄｓ特性の
測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート
絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し
、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖ
ｄｓを１０Ｖとし、トランジスタのＶｇｓ－Ｉｄｓ測定を行った。これをプラスＢＴ試験
と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ－Ｉｄ
ｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に
、ゲート絶縁膜６０８に印加される電界強度が－２ＭＶ／ｃｍとなるようにＶｇｓに－２
０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２
５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ－Ｉｄｓ測定を行った。これをマ
イナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図１５（Ａ）に、マイナスＢＴ試験の結果を図１５（Ｂ
）に示す。また、試料４のプラスＢＴ試験の結果を図１６（Ａ）に、マイナスＢＴ試験の
結果を図１６（Ｂ）に示す。なお、図には、ＢＴ試験前後のＶｇｓ－Ｉｄｓ特性の変動を
わかりやすくするため、矢印を付している。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ
１．８０Ｖおよび－０．４２Ｖであった。また、試料４のプラスＢＴ試験およびマイナス
ＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料４は、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性の高
いトランジスタであることがわかる。
本実施例では、実施例２で作製した試料４のトランジスタにおいて、基板温度と電気的特
性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお
、基板温度は－４０℃、－２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。
図１７に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、
図１８（Ａ）に基板温度としきい値電圧の関係を、図１８（Ｂ）に基板温度と電界効果移
動度の関係を示す。
図１８（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は０．３８Ｖ（－４０℃）～－１．０８Ｖ（１５０℃）であった。
また、図１８（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は３７．４ｃｍ２／Ｖｓ（－４０℃）～３３．４ｃｍ２／Ｖｓ（１５０℃
）であった。
試料４は、上述の温度範囲において電気的特性の変動が小さいことがわかる。
本実施例では、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜を用いたトランジスタのチャネル幅が１μｍ当た
りのオフ電流を評価した。
測定に用いたトランジスタの構造は、実施例２の図１２に示すトランジスタにおいて、Ｌ
が３μｍ、Ｗが１０ｃｍ、Ｌｏｖが－２μｍ、ｄＷが０μｍである。なお、Ｌｏｖが－２
μｍということは、ゲート電極６１０と一対の電極６１４の重なりがなく、その幅が片側
で２μｍずつ（合計４μｍ）となる構造（いわゆるオフセット領域（Ｌｏｆｆ）を有する
構造）である。
なお、本実施例において、酸化物半導体膜６０６およびゲート絶縁膜６０８は実施例２と
は異なる方法で設けられる。
以下に、本実施例における酸化物半導体膜６０６の形成方法について説明する。
まず、酸化物半導体膜であるＩｎ－Ｓｎ－Ｚｎ－Ｏ膜を１５ｎｍの厚さで成膜する。
Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積
比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。ターゲットは、Ｉｎ：Ｓｎ
：Ｚｎ＝１：１：１［原子数比］のＩｎ－Ｓｎ－Ｚｎ－Ｏターゲットを用いる。なお、成
膜時の基板加熱および成膜後の加熱処理は行っていない。
次に、フォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体膜６０
６を形成する。
同様にゲート絶縁膜６０８の成膜方法について以下に説明する。
まず、ゲート絶縁膜６０８として酸化窒化シリコン膜を３００ｎｍの厚さで成膜する。
酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸化窒素＝１：２００の混
合雰囲気で電力を１５０Ｗ（ＲＦ）として成膜する。なお、成膜時の基板加熱温度は４０
０℃とする。
なお、本実施例において、基板６００、下地絶縁膜６０２、一対の電極６１４、ゲート電
極６１０、層間絶縁膜６１６、配線６１８および保護膜６２０は、実施例２と同様の方法
および同様の材料で設けられる。
図２２に、トランジスタのオフ電流と測定時に基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時に基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
以下にトランジスタのオフ電流の測定方法を簡単に説明する。なお測定対象となるトラン
ジスタを第１のトランジスタと呼ぶ。
第１のトランジスタのドレインはフローティングゲートＦＧと接続され、フローティング
ゲートＦＧは第２のトランジスタのゲートと接続される。
まず、第１のトランジスタをオフ状態とし、次に、フローティングゲートＦＧに電荷を与
える。なお、第２のトランジスタには一定のドレイン電圧が印加されている。
このとき、フローティングゲートＦＧの電荷が第１のトランジスタを通じて徐々にリーク
する。フローティングゲートＦＧの電荷が抜けると、第２のトランジスタのソース電位が
変化する。このソース電位の時間に対する変化量から第１のトランジスタからリークする
電荷量が見積もられ、オフ電流を測定することができる。
図２２より、本実施例で示したトランジスタは、チャネル幅が１μｍ当たりのオフ電流（
単位：Ａ／μｍ）が、測定時の基板温度が８５℃のとき２×１０－２１Ａ／μｍ（２ｚＡ
／μｍ）であった。
本実施例に示したように、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜を用いたトランジスタのオフ電流は極
めて小さいことがわかる。
１００ 基板
１０２ 下地絶縁膜
１０４ 保護絶縁膜
１０６ 酸化物半導体膜
１０６ａ 高抵抗領域
１０６ｂ 低抵抗領域
１０８ ゲート絶縁膜
１１０ ゲート電極
１１２ 側壁絶縁膜
１１４ 一対の電極
１１６ 層間絶縁膜
１１８ 配線
１２０ 不純物
１５２ 下地絶縁膜
１５４ 保護絶縁膜
１５６ 酸化物半導体膜
１５８ ゲート絶縁膜
１６０ 導電膜
１６２ 絶縁膜
１６６ 酸化物半導体膜
２００ 基板
２０２ 下地絶縁膜
２０６ 酸化物半導体膜
２０６ａ 高抵抗領域
２０６ｂ 低抵抗領域
２０８ ゲート絶縁膜
２１０ ゲート電極
２１４ 一対の電極
２１６ 層間絶縁膜
２１８ 配線
２２０ 不純物
２５２ 下地絶縁膜
２５６ 酸化物半導体膜
２６０ 導電膜
２６４ 導電膜
３２４ 層間絶縁膜
３２６ 電極
３３０ キャパシタ
３４０ トランジスタ
３５０ トランジスタ
３８２ 下地絶縁膜
３８４ 半導体膜
３８４ａ 抵抗領域
３８４ｂ 抵抗領域
３８４ｃ 抵抗領域
３８６ ゲート絶縁膜
３９２ ゲート電極
３９４ 側壁絶縁膜
３９６ 層間絶縁膜
５００ 筐体
５０１ ボタン
５０２ マイクロフォン
５０３ 表示部
５０４ スピーカ
５０５ カメラ
５２０ 筐体
５２１ ボタン
５２２ マイクロフォン
５２３ 表示部
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 一対の電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
１１４１ スイッチング素子
１１４２ 半導体装置
１１４３ 半導体装置群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ

Claims (1)

  1. 酸化物半導体膜を１００℃以上６００℃以下の基板温度で成膜し、その後２５０℃以上６５０℃以下の温度で加熱処理を行い、
    前記酸化物半導体膜上に、少なくとも前記酸化物半導体膜と一部が接する一対の電極を形成し、
    前記酸化物半導体膜および前記一対の電極上にゲート絶縁膜を成膜し、
    前記ゲート絶縁膜を介して前記酸化物半導体膜上にゲート電極を形成する、半導体装置の作製方法。
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JP (7) JP5902548B2 (ja)
KR (1) KR101999096B1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP6041707B2 (ja) 2012-03-05 2016-12-14 株式会社半導体エネルギー研究所 ラッチ回路および半導体装置
US9577107B2 (en) 2013-03-19 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and method for forming oxide semiconductor film
JP6108898B2 (ja) 2013-03-19 2017-04-05 株式会社東芝 表示装置、薄膜トランジスタ、表示装置の製造方法及び薄膜トランジスタの製造方法
JP6401483B2 (ja) * 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102222344B1 (ko) * 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102232133B1 (ko) * 2013-08-22 2021-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9859439B2 (en) * 2013-09-18 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20150287831A1 (en) * 2014-04-08 2015-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including semiconductor device
JP6417125B2 (ja) * 2014-06-25 2018-10-31 株式会社ジャパンディスプレイ 半導体装置
EP2960943B1 (en) * 2014-06-27 2019-08-07 LG Display Co., Ltd. Thin film transistor of display apparatus
JP6375165B2 (ja) 2014-07-23 2018-08-15 株式会社ジャパンディスプレイ 表示装置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101967564B1 (ko) * 2014-10-27 2019-04-09 후지필름 가부시키가이샤 금속 산화물 반도체막의 제조 방법과, 금속 산화물 반도체막, 박막 트랜지스터 및 전자 디바이스
KR102308648B1 (ko) 2016-03-22 2021-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
US10096720B2 (en) * 2016-03-25 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
CN106783624A (zh) * 2016-12-31 2017-05-31 杭州潮盛科技有限公司 晶体管阈值电压调节方法及反相器制备方法
JP2018129430A (ja) 2017-02-09 2018-08-16 株式会社ジャパンディスプレイ 半導体装置
US11329047B2 (en) * 2018-04-18 2022-05-10 Intel Corporation Thin-film transistor embedded dynamic random-access memory with shallow bitline
CN109004058B (zh) * 2018-07-11 2020-06-30 浙江大学 一种具有光学栅极的锗沟道场效应晶体管器件及其制造方法
US11450669B2 (en) 2018-07-24 2022-09-20 Intel Corporation Stacked thin-film transistor based embedded dynamic random-access memory
CN110224740B (zh) * 2019-06-06 2022-03-25 上海航天测控通信研究所 中继终端中频处理机
CN113889488A (zh) * 2021-09-18 2022-01-04 厦门天马显示科技有限公司 显示面板及显示装置

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2007100A (en) 1934-01-30 1935-07-02 Anthony A Varese Combined cap and pressure applying attachment
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05175231A (ja) * 1991-12-24 1993-07-13 Seiko Epson Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3215287B2 (ja) * 1995-04-19 2001-10-02 シャープ株式会社 薄膜トランジスタ、その製造方法および液晶表示装置
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH11163363A (ja) * 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000286423A (ja) * 1998-05-26 2000-10-13 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP5038560B2 (ja) * 2001-08-01 2012-10-03 ゲットナー・ファンデーション・エルエルシー 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005228819A (ja) * 2004-02-10 2005-08-25 Mitsubishi Electric Corp 半導体装置
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP2006287084A (ja) * 2005-04-04 2006-10-19 Rohm Co Ltd 薄膜トランジスタ素子およびその製造方法
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
GB2425401A (en) * 2005-04-21 2006-10-25 Stuart Philip Speakman Manufacture of microstructures using peelable mask
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US7982215B2 (en) 2005-10-05 2011-07-19 Idemitsu Kosan Co., Ltd. TFT substrate and method for manufacturing TFT substrate
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5285235B2 (ja) * 2006-04-28 2013-09-11 株式会社半導体エネルギー研究所 半導体装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5415001B2 (ja) * 2007-02-22 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5466939B2 (ja) * 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5242083B2 (ja) * 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
JPWO2009034953A1 (ja) * 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
US8047442B2 (en) * 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR20090108431A (ko) * 2008-04-11 2009-10-15 삼성전자주식회사 표시 기판 및 그 제조 방법
KR101213707B1 (ko) * 2008-07-08 2012-12-18 엘지디스플레이 주식회사 폴리실리콘 박막트랜지스터 및 그 제조방법
KR101538283B1 (ko) 2008-08-27 2015-07-22 이데미쓰 고산 가부시키가이샤 전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI474408B (zh) 2008-12-26 2015-02-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010165922A (ja) 2009-01-16 2010-07-29 Idemitsu Kosan Co Ltd 電界効果型トランジスタ、電界効果型トランジスタの製造方法及び半導体素子の製造方法
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP2011009393A (ja) * 2009-06-25 2011-01-13 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置
JP5528734B2 (ja) 2009-07-09 2014-06-25 富士フイルム株式会社 電子素子及びその製造方法、表示装置、並びにセンサー
WO2011027715A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5352391B2 (ja) * 2009-09-14 2013-11-27 株式会社ジャパンディスプレイ 表示装置
CN104934483B (zh) 2009-09-24 2018-08-10 株式会社半导体能源研究所 半导体元件及其制造方法
KR101914026B1 (ko) * 2009-09-24 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
WO2011052367A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102333270B1 (ko) 2009-12-04 2021-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9111795B2 (en) * 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film

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