KR20190125252A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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Abstract

본 발명은 산화물 반도체막과 접촉하여 형성된 절연막으로 인듐이 확산되는 것을 억제하고, 또한, 산화물 반도체막을 사용한 트랜지스터에서 산화물 반도체막과 접촉된 절연막의 계면 특성을 양호하게 하고, 안정된 전기적 특성을 갖고, 신뢰성이 높은 반도체 장치를 제공한다.
인듐을 함유한 산화물 반도체막에서 표면의 인듐 농도를 저감시킴으로써 산화물 반도체막 위에 접촉하여 형성된 절연막으로 인듐이 확산되는 것을 방지한다. 또한, 산화물 반도체막 표면의 인듐 농도를 저감시킴으로써 표면에 실질적으로 인듐을 함유하지 않은 층을 형성할 수 있고, 이 층을 절연막의 일부로 함으로써 산화물 반도체막과 상기 산화물 반도체막과 접촉된 절연막의 계면 특성을 양호하게 한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 트랜지스터 등의 반도체 소자를 포함한 회로를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터(thyristor), 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로나, 액정 표시 장치로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치 등을 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 발광 표시 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터는 비정질 실리콘, 다결정 실리콘 등으로 구성되어 있다. 비정질 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 높지만 유리 기판의 대면적화에는 적합하지 않다는 결점을 갖는다.
실리콘을 사용한 트랜지스터에 대하여 산화물 반도체를 사용하여 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체로서 In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허 문헌 1 및 특허 문헌 2에 개시되어 있다.
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보
실리콘을 사용한 트랜지스터는 게이트 절연막으로서 실리콘 산화막이 흔히 사용되고 있고, 활성층과 게이트 절연막을 구성하는 주된 원소가 같다. 따라서, 활성층과 게이트 절연막의 계면에서 주된 원소가 서로 다른 막들의 계면보다 변형 등이 생기기 어렵고, 정합이 좋다. 그러나, 산화물 반도체를 사용한 트랜지스터의 경우에도 실리콘을 사용한 트랜지스터와 마찬가지로 게이트 절연막으로서 실리콘 산화막을 사용하는 일이 많고, 산화물 반도체막과 게이트 절연막을 구성하는 주된 원소가 다르기 때문에 계면에서의 정합이 나쁘다. 따라서, 계면 준위가 증가되기 쉽고 또한 계면 특성이 불안정하므로 트랜지스터의 신뢰성이 떨어진다.
또한, In-Ga-Zn계 산화물에서 산소(O)와 금속의 결합 에너지는 인듐(In)이 가장 약하고, 트랜지스터 제작 공정에서의 가열 처리 등에 의하여 결합이 끊어져 산화물 반도체막과 접촉된 절연막으로 인듐이 확산되는 것이 염려된다. 따라서, 예를 들어, 게이트 절연막 등으로 불순물로서 인듐이 확산되어 누설 전류의 증가를 일으킨다.
본 발명은 산화물 반도체막과 접촉하여 형성된 절연막으로 인듐이 확산되는 것을 억제하는 것을 과제 중 하나로 한다.
본 발명은 산화물 반도체를 사용한 트랜지스터에서 산화물 반도체막과 그것과 접촉된 절연막과의 계면 특성을 양호하게 함으로써 안정적인 전기적 특성을 갖고, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명은 인듐을 함유한 산화물 반도체막에서 산화물 반도체막 표면의 인듐 농도를 저감시킴으로써 산화물 반도체막 위에 접촉하여 형성된 절연막으로 인듐이 확산되는 것을 방지하는 것을 기술적 사상으로 한다.
또한, 산화물 반도체막 표면의 인듐 농도를 저감시킴으로써 산화물 반도체막 표면에 실질적으로 인듐을 함유하지 않은 층을 형성할 수 있다. 이 층을 절연막의 일부로 함으로써, 산화물 반도체막과, 상기 산화물 반도체막과 접촉된 절연막의 계면 특성을 양호하게 하는 것을 기술적 사상으로 한다.
본 발명의 일 형태는 인듐을 함유한 산화물 반도체막과, 산화물 반도체막의 아래쪽 표면과 접촉된 제 1 절연막과, 산화물 반도체막의 위쪽 표면과 접촉된 제 2 절연막과, 제 1 절연막 또는 상기 제 2 절연막을 개재(介在)하여 산화물 반도체막과 중첩되어 형성된 게이트 전극과, 산화물 반도체막과 접속된 소스 전극 및 드레인 전극을 갖는 반도체 장치다. 산화물 반도체막에서 제 2 절연막과 접촉되지 않은 제 1 영역의 인듐 농도는 제 2 절연막과 접촉되고 제 1 절연막과 접촉되지 않은 제 2 영역의 인듐 농도보다 크다. 또한, 산화물 반도체막에서 제 2 절연막과 접촉되지 않은 제 1 영역의 인듐 농도는 10at.% 이상 25at.% 이하다. 즉, 산화물 반도체막에서 인듐 농도가 10at.% 이상 25at.% 이하로 제 1 절연막과 접촉된 제 1 영역보다 제 2 절연막과 접촉되고 제 2 절연막과 제 1 영역 사이에 있는 제 2 영역의 인듐 농도가 낮다. 제 2 영역의 인듐 농도는 0at.% 이상 13at.% 이하인 것이 바람직하다.
상기 구조는 톱 게이트 구조 및 보텀 게이트 구조 중 어느 쪽이라도 좋다. 또한, 소스 전극 및 드레인 전극이 산화물 반도체막 아래 쪽 면에 형성되는 보텀 콘택트 구조 및 소스 전극 및 드레인 전극이 산화물 반도체막 위쪽 면에 형성되는 톱 콘택트 구조 중 어느 쪽이라도 좋다.
또한, 게이트 전극과 소스 전극 및 드레인 전극이 중첩된 구조라도 좋고, 게이트 전극과 소스 전극 및 드레인 전극이 중첩되지 않고 산화물 반도체막에 오프 셋 영역이 형성된 구조라도 좋다. 또한, 산화물 반도체막의 오프 셋 영역에 전기 저항 값을 저감시키기 위한 도펀트가 첨가되어 있어도 좋다. 도펀트로서는 인(P), 붕소(B), 비소(As), 질소(N)를 사용할 수 있다.
본 발명의 일 형태에서 상기 산화물 반도체막은 Ga, Sn, 및 Zn 중에서 선택된 하나 이상의 원소를 함유한다.
본 발명의 일 형태는 인듐을 함유한 산화물 반도체막과, 산화물 반도체막과 접촉하여 형성된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 중첩되지 않고, 또 산화물 반도체막과 접촉하여 형성된 산화물 절연막과, 산화물 절연막과 소스 전극 및 드레인 전극을 덮어 형성된 게이트 절연막과, 게이트 절연막을 개재하여 산화물 반도체막과 중첩된 게이트 전극을 갖고, 산화물 절연막은 산화물 반도체막을 구성하는 원소 중에서 인듐을 제외한 원소를 주성분으로서 함유한 반도체 장치다. 또한, 산화물 반도체막은 Ga, Sn, 및 Zn 중에서 선택된 하나 이상의 원소를 함유하고, 또한, 산화물 반도체막에 함유된 인듐 농도는 10at.% 이상 25at.% 이하다. 즉, 산화물 절연막은 Ga, Sn, 및 Zn 중에서 선택된 하나 이상의 원소를 주성분으로서 함유한 절연막이다.
본 발명의 일 형태는 게이트 전극과, 게이트 전극을 덮어 형성된 게이트 절연막과, 게이트 절연막을 개재하여 게이트 전극과 중첩되어 형성된 인듐을 함유한 산화물 반도체막과, 산화물 반도체막과 접촉하여 형성된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 중첩되지 않고 또 산화물 반도체막과 접촉하여 형성된 산화물 절연막을 갖고, 산화물 절연막은 산화물 반도체막을 구성하는 원소 중에서 인듐을 제외한 원소를 주성분으로서 함유한 반도체 장치다. 또한, 산화물 반도체막은 Ga, Sn, 및 Zn 중에서 선택된 하나 이상의 원소를 함유하고, 또한, 산화물 반도체막에 함유된 인듐 농도는 10at.% 이상 25at.% 이하다. 즉, 산화물 절연막은 Ga, Sn, 및 Zn 중에서 선택된 하나 이상의 원소를 주성분으로서 함유한 절연막이다.
본 발명의 일 형태에서 인듐을 함유한 산화물 반도체막을 환원성 분위기에 노출시킴으로써 노출된 산화물 반도체막 표면으로부터 인듐이 탈리되고, 이로써 막 두께 방향으로 인듐의 농도 구배가 생긴다. 또한, 인듐을 탈리시킴으로써 환원성 분위기에 노출된 영역의 인듐이 없어져 환원성 분위기에 노출되지 않은 산화물 반도체막과 조성이 다른 막이 형성된다.
또한, 상기 환원성 분위기는 실란 분위기 또는 수소 분위기 등으로 형성할 수 있다. 또한, 플라즈마 CVD 장치를 사용하여 형성할 수 있다.
본 발명의 일 형태에 의하여 산화물 반도체막과 접촉하여 형성된 절연막으로 인듐이 확산되는 것을 억제할 수 있다.
본 발명의 일 형태에 의하여 산화물 반도체를 사용한 트랜지스터에서 산화물 반도체막과 그것과 접촉된 절연막과의 계면 특성을 양호하게 함으로써 안정적인 전기적 특성을 갖고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1a는 본 발명의 일 형태인 반도체 장치의 일례를 도시한 상면도이고, 도 1b는 본 발명의 일 형태인 반도체 장치의 일례를 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 3은 본 발명의 일 형태인 반도체 장치의 일례를 도시한 단면도.
도 4a 내지 도 4c는 본 발명의 일 형태인 반도체 장치 및 그 제작 공정의 일례를 도시한 단면도.
도 5a 내지 도 5c는 본 발명의 일 형태인 반도체 장치 및 그 제작 공정의 일례를 도시한 단면도.
도 6a 내지 도 6c는 본 발명의 일 형태인 반도체 장치 및 그 제작 공정의 일례를 도시한 단면도.
도 7은 본 발명의 일 형태인 반도체 장치의 일례를 도시한 단면도.
도 8a 내지 도 8c는 본 발명의 일 형태인 반도체 장치 및 그 제작 공정의 일례를 도시한 단면도.
도 9는 본 발명의 일 형태인 트랜지스터를 사용한 액정 표시 장치의 일례를 도시한 회로도.
도 10a는 본 발명의 일 형태인 트랜지스터를 사용한 반도체 기억 장치의 일례를 도시한 회로도이고, 도 10b는 전압(V)-시간(T)을 도시한 그래프.
도 11a는 본 발명의 일 형태인 트랜지스터를 사용한 반도체 기억 장치의 일례를 도시한 회로도이고, 도 11b는 전압(V)-전류(I)를 도시한 그래프.
도 12는 본 발명의 일 형태인 트랜지스터를 사용한 반도체 기억 장치의 일례를 도시한 회로도.
도 13a는 본 발명의 일 형태인 트랜지스터를 사용한 CPU의 구체적인 예를 도시한 블록도이고, 도 13b 및 도 13c는 본 발명의 일 형태인 트랜지스터를 사용한 CPU의 일부의 회로도.
도 14a 내지 도 14c는 본 발명의 일 형태인 전자 기기의 일례를 도시한 사시도.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 본 발명의 구성에서 동일 부분 또는 같은 기능을 갖는 부분에는 동일 부호를 상이한 도면간에서 공통적으로 사용하고 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위하여 과장되어 도시되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 사용하는 “제 1”,“제 2”,“제 3”등의 용어는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것은 아니다. 따라서, 예를 들어, “제 1”을“제 2”또는“제 3”등으로 적절히 치환하여 설명할 수 있다.
또한, 본 명세서에서는 트랜지스터의 소스와 드레인 중 하나를 드레인이라고 부를 때 다른 하나를 소스라고 부른다. 즉, 전위의 고저에 따라 구별하는 것은 아니다. 따라서, 본 명세서에서 소스라고 부른 부분을 드레인이라고 바꿔 읽을 수도 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치인 트랜지스터의 일례에 대하여 도 1a 내지 도 2c를 사용하여 설명한다.
도 1a는 트랜지스터의 상면도를 도시한 것이다. 도 1b는 도 1a에 도시된 일점 쇄선 A-B를 따라 절단한 단면도다. 또한, 도 1a에서는 복잡화를 피하기 위하여 트랜지스터의 구성 요소의 일부를 생략하였다.
여기서는, 도 1b에 도시된 A-B 단면에 대하여 자세히 설명한다.
도 1b에 도시된 트랜지스터는 기판(100) 위의 하지 절연막(101)과, 하지 절연막(101) 위의 인듐을 함유한 산화물 반도체막(130)과, 산화물 반도체막(130)과 접촉하여 형성된 소스 전극 및 드레인 전극(105)과, 산화물 반도체막(130)과 소스 전극 및 드레인 전극(105)을 덮어 형성된 게이트 절연막(103)과, 게이트 절연막(103)을 개재하여 산화물 반도체막(130)과 중첩되어 형성된 게이트 전극(108)과, 게이트 절연막(103) 및 게이트 전극(108)을 덮는 층간 절연막(110)을 갖는다. 또한, 산화물 반도체막(130)은 게이트 절연막(103)과 접촉되지 않은 영역(131)과, 게이트 절연막(103)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(132)으로 이루어진다. 즉, 산화물 반도체막(130)은 하지 절연막(101)과 접촉된 영역(131)과, 게이트 절연막(103)과 접촉되고 또 게이트 절연막(103)과 영역(131) 사이에 있는 영역(132)으로 이루어진다. 또한, 층간 절연막(110)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(105)과 접속된 배선을 형성하여도 좋다.
기판(100)에는 큰 제한은 없지만, 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 가져야 한다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용하여도 좋다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용할 수도 있고, 이들의 기판 위에 반도체 소자가 형성되는 것을 기판(100)으로서 사용하여도 좋다.
또한, 기판(100)으로서 가요성 기판을 사용하여도 좋다. 그 경우에는, 가요성 기판 위에 트랜지스터를 직접 제작하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(100)으로 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
하지 절연막(101)은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화갈륨막, 산화알루미늄막, 산화질화알루미늄막, Ga-Zn계 금속 산화물막의 단층 구조 또는 적층 구조로 형성하면 좋다.
여기서, 산화질화실리콘이란, 그 조성에 있어서, 질소 함유량보다 산소 함유량이 더 많은 것을 가리키고, 예를 들어, 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0at.% 이상 10at.% 이하의 범위에서 포함되는 것을 가리킨다. 또한, 질화산화실리콘이란, 그 조성에 있어서, 산소 함유량보다 질소 함유량이 더 많은 것을 가리키고, 예를 들어, 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 25at.% 이하의 범위에서 포함되는 것을 가리킨다. 다만, 상기 범위는 러더퍼드 후방 산란법(RBS:Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS:Hydrogen Forward Scattering)을 사용하여 측정한 경우의 값이다. 또한, 구성 원소의 함유 비율은 그 합계가 100at.%를 초과하지 않는 값이다.
또한, 하지 절연막(101)은 가열됨으로써 산소를 방출하는 막을 사용하여도 좋다.
“가열됨으로써 산소를 방출한다”란 TDS(Thermal Desorption Spectroscopy:
승온 탈리 가스 분광법) 분석에서 산소 원자로 환산한 산소 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 가리킨다.
여기서, 산소 원자로 환산한 산소 방출량을 TDS 분석을 사용하여 측정하는 방법에 대하여 이하에 설명한다.
TDS 분석하였을 때의 기체의 방출량은 스펙트럼의 적분 값에 비례한다. 따라서, 표준 시료의 기준 값에 대한 측정 시료의 스펙트럼의 적분 값의 비율에 의하여 기체의 방출량을 계산할 수 있다. 표준 시료의 기준 값이란 소정 원자를 함유한 시료의 스펙트럼의 적분 값에 대한 원자 밀도의 비율이다.
예를 들어, 표준 시료인 소정 밀도의 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과 및 측정 시료의 TDS 분석 결과에 의거하여 측정 시료의 산소 분자의 방출량(NO2)을 수학식 1을 사용하여 계산할 수 있다. 여기서, TDS 분석에서 얻어지는 질량수가 32인 스펙트럼 모두가 산소 분자에서 유래한다고 가정한다. 질량수가 32인 기체로서 CH3OH가 있지만, 존재할 가능성이 낮으므로 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수가 17인 산소 원자 및 질량수가 18인 산소 원자를 함유한 산소 분자도 자연계에서 존재할 비율이 매우 낮기 때문에 고려하지 않는다.
[수학식 1]
NO2＝NH2／SH2×SO2×α
NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석하였을 때의 스펙트럼의 적분 값이다. 여기서, 표준 시료의 기준 값을 NH2/SH2로 한다. SO2는 측정 시료를 TDS 분석하였을 때의 스펙트럼의 적분 값이다. α는 TDS 분석에서의 스펙트럼 강도에 영향을 주는 계수다. 수학식 1의 상세한 내용에 대해서는 일본국 특개평6-275697호 공보를 참조할 수 있다. 또한, 상기 측정 시료의 산소의 방출량은 승온 탈리 분석 장치 EMD-WA1000S/W(ESCO Ltd., 제작)를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정한다.
또한, TDS 분석에서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량도 개산할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
상기 구성에서 가열됨으로써 산소를 방출하는 막은 산소가 과잉인 산화실리콘(SiOX(X>2))이라도 좋다. 산소가 과잉인 산화실리콘(SiOX(X>2))이란 단위 체적당의 산소 원자수가 단위 체적당의 실리콘 원자수의 2배보다 많은 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더퍼드 후방 산란법을 사용하여 측정한 값이다.
상술한 바와 같이, 가열됨으로써 산소를 방출하는 하지 절연막을 사용함으로써 하지 절연막으로부터 산화물 반도체막으로 산소가 공급되고, 하지 절연막 및 산화물 반도체막의 계면 준위를 저감시킬 수 있다. 결과적으로, 트랜지스터의 동작 등에 기인하여 발생하는 전하 등이 상술한 하지 절연막 및 산화물 반도체막의 계면에 포획되는 것을 억제할 수 있으므로 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막의 산소 결손에 기인하여 전하가 발생할 경우가 있다. 일반적으로, 산화물 반도체막의 산소 결손은 일부가 도너가 되어 캐리어인 전자를 발생한다. 이로써, 트랜지스터의 임계값 전압이 음 방향으로 시프트한다. 이 경향은 백 채널 측에서 생기는 산소 결손에서 현저히 나타난다. 또한, 본 실시형태에서 말하는 백 채널이란 산화물 반도체막에서 하지 절연막과의 계면 근방을 가리킨다. 상술한 바와 같이, 하지 절연막으로부터 산화물 반도체막으로 산소가 충분히 방출됨으로써 임계값 전압이 음 방향으로 시프트하는 요인인 산화물 반도체막의 산소 결손을 보충할 수 있다.
즉, 하지 절연막으로서 가열됨으로써 산소를 방출하는 막을 제공하여 산화물 반도체막 및 하지 절연막의 계면 준위 및 산화물 반도체막의 산소 결손을 저감시키고, 산화물 반도체막 및 하지 절연막의 계면에서의 전하 포획의 영향을 작게 할 수 있다.
산화물 반도체막(130)은 스퍼터링법, 플라즈마 CVD법, PLD(Pulse Laser Deposition)법, MBE(Molecular Beam Epitaxy)법, 도포법, 인쇄법, 또는 증착법 등을 사용하여 형성하면 좋다.
여기서, 스퍼터링법을 사용하여 산화물 반도체막을 형성할 경우의 스퍼터링 장치에 대하여 이하에 자세히 설명한다.
산화물 반도체막을 형성하는 처리실의 누설률을 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 이로써 스퍼터링법을 사용하여 성막할 때 막 내로 불순물이 혼입되는 것을 저감시킬 수 있다.
누설률을 낮추기 위해서는 외부 누설뿐만 아니라 내부 누설도 저감시킬 필요가 있다. 외부 누설이란 미소한 구멍이나 밀봉 불량 등을 통하여 진공계 밖으로부터 기체가 유입되는 것을 가리킨다. 내부 누설이란 진공계 내의 밸브 등의 칸막이로부터의 누설이나 내부 부재로부터 방출되는 가스에 기인한다. 누설률을 1×10-10Pa·m3/초 이하로 하기 위해서는 외부 누설 및 내부 누설 양쪽에 대한 대책을 마련할 필요가 있다.
외부 누설을 감소하기 위해서는 처리실의 개폐 부분을 메탈 개스킷으로 밀봉하면 좋다. 메탈 개스킷은 불화철, 산화알루미늄, 또는 산화크롬으로 피복된 금속 재료를 사용하면 바람직하다. 메탈 개스킷은 O링보다 밀착성이 높아 외부 누설을 저감시킬 수 있다. 또한, 불화철, 산화알루미늄, 산화크롬 등의 부동태로 피복된 금속 재료를 사용함으로써 메탈 개스킷으로부터 발생하는 수소를 함유한 방출 가스가 억제되어 내부 누설도 저감시킬 수 있다.
처리실의 내벽을 구성하는 부재로서 수소를 함유한 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또한, 철, 크롬, 및 니켈 등을 함유한 합금 재료가 상기 재료로 덮어진 것을 사용하여도 좋다. 철, 크롬, 및 니켈 등을 함유한 합금 재료는 강성(剛性)이 있고, 열에 강하고, 가공하기 적합하다. 여기서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의하여 저감시켜 두면 방출 가스를 저감시킬 수 있다. 또는, 상술한 성막 장치의 부재를 불화철, 산화알루미늄, 산화크롬 등의 부동태로 피복하여도 좋다.
또한, 스퍼터링 가스가 도입되는 처리실 바로 앞에 스퍼터링 가스의 정제기를 설치하는 것이 바람직하다. 이 때, 정제기로부터 처리실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 함으로써, 배관으로부터 방출되는 가스의 영향을 길이에 따라 저감시킬 수 있다.
처리실은 드라이 펌프 등의 저진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프, 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 배기하면 좋다. 터보 분자 펌프는 크기가 큰 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 그래서, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효적이다.
처리실의 내측에 존재하는 흡착물은 내벽에 흡착되어 있기 때문에 처리실의 압력에 영향을 미치지 않지만, 처리실을 배기하였을 때 가스 방출의 원인이 된다. 그러므로, 누설률과 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여 처리실에 존재하는 흡착물을 최대한 탈리시키고 미리 배기해 두는 것이 바람직하다. 또한, 흡착물의 탈리를 촉진시키기 위하여 처리실을 베이킹하여도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 올릴 수 있다. 베이킹은 100℃ 이상 450℃ 이하로 실시하면 좋다. 이 때, 불활성 가스를 도입하면서 흡착물을 제거하면, 배기하는 것만으로는 탈리되기 어려운 물 등의 탈리 속도를 더 올릴 수 있다.
스퍼터링법에서는 플라즈마를 발생하기 위한 전원 장치로서 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
인듐을 함유한 산화물 반도체막(130)으로서 Ga, Sn, 및 Zn 중에서 선택된 하나 이상의 원소를 함유하는 것이 바람직하다. 이러한 산화물 반도체는, 예를 들어, 4원계 금속 산화물인 In-Sn-Ga-Zn계 금속 산화물, 3원계 금속 산화물인 In-Ga-Zn계 금속 산화물, In-Sn-Zn계 금속 산화물, In-Al-Zn계 금속 산화물, 2원계 금속 산화물인 In-Zn계 금속 산화물 등의 타깃을 사용하여 형성할 수 있다. 또한, 상기 산화물 반도체에 In, Ga, Sn, 및 Zn 외의 원소나 그 원소를 함유한 화합물, 예를 들어, Si의 산화물인 SiO2를 함유시켜도 좋다.
예를 들어, In-Ga-Zn계 산화물 반도체란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물 반도체를 뜻한다.
또한, 산화물 반도체로서는 화학식 InMO3(ZnO)m(m>0)로 표기되는 박막을 사용할 수 있다. 여기서, M은 Zn, Ga, Al, Mn, Co, Sn, Hf, Ti, 또는 Zr 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는, Ga 및 Co 등이 있다.
산화물 반도체로서 In-Ga-Zn-O계 재료를 사용하는 경우에는, 타깃의 일례는 조성 비율이 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]인 In, Ga, 및 Zn을 함유한 금속 산화물 타깃이다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성 비율을 갖는 타깃, 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수 비율]의 조성 비율을 갖는 타깃, In2O3:Ga2O3:ZnO=2:1:8[mol수 비율]의 조성 비율을 갖는 타깃을 사용할 수도 있다. 또한, In2O3:ZnO= 25:1 내지 1:4[mol수 비율]의 조성 비율을 갖는 타깃을 사용할 수도 있다.
또한, 산화물 반도체로서 In-Zn-O계 재료를 사용하는 경우에는, 사용하는 타깃의 조성 비율은 원자수 비율로 In:Zn=50:1 내지 1:2(mol수 비율로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(mol수 비율로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=15:1 내지 1.5:1(mol수 비율로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn계 산화물 반도체를 형성하기 위하여 사용하는 타깃은 원자수 비율이 In:Zn:O=X:Y:Z일 때 Z>1.5X+Y로 한다.
또한, 스퍼터링 가스로서 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체막(130)은 트랜지스터의 오프 전류를 저감시키기 위하여 밴드 갭이 2.5eV 이상, 바람직하게는 3.0eV 이상인 재료를 선택한다.
산화물 반도체막(130) 내의 수소 농도는 5×1018cm-3 미만, 바람직하게는 1×1018cm-3 이하, 더 바람직하게는 5×1017cm-3 이하, 더 나아가서는 1×1016cm-3 이하로 하는 것이 바람직하다.
알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에 불순물이다. 또한, 알칼리 토금속도 산화물 반도체를 구성하는 원소가 아닌 경우에는 불순물이 된다. 특히, 알칼리 금속 중 나트륨(Na)은 산화물 반도체막과 접촉된 절연막이 산화물인 경우에는, 상기 절연막 중으로 Na+로서 확산된다. 또한, Na는 산화물 반도체막 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나 또는 그 결합 중에 들어간다. 결과적으로, 예를 들어, 임계값 전압이 마이너스 방향으로 시프트함에 의한 노멀리 온(normally ON)화, 전계 효과 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 게다가 특성의 편차도 생긴다. 따라서, 산화물 반도체 내의 불순물이 되는 알칼리 금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는, Na 농도의 측정값은 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더 바람직하게는 1×1015cm-3 이하로 하면 좋다. 마찬가지로, 리튬(Li) 농도의 측정값은 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하면 좋다. 마찬가지로 칼륨(K) 농도의 측정값은 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하면 좋다.
상술한 산화물 반도체막(130)을 사용함으로써 트랜지스터의 오프 전류를 작게 할 수 있다. 구체적으로는, 채널 폭 1μm당의 트랜지스터의 오프 전류를 1×10-18A 이하, 또는 1×10-21A 이하, 또는 1×10-24A 이하로 할 수 있다.
또한, 산화물 반도체막(130)을 형성할 때 기판 온도는 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하다. 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 기판을 가열하면서 성막함으로써 막 내로 수분(수소를 포함함) 등이 혼입되는 것을 방지할 수 있다.
산화물 반도체막은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 갖는다.
산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용한 관찰상에서는 CAAC-OS막에 포함된 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM 관찰에서 CAAC-OS막에 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함된 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되고, 또 ab면에 수직인 방향에서 관찰하여 삼각형 또는 육각형 원자 배열을 갖고, c축에 수직인 방향에서 관찰하여 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 “수직”이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 “평행”이라고 기재하는 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부가 균일하게 분포되지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시킬 때 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함된 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되기 때문에 CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면 법선 벡터에 평행한 방향이 된다. 성막 또는 성막 후의 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광이 조사됨으로 인한 전기 특성의 변동을 저감시킬 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
산화물 반도체막(130)에서 게이트 절연막(103)과 접촉되지 않은 영역(131)의 인듐 농도보다 게이트 절연막(103)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(132)의 인듐 농도가 더 낮다. 또한, 산화물 반도체막(130)에서 게이트 절연막(103)과 접촉되지 않은 영역(131)의 인듐 농도는 10at.% 이상 25at.% 이하다. 즉, 산화물 반도체막(130)은 인듐 농도가 10at.% 이상 25at.% 이하인 영역(131)과, 영역(131)보다 인듐 농도가 낮은 영역(132)을 갖는다. 또한, 영역(132)의 인듐 농도는 0at.% 이상 13at.% 이하, 바람직하게는 0at.% 이상 10at.% 미만이다. 이와 같이, 게이트 절연막(103)과 접촉되지 않은 영역(131)보다 게이트 절연막(103)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(132)의 인듐 농도를 낮게 함으로써 산화물 반도체막(130)으로부터 산화물 반도체막(130) 위에 접촉하여 형성된 게이트 절연막(103)으로 인듐이 확산되는 것을 억제할 수 있다. 이로써, 게이트 누설 전류의 증가를 억제할 수 있다.
소스 전극 및 드레인 전극(105)은 도전 재료로서 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어진 단일 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용한다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 텅스텐막 위에 티타늄막을 적층한 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층한 2층 구조, 티타늄막, 알루미늄막, 및 티타늄막을 순차적으로 적층한 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 함유한 투명 도전 재료를 사용하여도 좋다. 또한, 소스 전극 및 드레인 전극(105)은 배선으로서도 기능한다.
게이트 절연막(103)은, 예를 들어, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화질화알루미늄, 산화지르코늄, 산화하프늄, 또는 산화갈륨, Ga-Zn계 금속 산화물 등을 사용하면 좋고, 적층하여 또는 단층으로 형성한다. 예를 들어, 열산화법, CVD법, 스퍼터링법 등을 사용하여 형성하면 좋다. 또한, 고밀도 플라즈마 장치를 사용하여 산소를 함유한 분위기하에서 플라즈마 처리를 행함으로써 게이트 절연막의 내압을 향상시켜 사용하여도 좋다.
또한, 게이트 절연막(103)으로서 하프늄시리케이트(HfSiOx), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써, 게이트 누설 전류를 저감시킬 수 있다. 또한, high-k 재료와 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 및 산화갈륨 중 어느 하나 이상과의 적층 구조로 할 수 있다. 게이트 절연막(103)의 두께는 1nm 이상 300nm 이하, 더 바람직하게는 5nm 이상 50nm 이하로 하면 좋다.
게이트 전극(108)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로서 함유한 합금, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중에서 선택된 하나 또는 양쪽 모두의 금속 원소를 사용하여도 좋다. 또한, 게이트 전극(108)은 단층 구조라도 좋고, 2층 이상의 적층 구조라도 좋다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 질화티타늄막 위에 티타늄막을 적층한 2층 구조, 질화티타늄막 위에 텅스텐막을 적층한 2층 구조, 질화탄탈막 위에 텅스텐막을 적층한 2층 구조, 티타늄막, 알루미늄막, 및 티타늄막을 순차적으로 적층한 3층 구조 등이 있다. 또한, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 복수의 원소와 알루미늄을 함유한 막, 합금막, 또는 질화막을 사용하여도 좋다.
또한, 게이트 전극(108)은 인듐주석 산화물, 산화텅스텐을 함유한 인듐 산화물, 산화텅스텐을 함유한 인듐아연 산화물, 산화티타늄을 함유한 인듐 산화물, 산화티타늄을 함유한 인듐주석 산화물, 인듐아연 산화물, 산화실리콘을 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 사용하여 형성할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(108)과 게이트 절연막(103) 사이에 게이트 절연막(103)에 접촉된 재료층으로서 질소를 함유한 In-Ga-Zn-O막, 질소를 함유한 In-Sn-O막, 질소를 함유한 In-Ga-O막, 질소를 함유한 In-Zn-O막, 질소를 함유한 Sn-O막, 질소를 함유한 In-O막, 금속 질화막(InN, ZnN 등)을 제공하는 것이 바람직하다. 이들 막은 5eV, 바람직하게는 5.5eV 이상의 일 함수를 갖고, 트랜지스터의 전기 특성의 임계값 전압을 양으로 시프트할 수 있으므로 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어, 질소를 함유한 In-Ga-Zn-O막을 사용하는 경우에는, 적어도 산화물 반도체막(130)보다 질소 농도가 높은 In-Ga-Zn-O막, 구체적으로는 질소 농도가 7at.% 이상인 In-Ga-Zn-O막을 사용한다.
층간 절연막(110)은 스퍼터링법, CVD법 등에 의하여 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화질화알루미늄, 질화알루미늄을 단층으로 또는 적층하여 사용함으로써 형성하면 좋다. 예를 들어, 산화질소 가스, 질소 가스, 수소 가스, 및 희가스 중에서 선택된 적절한 원료 가스와 주된 재료로서 실란 가스를 혼합하여 플라즈마 CVD법에 의하여 성막하면 좋다. 또한, 기판 온도는 200℃ 이상 550℃ 이하로 하면 좋다.
또한, 본 실시형태에서는 게이트 전극과 소스 전극 및 드레인 전극을 중첩시키는 구성으로 하였지만, 이것에 한정되지 않는다. 예를 들어, 게이트 전극과 소스 전극 및 드레인 전극이 중첩되지 않고, 산화물 반도체막에 오프 셋 영역이 형성되어 있어도 좋다. 또한, 산화물 반도체막에서의 오프 셋 영역의 전기 저항 값을 저감시키기 위하여 도펀트가 첨가되어 있어도 좋다. 도펀트로서는 인(P), 붕소(B), 비소(As), 질소(N)를 사용할 수 있다.
상술한 바와 같은 구조를 가짐으로써 산화물 반도체막 위에 접촉하여 형성된 게이트 절연막으로 인듐이 확산되는 것을 억제할 수 있다.
<트랜지스터의 제작 방법의 일례>
다음에, 도 1a 및 도 1b에 도시된 트랜지스터의 제작 방법에 대하여 도 2a 내지 도 2c를 사용하여 설명한다.
도 2a에 도시된 바와 같이, 기판(100) 위에 하지 절연막(101)을 형성한다.
다음에, 하지 절연막(101) 위에 인듐을 함유한 산화물 반도체막(130)을 형성한다.
스퍼터링법에 의하여 두께가 1nm 이상 50nm 이하인 산화물 반도체막을 형성하고, 상기 산화물 반도체막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 산화물 반도체막을 선택적으로 에칭함으로써 산화물 반도체막(130)이 형성된다.
산화물 반도체막을 에칭하기 위한 마스크는 포토리소그래피 공정, 잉크젯법, 인쇄법 등을 적절히 사용하여 형성할 수 있다. 또한, 산화물 반도체막의 에칭에는 웨트 에칭 또는 드라이 에칭을 적절히 사용할 수 있다.
또한, 산화물 반도체막을 형성한 후에 기판(100)에 가열 처리를 행하여 산화물 반도체막으로부터 수분 및 수소를 방출시키는 것이 바람직하다. 또한, 상기 가열 처리를 행함으로써 결정성이 더 높은 CAAC-OS막을 형성할 수 있다.
가열 처리의 온도는 산화물 반도체막으로부터 수분 및 수소를 방출시키는 온도가 바람직하고, 대표적으로는, 200℃ 이상 기판(100)의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
또한, 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA를 사용함으로써, 단시간이라면 기판의 변형점 이상의 온도로 가열 처리할 수 있다. 따라서, CAAC-OS막을 형성하는 데 걸리는 시간을 단축할 수 있다.
가열 처리는 불활성 가스 분위기하에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스 분위기하 또는 질소 분위기하에서 행하는 것이 바람직하다. 또한, 산소 분위기하, 감압 분위기하, 또는 진공 분위기하에서 행하여도 좋다. 처리 시간은 3분 내지 24시간으로 한다. 24시간 넘게 가열 처리하는 것은 생산성의 저하를 초래하기 때문에 바람직하지 않다.
다음에, 산화물 반도체막(130) 위에 소스 전극 및 드레인 전극(105)을 형성한다. 도전막을 형성하고, 상기 도전막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 도전막을 선택적으로 에칭함으로써 소스 전극 및 드레인 전극(105)이 형성된다.
다음에, 도 2b에 도시된 바와 같이, 산화물 반도체막(130)의 소스 전극 및 드레인 전극(105)에서 노출된 영역을 환원성 분위기에 노출시키는 처리를 행한다. 이로써, 이후의 공정에서 형성될 게이트 절연막(103)과 접촉되지 않은 영역(131)과, 게이트 절연막(103)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(132)이 형성된다.
환원성 분위기에 노출시키는 처리는, 예를 들어, 플라즈마 CVD 장치를 사용하여 행할 수 있고, 환원성 분위기로 하기 위한 가스로서 실란(SiH4) 또는 수소(H2) 가스 등을 사용할 수 있다. 또한, 이들을 혼합한 분위기라도 좋다. 또한, 상기 가스의 분해를 촉진시키기 위하여 처리할 때의 기판 온도를 올리는 것이 바람직하다. 예를 들어, 기판 온도를 350℃ 이상 기판 변형점 미만으로 한다.
산화물 반도체막(130)을 환원성 분위기에 노출시킴으로써 산화물 반도체막에 함유된 인듐이 환원되어 탈리된다. 결과적으로, 산화물 반도체막에서 환원성 분위기에 노출된 영역의 인듐 농도가 저하된다.
상술한 바와 같이, 산화물 반도체막에 인듐 농도가 저하된 영역을 형성해 둠으로써 이후의 공정에서 산화물 반도체막과 접촉하여 형성될 절연막(본 실시형태에서는 게이트 절연막)으로 산화물 반도체막으로부터 인듐이 확산되는 것을 억제할 수 있다.
다음에, 도 2c에 도시된 바와 같이, 산화물 반도체막(130), 소스 전극 및 드레인 전극(105)을 덮어 게이트 절연막(103)을 형성한다. 또한, 게이트 절연막(103) 위에 게이트 전극(108)을 형성한다. 도전막을 형성하고, 상기 도전막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 도전막을 선택적으로 에칭함으로써 게이트 전극(108)이 형성된다.
다음에, 게이트 전극(108) 및 게이트 절연막(103) 위에 층간 절연막(110)을 형성한다. 또한, 여기서는 도시하지 않았지만, 층간 절연막(110)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(105)과 접속된 배선을 형성하여도 좋다.
상술한 공정을 거쳐 산화물 반도체막 위에 접촉하여 형성된 게이트 절연막으로 인듐이 확산되는 것을 억제할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재된 트랜지스터와 다른 구조를 갖는 트랜지스터에 대하여 도 3을 사용하여 설명한다.
도 3에 도시된 트랜지스터의 단면도에 대하여 이하에 자세히 설명한다.
도 3에 도시된 트랜지스터는 기판(100) 위의 하지 절연막(101)과, 하지 절연막(101) 위의 인듐을 함유한 산화물 반도체막(141)과, 산화물 반도체막(141)과 접촉하여 형성된 소스 전극 및 드레인 전극(105)과, 소스 전극 및 드레인 전극(105)과 중첩되지 않고 또 산화물 반도체막(141)과 접촉하여 형성된 산화물 절연막(142)과, 산화물 절연막(142), 소스 전극 및 드레인 전극(105)을 덮어 형성된 게이트 절연막(103)과, 게이트 절연막(103)을 개재하여 산화물 반도체막(141)과 중첩되어 형성된 게이트 전극(108)과, 게이트 절연막(103) 및 게이트 전극(108)을 덮는 층간 절연막(110)을 갖는 트랜지스터다. 또한, 층간 절연막(110)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(105)과 접속된 배선을 형성하여도 좋다.
산화물 반도체막(141)은 실시형태 1에서의 산화물 반도체막(130)과 같은 방법으로 형성하면 좋다.
산화물 반도체막(141)에서의 인듐 농도는 10at.% 이상 25at.% 이하다. 또한, 산화물 반도체막에서 인듐을 탈리시킴으로써, 산화물 반도체막(141)과 인듐을 실질적으로 함유하지 않은 영역인 산화물 절연막(142)이 형성된다. 또한, 산화물 절연막(142)은 산화물 반도체막(141) 위쪽 표면과 접촉되고 적어도 소스 전극 및 드레인 전극(105) 사이에 형성된다.
상술한 바와 같이, 산화물 절연막(142)을 형성함으로써 산화물 반도체막(141)으로부터 게이트 절연막(103)으로 인듐이 확산되는 것을 억제할 수 있고, 또한, 산화물 반도체막과 산화물 절연막의 계면 특성을 양호하게 할 수 있다.
또한, 본 실시형태의 트랜지스터는 실시형태 1과 같은 제작 방법을 사용하여 형성할 수 있다.
상술한 바와 같은 구조 및 제작 방법을 사용함으로써 산화물 반도체막 위에 접촉하여 형성된 게이트 절연막으로 인듐이 확산되는 것을 억제할 수 있고, 이로써 게이트 누설 전류의 증가를 억제할 수 있다. 또한, 산화물 반도체막과 산화물 절연막의 계면 특성을 양호하게 할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2에 기재된 트랜지스터와 다른 구조를 갖는 트랜지스터에 대하여 도 4c를 사용하여 설명한다. 본 실시형태는 보텀 콘택트 구조를 갖는 점이 톱 콘택트 구조를 갖는 실시형태 1 및 실시형태 2와 다르다.
도 4c에 도시된 트랜지스터는 기판(100) 위의 하지 절연막(101)과, 하지 절연막(101) 위의 소스 전극 및 드레인 전극(205)과, 소스 전극 및 드레인 전극(205)과 부분적으로 접촉하여 형성된 인듐을 함유한 산화물 반도체막(230)과, 산화물 반도체막(230)과 소스 전극 및 드레인 전극(205)을 덮어 형성된 게이트 절연막(203)과, 게이트 절연막(203)을 개재하여 산화물 반도체막(230)과 중첩되어 형성된 게이트 전극(208)과, 게이트 절연막(203) 및 게이트 전극(208)을 덮는 층간 절연막(210)을 갖고, 산화물 반도체막(230)은 게이트 절연막(203)과 접촉되지 않은 영역(231)과, 게이트 절연막(203)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(232)으로 이루어진 트랜지스터다. 산화물 반도체막(230)은 하지 절연막(101)과 접촉된 영역(231)과, 게이트 절연막(203)과 접촉되고 또 게이트 절연막(203)과 영역(231) 사이에 있는 영역(232)을 포함한다고 할 수도 있다. 또한, 층간 절연막(210)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(205)과 접속된 배선을 형성하여도 좋다.
또한, 본 실시형태의 산화물 반도체막, 소스 전극 및 드레인 전극, 게이트 절연막, 게이트 전극, 층간 절연막은 실시형태 1과 같은 방법으로 형성하면 좋다.
또한, 본 실시형태에서는 게이트 전극과, 소스 전극 및 드레인 전극을 중첩시키는 구성으로 하였지만, 이것에 한정되지 않는다. 예를 들어, 게이트 전극과 소스 전극 및 드레인 전극이 중첩되지 않고, 산화물 반도체막에 오프 셋 영역이 형성되어 있어도 좋다. 또한, 산화물 반도체막에서의 오프 셋 영역의 전기 저항 값을 저감시키기 위하여 도펀트가 첨가되어 있어도 좋다. 도펀트로서는, 인(P), 붕소(B), 비소(As), 질소(N)를 사용할 수 있다.
산화물 반도체막(230)에서 게이트 절연막(203)과 접촉되지 않은 영역(231)의 인듐 농도보다 게이트 절연막(203)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(232)의 인듐 농도가 더 낮다. 또한, 산화물 반도체막(230)에서 게이트 절연막(203)과 접촉되지 않은 영역(231)의 인듐 농도는 10at.% 이상 25at.% 이하다. 즉, 산화물 반도체막(230)은 인듐 농도가 10at.% 이상 25at.% 이하인 영역(231)과, 영역(231)보다 인듐 농도가 낮은 영역(232)을 갖는다. 또한, 영역(232)의 인듐 농도는 0at.% 이상 13at.% 이하, 바람직하게는 0at.% 이상 10at.% 미만이다. 이와 같이, 게이트 절연막(203)과 접촉되지 않은 영역(231)보다 게이트 절연막(203)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(232)의 인듐 농도를 낮게 함으로써 산화물 반도체막(230) 위에 접촉하여 형성된 게이트 절연막(203)으로 산화물 반도체막(230)으로부터 인듐이 확산되는 것을 억제할 수 있다.
상술한 바와 같은 구조를 가짐으로써 산화물 반도체막 위에 접촉하여 형성된 게이트 절연막으로 인듐이 확산되는 것을 억제할 수 있다.
<트랜지스터의 제작 방법의 일례>
다음에, 도 4c에 도시된 트랜지스터의 제작 방법에 대하여 도 4a 내지 도 4c를 사용하여 설명한다.
도 4a에 도시된 바와 같이, 기판(100) 위에 하지 절연막(101)을 형성한다.
다음에, 하지 절연막(101) 위에 소스 전극 및 드레인 전극(205)을 형성한다. 도전막을 형성하고, 상기 도전막 위에 마스크를 형성한 후 상기 마스크를 사용하여 도전막을 선택적으로 에칭함으로써 소스 전극 및 드레인 전극(205)이 형성된다.
다음에, 소스 전극 및 드레인 전극(205) 위에 인듐을 함유한 산화물 반도체막(230)을 형성한다.
스퍼터링법에 의하여 두께가 1nm 이상 50nm 이하인 산화물 반도체막을 형성하고, 상기 산화물 반도체막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 산화물 반도체막을 선택적으로 에칭함으로써 산화물 반도체막(230)이 형성된다.
산화물 반도체막을 에칭하기 위한 마스크는 포토리소그래피 공정, 잉크젯법, 인쇄법 등을 적절히 사용하여 형성할 수 있다. 또한, 산화물 반도체막의 에칭에는 웨트 에칭 또는 드라이 에칭을 적절히 사용할 수 있다.
또한, 산화물 반도체막을 형성한 후에 기판(100)에 가열 처리를 행하여 산화물 반도체막으로부터 수분 및 수소를 방출시키는 것이 바람직하다. 또한, 상기 가열 처리를 행함으로써 결정성이 더 높은 CAAC-OS막을 형성할 수 있다.
가열 처리의 온도는 산화물 반도체막으로부터 수분 및 수소를 방출시키는 온도가 바람직하고, 대표적으로는, 200℃ 이상 기판(100)의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
또한, 가열 처리는 RTA(Rapid Thermal Annealing) 장치를 사용할 수 있다. RTA를 사용함으로써, 단시간이라면 기판의 변형점 이상의 온도로 가열 처리할 수 있다. 따라서, CAAC-OS막을 형성하는 데 걸리는 시간을 단축할 수 있다.
가열 처리는 불활성 가스 분위기하에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스 분위기하 또는 질소 분위기하에서 행하는 것이 바람직하다. 또한, 산소 분위기하, 감압 분위기하, 또는 진공 분위기하에서 행하여도 좋다. 처리 시간은 3분 내지 24시간으로 한다. 24시간 넘게 가열 처리하는 것은 생산성의 저하를 초래하기 때문에 바람직하지 않다.
다음에, 도 4b에 도시된 바와 같이, 산화물 반도체막(230)을 환원성 분위기에 노출시키는 처리를 행한다. 이로써, 이후의 공정에서 형성될 게이트 절연막(203)과 접촉되지 않은 영역(231)과, 게이트 절연막(203)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(232)이 형성된다.
환원성 분위기에 노출시키는 처리는, 예를 들어, 플라즈마 CVD 장치를 사용하여 행할 수 있고, 환원성 분위기로 하기 위한 가스로서 실란(SiH4) 또는 수소(H2) 가스 등을 사용할 수 있다. 또한, 이들을 혼합한 분위기라도 좋다. 또한, 가스의 분해를 촉진시키기 위하여 처리할 때 기판 온도를 올리는 것이 바람직하다. 예를 들어, 기판 온도를 350℃ 이상 기판 변형점 미만으로 한다.
산화물 반도체막(230)을 환원성 분위기에 노출시킴으로써 산화물 반도체막에 함유된 인듐이 환원되어 탈리된다. 결과적으로, 산화물 반도체막에서 환원성 분위기에 노출된 영역의 인듐 농도가 저하된다.
상술한 바와 같이, 산화물 반도체막에 인듐 농도가 저하된 영역을 형성해 둠으로써 이후의 공정에서 산화물 반도체막과 접촉하여 형성될 절연막(본 실시형태에서는 게이트 절연막)으로 산화물 반도체막으로부터 인듐이 확산되는 것을 억제할 수 있다.
다음에, 도 4c에 도시된 바와 같이, 산화물 반도체막(230)과 소스 전극 및 드레인 전극(205)을 덮어 게이트 절연막(203)을 형성한다. 또한, 게이트 절연막(203) 위에 게이트 전극(208)을 형성한다. 도전막을 형성하고, 상기 도전막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 도전막을 선택적으로 에칭함으로써 게이트 전극(208)이 형성된다.
다음에, 게이트 전극(208) 및 게이트 절연막(203) 위에 층간 절연막(210)을 형성한다. 또한, 여기서는 도시하지 않았지만, 층간 절연막(210)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(205)과 접속된 배선을 형성하여도 좋다.
상술한 공정을 거쳐 산화물 반도체막 위에 접촉하여 형성된 게이트 절연막으로 인듐이 확산되는 것을 억제할 수 있다. 이로써, 게이트 누설 전류의 증가를 억제할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 내지 실시형태 3에 기재된 트랜지스터와 다른 구조를 갖는 트랜지스터에 대하여 도 5c를 사용하여 설명한다.
도 5c에 도시된 트랜지스터는 기판(100) 위의 하지 절연막(101)과, 하지 절연막(101) 위의 인듐을 함유한 산화물 반도체막(330)과, 산화물 반도체막(330)을 덮어 형성된 게이트 절연막(303)과, 게이트 절연막(303)을 개재하여 산화물 반도체막(330)과 중첩되어 형성된 게이트 전극(308)과, 게이트 절연막(303) 및 게이트 전극(308)을 덮는 층간 절연막(310)을 갖는다. 산화물 반도체막(330)은 게이트 절연막(303)과 접촉되지 않은 영역(331)과, 게이트 절연막(303)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(332)으로 이루어진다. 즉, 산화물 반도체막(330)은 하지 절연막(101)과 접촉된 영역(331)과, 게이트 절연막(303)과 접촉되고 또 게이트 절연막(303)과 영역(331) 사이에 있는 영역(332)으로 이루어진다. 또한, 층간 절연막(310)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 산화물 반도체막(330)과 접속된 배선(312)이 형성되어 있다.
또한, 본 실시형태의 산화물 반도체막, 게이트 절연막, 게이트 전극, 층간 절연막은 실시형태 1과 같은 방법으로 형성하면 좋다. 또한, 배선은 실시형태 1의 소스 전극 및 드레인 전극과 같은 방법으로 형성하면 좋다.
또한, 본 실시형태에서는 특별히 도시하지 않았지만, 게이트 전극을 마스크로서 사용하여 자기 정합적으로 산화물 반도체막에 도펀트가 첨가되어 있어도 좋다. 도펀트로서는 인(P), 붕소(B), 비소(As), 질소(N)를 사용할 수 있다. 산화물 반도체막에 도펀트를 첨가함으로써 첨가된 영역의 전기 저항 값이 저하되고, 배선과의 콘택트 저항을 낮출 수 있다.
산화물 반도체막(330)에서 게이트 절연막(303)과 접촉되지 않은 영역(331)의 인듐 농도보다 게이트 절연막(303)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(332)의 인듐 농도가 더 낮다. 또한, 산화물 반도체막(330)에서 게이트 절연막(303)과 접촉되지 않은 영역(331)의 인듐 농도는 10at.% 이상 25at.% 이하다. 즉, 산화물 반도체막(330)은 인듐 농도가 10at.% 이상 25at.% 이하인 영역(331)과, 영역(331)보다 인듐 농도가 낮은 영역(332)을 갖는다. 또한, 영역(332)의 인듐 농도는 0at.% 이상 13at.% 이하, 바람직하게는 0at.% 이상 10at.% 미만이다. 이와 같이, 게이트 절연막(303)과 접촉되지 않은 영역(331)보다 게이트 절연막(303)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(332)의 인듐 농도를 낮게 함으로써 산화물 반도체막(330) 위에 접촉하여 형성된 게이트 절연막(303)으로 산화물 반도체막(330)으로부터 인듐이 확산되는 것을 억제할 수 있다.
상술한 구조를 가짐으로써 산화물 반도체막 위에 접촉하여 형성된 게이트 절연막으로 인듐이 확산되는 것을 억제할 수 있다. 이로써, 게이트 누설 전류의 증가를 억제할 수 있다.
<트랜지스터의 제작 방법의 일례>
다음에, 도 5c에 도시된 트랜지스터의 제작 방법에 대하여 도 5a 내지 도 5c를 사용하여 설명한다.
도 5a에 도시된 바와 같이, 기판(100) 위에 하지 절연막(101)을 형성한다.
다음에, 하지 절연막(101) 위에 인듐을 함유한 산화물 반도체막(330)을 형성한다.
스퍼터링법에 의하여 두께가 1nm 이상 50nm 이하인 산화물 반도체막을 형성하고, 상기 산화물 반도체막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 산화물 반도체막을 선택적으로 에칭함으로써 산화물 반도체막(330)이 형성된다.
산화물 반도체막을 에칭하기 위한 마스크는 포토리소그래피 공정, 잉크젯법, 인쇄법 등을 적절히 사용하여 형성할 수 있다. 또한, 산화물 반도체막의 에칭에는 웨트 에칭 또는 드라이 에칭을 적절히 사용할 수 있다.
또한, 산화물 반도체막을 형성한 후에 기판(100)에 가열 처리를 행하여 산화물 반도체막으로부터 수분 및 수소를 방출시키는 것이 바람직하다. 또한, 상기 가열 처리를 행함으로써 결정성이 더 높은 CAAC-OS막을 형성할 수 있다.
가열 처리의 온도는 산화물 반도체막으로부터 수분 및 수소를 방출시키는 온도가 바람직하고, 대표적으로는, 200℃ 이상 기판(100)의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
또한, 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA를 사용함으로써, 단시간이라면 기판의 변형점 이상의 온도로 가열 처리할 수 있다. 따라서, CAAC-OS막을 형성하는 데 걸리는 시간을 단축할 수 있다.
가열 처리는 불활성 가스 분위기하에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스 분위기하 또는 질소 분위기하에서 행하는 것이 바람직하다. 또한, 산소 분위기하, 감압 분위기하, 또는 진공 분위기하에서 행하여도 좋다. 처리 시간은 3분 내지 24시간으로 한다. 24시간 넘게 가열 처리하는 것은 생산성의 저하를 초래하기 때문에 바람직하지 않다.
다음에, 도 5b에 도시된 바와 같이, 산화물 반도체막(330)을 환원성 분위기에 노출시키는 처리를 행한다. 이로써, 이후의 공정에서 형성될 게이트 절연막(303)과 접촉되지 않은 영역(331)과, 게이트 절연막(303)과 접촉되고 또 하지 절연막(101)과 접촉되지 않은 영역(332)이 형성된다.
환원성 분위기에 노출시키는 처리는, 예를 들어, 플라즈마 CVD 장치를 사용하여 행할 수 있고, 환원성 분위기로 하기 위한 가스로서 실란(SiH4) 또는 수소(H2) 가스 등을 사용할 수 있다. 또한, 이들을 혼합한 분위기라도 좋다. 또한, 가스의 분해를 촉진시키기 위하여 처리할 때 기판 온도를 올리는 것이 바람직하다. 예를 들어, 기판 온도를 350℃ 이상 기판 변형점 미만으로 한다.
산화물 반도체막(330)을 환원성 분위기에 노출시킴으로써 산화물 반도체막에 함유된 인듐이 환원되어 탈리된다. 결과적으로, 산화물 반도체막에서 환원성 분위기에 노출된 영역의 인듐 농도가 저하된다.
상술한 바와 같이, 산화물 반도체막에 인듐 농도가 저하된 영역을 형성해 둠으로써 이후의 공정에서 산화물 반도체막과 접촉하여 형성될 절연막(본 실시형태에서는 게이트 절연막)으로 산화물 반도체막으로부터 인듐이 확산되는 것을 억제할 수 있다.
다음에, 도 5c에 도시된 바와 같이, 산화물 반도체막(330)을 덮어 게이트 절연막(303)을 형성한다. 또한, 게이트 절연막(303) 위에 게이트 전극(308)을 형성한다. 도전막을 형성하고, 상기 도전막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 도전막을 선택적으로 에칭함으로써 게이트 전극(308)이 형성된다.
다음에, 게이트 전극(308) 및 게이트 절연막(303) 위에 층간 절연막(310)을 형성한다. 다음에, 층간 절연막(310)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 산화물 반도체막(330)과 접속된 배선(312)을 형성한다.
상술한 공정을 거쳐 산화물 반도체막 위에 접촉하여 형성된 게이트 절연막으로 인듐이 확산되는 것을 억제할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 4에 기재된 트랜지스터와 다른 구조를 갖는 트랜지스터에 대하여 도 6c를 사용하여 설명한다.
도 6c에 도시된 트랜지스터는 기판(100) 위의 하지 절연막(101)과, 하지 절연막(101) 위의 게이트 전극(408)과, 게이트 전극(408)을 덮어 형성된 게이트 절연막(403)과, 게이트 절연막(403) 위의 인듐을 함유한 산화물 반도체막(430)과, 산화물 반도체막(430)과 부분적으로 접촉하여 형성된 소스 전극 및 드레인 전극(405)과, 산화물 반도체막(430), 소스 전극 및 드레인 전극(405)을 덮는 층간 절연막(410)을 갖는다. 산화물 반도체막(430)은 층간 절연막(410)과 접촉되지 않은 영역(431)과, 층간 절연막(410)과 접촉되고 또 게이트 절연막(403)과 접촉되지 않은 영역(432)으로 이루어진다. 산화물 반도체막(430)은 게이트 절연막(403)과 접촉된 영역(431)과, 층간 절연막(410)과 접촉되고 또 층간 절연막(410)과 영역(431) 사이에 있는 영역(432)을 포함한다고 할 수도 있다. 또한, 층간 절연막(410)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(405)과 접속된 배선을 형성하여도 좋다.
또한, 본 실시형태의 산화물 반도체막, 소스 전극 및 드레인 전극, 게이트 절연막, 게이트 전극, 층간 절연막은 실시형태 1과 같은 방법으로 형성하면 좋다.
산화물 반도체막(430)에서 층간 절연막(410)과 접촉되지 않은 영역(431)의 인듐 농도보다 층간 절연막(410)과 접촉되고 또 게이트 절연막(403)과 접촉되지 않은 영역(432)의 인듐 농도가 더 낮다. 또한, 산화물 반도체막(430)에서 층간 절연막(410)과 접촉되지 않은 영역(431)의 인듐 농도는 10at.% 이상 25at.% 이하다. 즉, 산화물 반도체막(430)은 인듐 농도가 10at.% 이상 25at.% 이하인 영역(431)과, 영역(431)보다 인듐 농도가 낮은 영역(432)을 갖는다. 또한, 영역(432)의 인듐 농도는 0at.% 이상 13at.% 이하, 바람직하게는 0at.% 이상 10at.% 미만이다. 이와 같이, 층간 절연막(410)과 접촉되지 않은 영역(431)보다 층간 절연막(410)과 접촉되고 또 게이트 절연막(403)과 접촉되지 않은 영역(432)의 인듐 농도를 낮게 함으로써 산화물 반도체막(430) 위에 접촉하여 형성된 층간 절연막(410)으로 산화물 반도체막(430)으로부터 인듐이 확산되는 것을 억제할 수 있다.
상술한 구조를 가짐으로써 산화물 반도체막 위에 접촉하여 형성된 층간 절연막으로 인듐이 확산되는 것을 억제할 수 있다. 이로써, 층간 절연막을 통한 누설 전류의 증가를 억제할 수 있다.
<트랜지스터의 제작 방법의 일례>
다음에, 도 6c에 도시된 트랜지스터의 제작 방법에 대하여 도 6a 내지 도 6c를 사용하여 설명한다.
도 6a에 도시된 바와 같이, 기판(100) 위에 하지 절연막(101)을 형성한다.
다음에, 하지 절연막(101) 위에 게이트 전극(408)을 형성한다. 도전막을 형성하고, 상기 도전막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 도전막을 선택적으로 에칭함으로써 게이트 전극(408)이 형성된다.
다음에, 게이트 전극(408)을 덮어 게이트 절연막(403)을 형성하고, 상기 게이트 절연막(403) 위에 인듐을 함유한 산화물 반도체막(430)을 형성한다.
스퍼터링법에 의하여 두께가 1nm 이상 50nm 이하인 산화물 반도체막을 형성하고, 상기 산화물 반도체막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 산화물 반도체막을 선택적으로 에칭함으로써 산화물 반도체막(430)이 형성된다.
산화물 반도체막을 에칭하기 위한 마스크는 포토리소그래피 공정, 잉크젯법, 인쇄법 등을 적절히 사용하여 형성할 수 있다. 또한, 산화물 반도체막의 에칭에는 웨트 에칭 또는 드라이 에칭을 적절히 사용할 수 있다.
또한, 산화물 반도체막을 형성한 후에 기판(100)에 가열 처리를 행하여 산화물 반도체막으로부터 수분 및 수소를 방출시키는 것이 바람직하다. 또한, 상기 가열 처리를 행함으로써 결정성이 더 높은 CAAC-OS막을 형성할 수 있다.
가열 처리의 온도는 산화물 반도체막으로부터 수분 및 수소를 방출시키는 온도가 바람직하고, 대표적으로는, 200℃ 이상 기판(100)의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
또한, 가열 처리는 RTA(Rapid Thermal Annealing) 장치를 사용할 수 있다. RTA를 사용함으로써, 단시간이라면 기판의 변형점 이상의 온도로 가열 처리할 수 있다. 따라서, CAAC-OS막을 형성하는 데 걸리는 시간을 단축할 수 있다.
가열 처리는 불활성 가스 분위기하에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스 분위기하 또는 질소 분위기하에서 행하는 것이 바람직하다. 또한, 산소 분위기하, 감압 분위기하, 또는 진공 분위기하에서 행하여도 좋다. 처리 시간은 3분 내지 24시간으로 한다. 24시간 넘게 가열 처리하는 것은 생산성의 저하를 초래하기 때문에 바람직하지 않다.
다음에, 산화물 반도체막(430)과 부분적으로 접촉되도록 소스 전극 및 드레인 전극(405)을 형성한다. 도전막을 형성하고, 상기 도전막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 도전막을 선택적으로 에칭함으로써 소스 전극 및 드레인 전극(405)이 형성된다.
다음에, 도 6b에 도시된 바와 같이, 산화물 반도체막(430)을 환원성 분위기에 노출시키는 처리를 행한다. 이로써, 이후의 공정에서 형성될 층간 절연막(410)과 접촉되지 않은 영역(431)과, 층간 절연막(410)과 접촉되고 또 게이트 절연막(403)과 접촉되지 않은 영역(432)이 형성된다.
환원성 분위기에 노출시키는 처리는, 예를 들어, 플라즈마 CVD 장치를 사용하여 행할 수 있고, 환원성 분위기로 하기 위한 가스로서 실란(SiH4) 또는 수소(H2) 가스 등을 사용할 수 있다. 또한, 이들을 혼합한 분위기라도 좋다. 또한, 가스의 분해를 촉진시키기 위하여 처리할 때 기판 온도를 올리는 것이 바람직하다. 예를 들어, 기판 온도를 350℃ 이상 기판 변형점 미만으로 한다.
산화물 반도체막(430)을 환원성 분위기에 노출시킴으로써 산화물 반도체막에 함유된 인듐이 환원되어 탈리된다. 결과적으로, 산화물 반도체막에서 환원성 분위기에 노출된 영역의 인듐 농도가 저하된다.
상술한 바와 같이, 산화물 반도체막에 인듐 농도가 저하된 영역을 형성해 둠으로써 이후의 공정에서 산화물 반도체막과 접촉하여 형성될 절연막(본 실시형태에서는 층간 절연막)으로 산화물 반도체막으로부터 인듐이 확산되는 것을 억제할 수 있다.
다음에, 도 6c에 도시된 바와 같이, 산화물 반도체막(430), 소스 전극 및 드레인 전극(405)을 덮어 층간 절연막(410)을 형성한다. 또한, 여기서는 도시하지 않았지만, 층간 절연막(410)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(405)과 접속된 배선을 형성하여도 좋다.
상술한 공정을 거쳐 산화물 반도체막 위에 접촉하여 형성된 층간 절연막으로 인듐이 확산되는 것을 억제할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 1 내지 실시형태 5에 기재된 트랜지스터와 다른 구조를 갖는 트랜지스터에 대하여 도 7을 사용하여 설명한다.
도 7에 도시된 트랜지스터의 단면도에 대하여 이하에 자세히 설명한다.
도 7에 도시된 트랜지스터는 기판(100) 위의 하지 절연막(101)과, 하지 절연막(101) 위의 게이트 전극(408)과, 게이트 전극(408)을 덮어 형성된 게이트 절연막(403)과, 게이트 절연막(403) 위의 인듐을 함유한 산화물 반도체막(441)과, 산화물 반도체막(441)과 접촉하여 형성된 소스 전극 및 드레인 전극(405)과, 소스 전극 및 드레인 전극(405)과 중첩되지 않고 또 산화물 반도체막(441)과 접촉하여 형성된 산화물 절연막(442)과, 산화물 절연막(442)과 소스 전극 및 드레인 전극(405)을 덮는 층간 절연막(410)을 갖는 트랜지스터다. 또한, 층간 절연막(410)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(405)과 접속된 배선을 형성하여도 좋다.
산화물 반도체막(441)은 실시형태 5의 산화물 반도체막(430)과 같은 방법으로 형성하면 좋다.
산화물 반도체막(441)에서의 인듐 농도는 10at.% 이상 25at.% 이하다. 또한, 산화물 반도체막으로부터 인듐을 탈리시킴으로써 산화물 반도체막(441)과, 실질적으로 인듐을 함유하지 않은 영역인 산화물 절연막(442)이 형성된다. 또한, 산화물 절연막(442)은 산화물 반도체막(441)의 위쪽 표면과 접촉되고 적어도 소스 전극 및 드레인 전극(405) 사이에 형성된다.
상술한 바와 같이, 산화물 절연막(442)을 형성함으로써 산화물 반도체막(441)으로부터 층간 절연막(410)으로 인듐이 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막과 산화물 절연막의 계면 특성을 양호하게 할 수 있다.
또한, 본 실시형태의 트랜지스터는 실시형태 5와 같은 제작 방법을 사용하여 형성할 수 있다.
상술한 바와 같은 구조 및 제작 방법을 사용함으로써 산화물 반도체막 위에 접촉하여 형성된 층간 절연막으로 인듐이 확산되는 것을 억제할 수 있고, 또한, 산화물 반도체막과 산화물 절연막의 계면 특성을 양호하게 할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 1 내지 실시형태 6에 기재된 트랜지스터와 다른 구조를 갖는 트랜지스터에 대하여 도 8c를 사용하여 설명한다.
도 8c에 도시된 트랜지스터는 기판(100) 위의 하지 절연막(101)과, 하지 절연막(101) 위의 게이트 전극(508)과, 게이트 전극(508)을 덮어 형성된 게이트 절연막(503)과, 게이트 절연막(503) 위의 소스 전극 및 드레인 전극(505)과, 소스 전극 및 드레인 전극(505)과 부분적으로 접촉하여 형성된 인듐을 함유한 산화물 반도체막(530)과, 산화물 반도체막(530)과 소스 전극 및 드레인 전극(505)을 덮는 층간 절연막(510)을 갖는다. 산화물 반도체막(530)은 층간 절연막(510)과 접촉되지 않은 영역(531)과 층간 절연막(510)과 접촉되고 또 게이트 절연막(503)과 접촉되지 않은 영역(532)으로 이루어진다. 산화물 반도체막(530)은 게이트 절연막(503)과 접촉된 영역(531)과, 층간 절연막(510)과 접촉되고 또 층간 절연막(510)과 영역(531) 사이에 있는 영역(532)을 포함한다고 할 수도 있다. 또한, 층간 절연막(510)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(505)과 접속된 배선을 형성하여도 좋다.
또한, 본 실시형태의 산화물 반도체막, 소스 전극 및 드레인 전극, 게이트 절연막, 게이트 전극, 층간 절연막은 실시형태 1과 같은 방법으로 형성하면 좋다.
산화물 반도체막(530)에 함유된 인듐 농도는 층간 절연막(510)과 접촉되지 않은 영역(531)보다 층간 절연막(510)과 접촉되고 또 게이트 절연막(503)과 접촉되지 않은 영역(532)의 농도가 낮다. 또한, 산화물 반도체막(530)에서 층간 절연막(510)과 접촉되지 않은 영역(531)의 인듐 농도는 10at.% 이상 25at.% 이하다. 즉, 산화물 반도체막(530)은 인듐 농도가 10at.% 이상 25at.% 이하인 영역(531)과, 영역(531)보다 인듐 농도가 낮은 영역(532)을 갖는다. 또한, 영역(532)의 인듐 농도는 0at.% 이상 13at.% 이하, 바람직하게는 0at.% 이상 10at.% 미만이다. 이와 같이, 층간 절연막(510)과 접촉되지 않은 영역(531)보다 층간 절연막(510)과 접촉되고 또 게이트 절연막(503)과 접촉되지 않은 영역(532)의 인듐 농도를 낮게 함으로써 산화물 반도체막(530) 위에 접촉하여 형성된 층간 절연막(510)으로 산화물 반도체막(530)으로부터 인듐이 확산되는 것을 억제할 수 있다.
상술한 구조를 가짐으로써 산화물 반도체막 위에 접촉하여 형성된 층간 절연막으로 인듐이 확산되는 것을 억제할 수 있다. 이로써, 층간 절연막을 통한 누설 전류의 증가를 억제할 수 있다.
<트랜지스터의 제작 방법의 일례>
다음에, 도 8c에 도시된 트랜지스터의 제작 방법에 대하여 도 8a 내지 도 8c를 사용하여 설명한다.
도 8a에 도시된 바와 같이, 기판(100) 위에 하지 절연막(101)을 형성한다.
다음에, 하지 절연막(101) 위에 게이트 전극(508)을 형성한다. 도전막을 형성하고, 상기 도전막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 도전막을 선택적으로 에칭함으로써 게이트 전극(508)이 형성된다.
다음에, 게이트 전극(508)을 덮어 게이트 절연막(503)을 형성하고, 상기 게이트 절연막(503) 위에 소스 전극 및 드레인 전극(505)을 형성한다. 도전막을 형성하고, 상기 도전막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 도전막을 선택적으로 에칭함으로써 소스 전극 및 드레인 전극(505)이 형성된다.
다음에, 소스 전극 및 드레인 전극(505)과 부분적으로 접촉되도록 인듐을 함유한 산화물 반도체막(530)을 형성한다.
스퍼터링법에 의하여 두께가 1nm 이상 50nm 이하인 산화물 반도체막을 형성하고, 상기 산화물 반도체막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 산화물 반도체막을 선택적으로 에칭함으로써 산화물 반도체막(530)이 형성된다.
산화물 반도체막을 에칭하기 위한 마스크는 포토리소그래피 공정, 잉크젯법, 인쇄법 등을 적절히 사용하여 형성할 수 있다. 또한, 산화물 반도체막의 에칭에는 웨트 에칭 또는 드라이 에칭을 적절히 사용할 수 있다.
또한, 산화물 반도체막을 형성한 후에 기판(100)에 가열 처리를 행하여 산화물 반도체막으로부터 수분 및 수소를 방출시키는 것이 바람직하다. 또한, 상기 가열 처리를 행함으로써 결정성이 더 높은 CAAC-OS막을 형성할 수 있다.
가열 처리의 온도는 산화물 반도체막으로부터 수분 및 수소를 방출시키는 온도가 바람직하고, 대표적으로는, 200℃ 이상 기판(100)의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
또한, 가열 처리는 RTA(Rapid Thermal Annealing) 장치를 사용할 수 있다. RTA를 사용함으로써, 단시간이라면 기판의 변형점 이상의 온도로 가열 처리할 수 있다. 따라서, CAAC-OS막을 형성하는 데 걸리는 시간을 단축할 수 있다.
가열 처리는 불활성 가스 분위기하에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스 분위기하 또는 질소 분위기하에서 실시하는 것이 바람직하다. 또한, 산소 분위기하, 감압 분위기하, 또는 진공 분위기하에서 행하여도 좋다. 처리 시간은 3분 내지 24시간으로 한다. 24시간 넘게 가열 처리하는 것은 생산성의 저하를 초래하기 때문에 바람직하지 않다.
다음에, 도 8b에 도시된 바와 같이, 산화물 반도체막(530)을 환원성 분위기에 노출시키는 처리를 행한다. 이로써, 이후의 공정에서 형성될 층간 절연막(510)과 접촉되지 않은 영역(531)과, 층간 절연막(510)과 접촉되고 또 게이트 절연막(503)과 접촉되지 않은 영역(532)이 형성된다.
환원성 분위기에 노출시키는 처리는, 예를 들어, 플라즈마 CVD 장치를 사용하여 행할 수 있고, 환원성 분위기로 하기 위한 가스로서 실란(SiH4) 또는 수소(H2) 가스 등을 사용할 수 있다. 또한, 이들을 혼합한 분위기라도 좋다. 또한, 가스의 분해를 촉진시키기 위하여 처리할 때 기판 온도를 올리는 것이 바람직하다. 예를 들어, 기판 온도를 350℃ 이상 기판 변형점 미만으로 한다.
산화물 반도체막(530)을 환원성 분위기에 노출시킴으로써 산화물 반도체막에 함유된 인듐이 환원되어 탈리된다. 결과적으로, 산화물 반도체막에서 환원성 분위기에 노출된 영역의 인듐 농도가 저하된다.
상술한 바와 같이, 산화물 반도체막에 인듐 농도가 저하된 영역을 형성해 둠으로써 이후의 공정에서 산화물 반도체막과 접촉하여 형성될 절연막(본 실시형태에서는 층간 절연막)으로 산화물 반도체막으로부터 인듐이 확산되는 것을 억제할 수 있다.
다음에, 도 8c에 도시된 바와 같이, 산화물 반도체막(530), 소스 전극 및 드레인 전극(505)을 덮어 층간 절연막(510)을 형성한다. 또한, 여기서는 도시하지 않았지만, 층간 절연막(510)을 가공하여 콘택트 홀을 형성하고, 상기 콘택트 홀에서 소스 전극 및 드레인 전극(505)과 접속된 배선을 형성하여도 좋다.
상술한 공정을 거쳐 산화물 반도체막 위에 접촉하여 형성된 층간 절연막으로 인듐이 확산되는 것을 억제할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1 내지 실시형태 7에 기재된 트랜지스터를 사용하여 제작한 액정 표시 장치에 대하여 설명한다. 또한, 본 실시형태에서는 액정 표시 장치에 본 발명의 일 형태를 적용한 예에 대하여 설명하지만, 이것에 한정되지 않는다. 예를 들어, 발광 장치 중 하나인 EL(Electro Luminescence)표시 장치에 본 발명의 일 형태를 적용하는 것은 당업자라면 용이하게 생각할 수 있다.
도 9는 액티브 매트릭스 구동 방식의 액정 표시 장치의 회로도를 도시한 것이다. 액정 표시 장치는 소스선 SL_1 내지 SL_a, 게이트선 GL_1 내지 GL_b, 및 복수의 화소(2200)를 갖는다. 화소(2200)는 트랜지스터(2230), 커패시터(2220), 및 액정 소자(2210)를 포함한다. 복수의 상기 화소(2200)로 액정 표시 장치의 화소부를 구성한다. 또한, 단순히 소스선 또는 게이트선을 가리키는 경우에는, 소스선 SL 또는 게이트선 GL이라고 기재할 경우도 있다.
트랜지스터(2230)는 실시형태 1 내지 실시형태 7에 기재된 트랜지스터를 사용한다. 본 발명의 일 형태인 트랜지스터는 산화물 반도체를 사용한 트랜지스터이기 때문에 전계 효과 이동도가 높고, 표시 품위가 높은 표시 장치를 얻을 수 있다.
게이트선 GL은 트랜지스터(2230)의 게이트와 접속되고, 소스선 SL은 트랜지스터(2230)의 소스와 접속되고, 트랜지스터(2230)의 드레인은 커패시터(2220)의 용량 전극 중 하나 및 액정 소자(2210)의 화소 전극 중 하나와 접속된다. 커패시터(2220)의 용량 전극 중 다른 하나 및 액정 소자(2210)의 화소 전극 중 다른 하나는 공통 전극과 접속된다. 또한, 공통 전극은 게이트선 GL과 동일층 또 동일 재료로 형성하여도 좋다.
또한, 게이트선 GL은 게이트 구동 회로와 접속된다. 게이트 구동 회로는 실시형태 1 내지 실시형태 7에서 설명한 트랜지스터를 포함하여도 좋다.
또한, 소스선 SL은 소스 구동 회로와 접속된다. 소스 구동 회로는 실시형태 1 내지 실시형태 7에서 설명한 트랜지스터를 포함하여도 좋다.
또한, 게이트 구동 회로 및 소스 구동 회로 중 어느 하나 또는 양쪽 모두를 별도로 준비한 기판 위에 형성하고, COG(Chip On Glass), 와이어 본딩, 또는 TAB(Tape Automated Bonding) 등의 방법을 사용하여 접속하여도 좋다.
또한, 트랜지스터는 정전기 등으로 인하여 파괴되기 쉽기 때문에 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
게이트선 GL에 트랜지스터(2230)의 임계값 전압 이상이 되도록 전압을 인가하면, 소스선 SL로부터 공급된 전하가 트랜지스터(2230)의 드레인 전류가 되어 커패시터(2220)에 축적된다. 1행분을 충전한 후, 상기 행에 있는 트랜지스터(2230)는 오프 상태가 되어 소스선 SL로부터 전압이 공급되지 않게 되지만, 커패시터(2220)에 축적된 전하에 의하여 필요한 전압을 유지할 수 있다. 그 후, 다음 행의 커패시터(2220)를 충전한다. 이런 식으로 1행 내지 b행을 충전한다.
또한, 트랜지스터(2230)로서 오프 전류가 작은 트랜지스터를 사용하는 경우에는, 전압을 유지하는 기간을 길게 할 수 있다. 이 효과에 의하여 움직임이 적은 화상(정지 화상을 포함함)에서는 표시 재기록의 주파수를 저감시킬 수 있어 소비 전력을 더 저감시킬 수 있다. 또한, 커패시터(2220)의 용량을 더 작게 할 수 있으므로 충전에 소비되는 전력을 저감시킬 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 의하여 표시 품위가 높고 소비 전력이 작은 액정 표시 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 실시형태에서는 실시형태 1 내지 실시형태 7에 기재된 트랜지스터를 사용하여 반도체 기억 장치를 제작하는 예에 대하여 설명한다.
휘발성 반도체 기억 장치의 대표적인 예로서는 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써 정보를 기억하는 DRAM(Dynamic Random Access Memory), 플립플롭 등의 회로를 사용하여 기억 내용을 유지하는 SRAM(Static Random Access Memory)이 있다.
비휘발성 반도체 기억 장치의 대표 예로서는 트랜지스터의 게이트와 채널 영역 사이에 노드를 갖고, 상기 노드에 전하를 유지함으로써 데이터를 기억하는 플래시 메모리가 있다.
상술한 반도체 기억 장치에 포함되는 트랜지스터의 일부에 실시형태 1 내지 실시형태 7에 기재된 트랜지스터를 적용할 수 있다.
우선, 실시형태 1 내지 실시형태 7에 기재된 트랜지스터를 적용한 DRAM에 대하여 도 10a 및 도 10b를 사용하여 설명한다.
DRAM은 비트선 BL, 워드선 WL, 감지 증폭기 SAmp, 트랜지스터 Tr, 및 커패시터 C를 갖는다(도 10a 참조).
커패시터 C에 유지된 전압의 시간 변화는 트랜지스터 Tr의 오프 전류로 인하여 도 10b에 도시된 바와 같이 서서히 저감되는 것이 알려져 있다. 처음에 V0으로부터 V1까지 충전된 전압은 시간이 지나면 data1을 판독할 수 있는 한계점인 VA까지 저감된다. 이 기간을 유지 기간 T_1로 한다. 즉, 2값 DRAM의 경우에는, 유지 기간 T_1 동안에 리프레시할 필요가 있다.
여기서, 트랜지스터 Tr에 실시형태 1 내지 실시형태 7에 기재된 트랜지스터를 적용하면 오프 전류가 작기 때문에 유지 기간 T_1을 길게 할 수 있다. 즉, 리프레시 횟수를 줄일 수 있으므로 소비 전력을 저감시킬 수 있다. 예를 들어, 고순도화되고 오프 전류가 1×10-21A 이하, 바람직하게는 1×10-24A 이하가 된 산화물 반도체막을 사용한 트랜지스터로 DRAM을 구성하면, 전력을 공급하지 않더라도 며칠 동안 내지 수십년 동안에 걸쳐 데이터를 유지할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 의하여 신뢰성이 높고 소비 전력이 작은 DRAM을 얻을 수 있다.
다음에, 실시형태 1 내지 실시형태 7에 기재된 트랜지스터를 적용한 비휘발성 메모리에 대하여 도 11a 및 도 11b를 사용하여 설명한다.
도 11a는 비휘발성 메모리의 회로도다. 비휘발성 메모리는 트랜지스터 Tr_1과, 트랜지스터 Tr_1의 게이트와 접속된 게이트 배선 GL_1과, 트랜지스터 Tr_1의 소스와 접속된 소스 배선 SL_1과, 트랜지스터 Tr_2와, 트랜지스터 Tr_2의 소스와 접속된 소스 배선 SL_2와, 트랜지스터 Tr_2의 드레인과 접속된 드레인 배선 DL_2와, 커패시터 C와, 커패시터 C의 단자 중 하나와 접속된 용량 배선 CL과, 커패시터 C의 단자 중 다른 하나, 트랜지스터 Tr_1의 드레인, 및 트랜지스터 Tr_2의 게이트와 접속된 노드 N을 갖는다.
또한, 본 실시형태에 기재된 비휘발성 메모리는 노드 N의 전압에 따라 트랜지스터 Tr_2의 임계값 전압이 변동되는 것을 이용한 것이다. 예를 들어, 도 11b는 용량 배선 CL의 전압 VCL과, 트랜지스터 Tr_2를 흐르는 드레인 전류 Id_2의 관계를 설명하기 위한 도면이다.
여기서, 노드 N은 트랜지스터 Tr_1을 통하여 전압을 조정할 수 있다. 예를 들어, 소스 배선 SL_1의 전압을 VDD로 한다. 이 때, 게이트 배선 GL_1의 전압을 트랜지스터 Tr_1의 임계값 전압 Vth에 VDD를 더한 전압 이상으로 함으로써 노드 N의 전압을 HIGH로 할 수 있다. 또한, 게이트 배선 GL_1의 전압을 트랜지스터 Tr_1의 임계값 전압 Vth 이하로 함으로써 노드 N의 전압을 LOW로 할 수 있다.
따라서, VCL-Id_2 곡선(N=LOW) 및 VCL-Id_2 곡선(N=HIGH) 중 어느 하나를 얻을 수 있다. 즉, N=LOW인 경우에는, VCL=0V일 때 Id_2가 작기 때문에 데이터 0이 된다. 또한, N=HIGH인 경우에는, VCL=0V일 때 Id_2가 크기 때문에 데이터 1이 된다. 상술한 바와 같이 하여 데이터를 기억할 수 있다.
여기서, 트랜지스터 Tr_1에 실시형태 1 내지 실시형태 7에 기재된 트랜지스터를 적용하면 상기 트랜지스터는 오프 전류를 매우 작게 할 수 있기 때문에 노드 N에 축적된 전하가 의도하지 않게 트랜지스터 Tr_1을 통과하여 누설되는 것을 억제할 수 있다. 따라서, 장기간에 걸쳐 데이터를 유지할 수 있다. 또한, 본 발명의 일 형태를 사용함으로써 트랜지스터 Tr_1의 임계값 전압이 제어되기 때문에 기록에 필요한 전압을 저감시킬 수 있고 플래시 메모리 등보다 소비 전력을 저감시킬 수 있다.
또한, 트랜지스터 Tr_2에 실시형태 1 내지 실시형태 7에 기재된 트랜지스터를 적용하여도 좋다.
다음에, 도 11a 및 도 11b에 도시된 비휘발성 메모리에서 커패시터를 포함하지 않은 구성에 대하여 도 12를 사용하여 설명한다.
도 12는 비휘발성 메모리의 회로도다. 비휘발성 메모리는 트랜지스터 Tr_1과, 트랜지스터 Tr_1의 게이트와 접속된 게이트 배선 GL_1과, 트랜지스터 Tr_1의 소스와 접속된 소스 배선 SL_1과, 트랜지스터 Tr_2와, 트랜지스터 Tr_2의 소스와 접속된 소스 배선 SL_2와, 트랜지스터 Tr_2의 드레인과 접속된 드레인 배선 DL_2와, 트랜지스터 Tr_1의 드레인 및 트랜지스터 Tr_2의 게이트가 접속되어 형성된 노드 N을 갖는다.
트랜지스터 Tr_1로서 노멀리 오프이고 또 오프 전류가 매우 작은 트랜지스터를 사용하는 경우에는, 커패시터를 제공하지 않아도 트랜지스터 Tr_1의 드레인과 트랜지스터 Tr_2의 게이트 사이의 노드 N에 전하를 유지할 수 있다. 커패시터를 형성하지 않은 구성이기 때문에 면적을 작게 할 수 있고, 커패시터를 형성한 경우보다 상술한 비휘발성 메모리를 사용한 메모리 모듈의 집적도를 높일 수 있다. 다만, 트랜지스터 Tr_1이 노멀리 온인 경우나 오프 전류가 약간 큰 경우라도 트랜지스터 Tr_1에 백 게이트, 트랜지스터, 또는 다이오드를 제공함으로써 임계값 전압을 제어하여 적용할 수 있다.
또한, 본 실시형태에서는 4개 또는 5개의 배선을 사용한 비휘발성 메모리를 기재하였지만, 이것에 한정되지 않는다. 예를 들어, 소스 배선 SL_1과 드레인 배선 DL_2를 하나의 배선으로 하는 구성으로 하여도 좋다.
상술한 바와 같이, 본 발명의 일 형태에 의하여 오랜 기간 동안 신뢰성이 높고 소비 전력이 작고 집적도가 높은 반도체 기억 장치를 얻을 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 10)
산화물 반도체를 사용한 트랜지스터를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 13a는 CPU의 구체적인 구성을 도시한 블록도다. 도 13a에 도시된 CPU는 기판(1190) 위에 연산 회로(ALU: Arithmetic Logic Unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖는다. 기판(1190)으로서 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 13a에 도시된 CPU는 구성을 간략화하여 도시된 일례에 불과하고, 실제 CPU는 그 용도에 따라 다종 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코드된 명령에 의거하여 각종 제어를 행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1을 기초로 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 갖고, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 13a에 도시된 CPU에서는 레지스터(1196)에 기억 소자가 제공되어 있다. 레지스터(1196)의 기억 소자로서 실시형태 9에 기재된 기억 소자를 사용할 수 있다.
도 13a에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 유지 동작을 선택한다. 즉, 레지스터(1196)가 갖는 기억 소자에서 위상 반전 소자에 의하여 데이터를 유지하는지 용량 소자에 의하여 데이터를 유지하는지를 선택한다. 위상 반전 소자에 의한 데이터 유지가 선택된 경우에는, 레지스터(1196) 내의 기억 소자에 전원 전압이 공급된다. 용량 소자에 의한 데이터 유지가 선택된 경우에는, 용량 소자에 데이터가 재기록되어 레지스터(1196) 내의 기억 소자로의 전원 전압의 공급을 정지할 수 있다.
도 13b 또는 도 13c에 도시된 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되어 있는 노드들 사이에 스위칭 소자를 설치함으로써 전원 전압의 공급을 정지할 수 있다. 도 13b 및 도 13c의 회로에 대하여 이하에 설명한다.
도 13b 및 도 13c는 기억 소자로의 전원 전위의 공급을 제어하는 스위칭 소자로서 산화물 반도체를 사용한 트랜지스터를 포함한 기억 회로의 구성의 일례를 도시한 것이다.
도 13b에 도시된 기억 장치는 스위칭 소자(1141)와, 복수의 기억 소자(1142)을 갖는 기억 소자군(1143)을 갖는다. 구체적으로는, 각 기억 소자(1142)에는 실시형태 5에 기재된 기억 소자를 사용할 수 있다. 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는 스위칭 소자(1141)를 통하여 하이 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는 신호 IN의 전위와, 로우 레벨의 전원 전위 VSS가 공급되어 있다.
도 13b에서는 스위칭 소자(1141)로서 산화물 반도체 등 밴드 갭이 큰 반도체를 갖는 트랜지스터를 사용하고, 상기 트랜지스터는 그 게이트에 공급되는 신호 SigA에 의하여 스위칭이 제어된다.
또한, 도 13b에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 특별히 한정되지 않고, 복수의 트랜지스터를 가져도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 복수의 트랜지스터를 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 13b에서는 스위칭 소자(1141)에 의하여 기억 소자군(1143)이 갖는 각 기억 소자(1142)로의 하이 레벨의 전원 전위 VDD의 공급이 제어되어 있지만, 스위칭 소자(1141)에 의하여 로우 레벨의 전원 전위 VSS의 공급이 제어되어 있어도 좋다.
또한, 도 13c에는 기억 소자군(1143)이 갖는 각 기억 소자(1142)에 스위칭 소자(1141)를 통하여 로우 레벨의 전원 전위 VSS가 공급되어 있는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의하여 기억 소자군(1143)이 갖는 각 기억 소자(1142)로의 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되어 있는 노드 사이에 스위칭 소자를 제공함으로써, 일시적으로 CPU의 동작을 정지하여 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있고, 소비 전력을 저감시킬 수 있다. 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치로의 정보의 입력을 정지하는 동안에 CPU를 정지할 수 있고, 이로써 소비 전력을 저감시킬 수 있다.
여기서는, CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
본 실시형태는 상술한 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 실시형태에서는 실시형태 1 내지 실시형태 10을 적용한 전자 기기의 예에 대하여 설명한다.
도 14a는 휴대형 정보 단말이다. 하우징(9300), 버튼(9301), 마이크로폰(9302), 표시부(9303), 스피커(9304), 카메라(9305)를 구비하고, 휴대형 전화기로서의 기능을 갖는다. 본 발명의 일 형태는 표시부(9303) 및 카메라(9305)에 적용할 수 있다. 또한, 도시하지 않았지만, 본체 내부의 연산 장치, 무선 회로, 또는 기억 회로에 본 발명의 일 형태를 적용할 수도 있다.
도 14b는 디스플레이다. 하우징(9310)과 표시부(9311)를 구비한다. 본 발명의 일 형태는 표시부(9311)에 적용할 수 있다. 본 발명의 일 형태를 사용함으로써 표시부(9311)의 크기를 크게 한 경우라도 표시 품위가 높은 디스플레이로 할 수 있다.
도 14c는 디지털 스틸 카메라다. 하우징(9320), 버튼(9321), 마이크로폰(9322), 및 표시부(9323)를 구비한다. 본 발명의 일 형태는 표시부(9323)에 적용할 수 있다. 또한, 도시하지 않았지만, 기억 회로 또는 이미지 센서에 본 발명의 일 형태를 적용할 수도 있다.
본 발명의 일 형태를 사용함으로써 전자 기기의 성능 및 신뢰성을 높일 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 인듐을 함유한 산화물 반도체막을 환원성 분위기에 노출시키고, 산화물 반도체막 표면에서의 막 조성을 조사한 결과에 대하여 설명한다.
유리 기판 위에 산화물 반도체막을 In-Ga-Zn-O(원자수 비율 In:Ga:Zn=1:1:1) 타깃을 사용하여 스퍼터링법에 의하여 두께가 30nm이 되도록 형성함으로써 시료를 제작하였다. 그 후, 플라즈마 CVD 장치에 의하여 각종 분위기하에서 처리하였다.
플라즈마 CVD 장치에 의한 처리는 질소 분위기하에서 기판 온도를 400℃로 유지, 실란 분위기하에서 기판 온도를 200℃로 유지, 실란 분위기하에서 기판 온도를 400℃로 유지한 3가지 조건으로 행하고, 모두 압력 133Pa, 시간 5min로 처리하였다. 또한, 비교하기 위하여 미처리 조건을 참고예로 하였다. 이들 조건으로 제작한 시료의 산화물 반도체막 표면의 조성을 X선 광 전자 분광법(XPS: X-ray Photoelectron Spectroscopy) 분석에 의하여 정량화하고 평가하였다.
XPS 분석 결과를 표 1에 정리하였다.
Figure pat00001
상술한 결과에 의거하여 미처리 시료와 다른 조성을 나타낸 것은 실란 분위기하에서 기판 온도를 400℃로 유지한 조건으로 제작한 시료만인 것을 알 수 있었다. 따라서, 처리 분위기는 불활성인 질소 분위기는 산화물 반도체막으로부터 인듐을 탈리시키는 효과가 없고, 환원성 분위기인 실란 분위기는 산화물 반도체막으로부터 인듐을 탈리시키는 효과가 있는 것을 알 수 있었다. 즉, 처리 분위기로서 불활성인 질소 분위기는 산화물 반도체막 내의 인듐 농도를 저하시키는 효과가 없고, 환원성 분위기인 실란 분위기는 산화물 반도체막 내의 인듐 농도를 저하시키는 효과가 있는 것을 알았다. 또한, 실란 분위기하에서 처리 온도를 400℃로 하면 산화물 반도체막으로부터 인듐을 탈리시키는 효과가 현저히 나타나기 때문에 환원성 분위기를 형성하는 기체가 더 분해하기 쉽도록 분위기의 온도를 올리는 것이 바람직한 것을 알 수 있었다.
100: 기판 101: 하지 절연막
103: 게이트 절연막 105: 소스 전극 및 드레인 전극
108: 게이트 전극 110: 층간 절연막
130: 산화물 반도체막 131: 영역
132: 영역 141: 산화물 반도체막
142: 산화물 절연막 203: 게이트 절연막
205: 소스 전극 및 드레인 전극 208: 게이트 전극
210: 층간 절연막 230: 산화물 반도체막
231: 영역 232: 영역
303: 게이트 절연막 308: 게이트 전극
310: 층간 절연막 312: 배선
330: 산화물 반도체막 331: 영역
332: 영역 403: 게이트 절연막
405: 소스 전극 및 드레인 전극 408: 게이트 전극
410: 층간 절연막 430: 산화물 반도체막
431: 영역 432: 영역
441: 산화물 반도체막 442: 산화물 절연막
503: 게이트 절연막 505: 소스 전극 및 드레인 전극
508: 게이트 전극 510: 층간 절연막
530: 산화물 반도체막 531: 영역
532: 영역 1141: 스위칭 소자
1142: 기억 소자 1143: 기억 소자군
1189: ROM 인터페이스 1190: 기판
1191: ALU 1192: ALU 컨트롤러
1193: 인스트럭션 디코더 1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러 1196: 레지스터
1197: 레지스터 컨트롤러 1198: 버스 인터페이스
1199: ROM 2200: 화소
2210: 액정 소자 2220: 커패시터
2230: 트랜지스터 9300: 하우징
9301: 버튼 9302: 마이크로폰
9303: 표시부 9304: 스피커
9305: 카메라 9310: 하우징
9311: 표시부 9320: 하우징
9321: 버튼 9322: 마이크로폰
9323: 표시부

Claims (2)

  1. 제 1 절연층과,
    상기 제 1 절연층 위쪽의 산화물 반도체층과,
    상기 산화물 반도체층 위쪽의 제 2 절연층과,
    상기 제 2 절연층 위쪽의 제 1 도전층과,
    상기 산화물 반도체층과 전기적으로 접속되어 있는 소스 전극 및 드레인 전극과,
    상기 소스 전극 또는 상기 드레인 전극과 전기적으로 접속되어 있는 액정 소자의 화소 전극을 갖고,
    상기 제 1 절연층은 산소와 실리콘을 갖고,
    상기 제 2 절연층은 산소와 실리콘을 갖고,
    상기 산화물 반도체층은 제 1 영역과 제 2 영역을 갖고,
    상기 제 1 영역은 상기 제 1 절연층과 접하고 있고,
    상기 제 2 영역은 상기 제 2 절연층과 접하고 있고,
    상기 제 2 영역에서의 인듐의 농도는 상기 제 1 영역에서의 인듐의 농도보다 낮고,
    상기 제 2 영역은 상기 소스 전극 및 상기 드레인 전극과 겹치지 않는, 액정 표시 장치.
  2. 제 1 절연층과,
    상기 제 1 절연층 위쪽의 산화물 반도체층과,
    상기 산화물 반도체층 위쪽의 제 2 절연층과,
    상기 제 2 절연층 위쪽의 제 1 도전층과,
    상기 산화물 반도체층과 전기적으로 접속되어 있는 소스 전극 및 드레인 전극과,
    상기 소스 전극 또는 상기 드레인 전극과 전기적으로 접속되어 있는 액정 소자의 화소 전극을 갖고,
    상기 제 1 절연층은 산소와 실리콘을 갖고,
    상기 제 2 절연층은 산소와 실리콘을 갖고,
    상기 산화물 반도체층은 제 1 영역과 제 2 영역을 갖고,
    상기 제 2 영역은 상기 제 1 영역의 위쪽에 있고,
    상기 제 2 영역에서의 인듐의 농도는 상기 제 1 영역에서의 인듐의 농도보다 낮고,
    상기 제 2 영역은 상기 소스 전극 및 상기 드레인 전극과 겹치지 않는, 액정 표시 장치.
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