TWI509805B - 一種橫向擴散金屬氧化物半導體裝置的製作方法 - Google Patents
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Description
本發明涉及半導體裝置，具體涉及橫向擴散金屬氧化物半導體(LDMOS)裝置。
LDMOS裝置廣泛應用於高壓領域，例如用於電源、電源控制、通信、汽車電子和工業控制等領域。LDMOS裝置的擊穿電壓是影響其性能的一個關鍵參數。因此，設計LDMOS裝置的主要目標便是如何在保持其他性能的前提下提高擊穿電壓，其中影響擊穿電壓的因素有很多。
在一些應用中，一片積體電路晶片上需要集成多個對擊穿電壓要求不同的LDMOS裝置。
為了實現上述要求，現有的技術往往採用增加掩膜層來實現，或者採用複雜的步驟實現，這些方法很大地提高了成本。
因此，有必要提出一種低成本的方法來解決上述問題，消除上述缺陷。
為了解決前面描述的一個問題或者多個問題，本發明提出一種通過調節阱的布圖寬度或布圖間隔來控制橫向擴散金屬氧化物半導體的體區彎度和擊穿電壓的製作方法。
根據本發明一實施例的一種在半導體襯底上製作橫向擴散金屬氧化物半導體(LDMOS)裝置的方法，包括：製作柵極；製作體區，其中所述體區包含體區彎度，製作所述體區包括：在所述半導體襯底上製作阱，其中所述阱為第一摻雜類型，和製作基區，其中所述基區為所述第一摻雜類型，所述基區和所述阱部分重疊，且所述基區比所述阱深度淺；以及製作源極區和漏極接觸區，其中所述源極區和所述漏極接觸區為第二摻雜類型，所述源極區在所述柵極一側和所述體區相接，所述漏極接觸區位於所述柵極的另一側；其中通過調節所述阱的布圖寬度來控制所述體區彎度。
根據本發明又一實施例的一種在半導體襯底上製作橫向擴散金屬氧化物半導體(LDMOS)裝置的方法，包括：製作第一阱，所述第一阱為第一摻雜類型，所述第一阱包含布圖間隔；製作體區，所述體區含體區彎度，製作所述體區包括：在所述布圖間隔中製作第二阱，所述第二阱為第二摻雜類型，和製作基區，所述基區為所述第二摻雜類型，所述基區和所述第二阱部分重疊，且所述基區比所述第二阱深度淺；製作柵極；以及製作源極區和漏極接觸區，其中所述源極區和所述漏極接觸區為所述第一摻雜類型，所述源極區在所述柵極一側和所述體區相接，所述漏極接觸區位於所述柵極的另一側；其中通過調節所述第一阱的布圖間隔寬度來控制所述體區彎度。
11、31、71、81‧‧‧柵極
12、82‧‧‧體區
13、33、73、83‧‧‧源極區
14、34、74、84‧‧‧漏極接觸區
22、62、303、703、803‧‧‧N阱
35‧‧‧溝道區域、柵極
41、42‧‧‧體區彎度
61、72、86、231、232、321、411、421、821‧‧‧P阱
75‧‧‧溝道
100、300‧‧‧LDMOS裝置
306、706‧‧‧頂面
311‧‧‧氧化層
312、712‧‧‧多晶矽層
322、412、422、721、722、822‧‧‧P基
323、823‧‧‧體接觸區
611、7030‧‧‧氧化物
701、801‧‧‧P型襯底
702、802‧‧‧NBL層
705‧‧‧外延層
707‧‧‧窗口、視窗
711‧‧‧氧化物層
800‧‧‧半導體裝置
811‧‧‧介質層
3210‧‧‧掩膜孔
7031‧‧‧布圖間隔、布圖間隔區域
B‧‧‧體電極端
D‧‧‧漏極端
d3、d7、dA、dB、dD‧‧‧深度
L3、L6、L7、L7’、LA、LB、LC、LD‧‧‧寬度
LDMOS‧‧‧橫向擴散金屬氧化物半導體
G‧‧‧柵極端
NBL‧‧‧N型掩埋層
S‧‧‧源極端
為了更好的理解本發明，將根據以下附圖對本發明進行詳細描述：
第1圖示出了一個現有的LDMOS裝置截面圖；第2圖示出了半導體的阱形成過程中注入寬度影響注入深度的一種現象；第3A-3F圖示出了根據本發明一實施例的N型LDMOS裝置製造方法，其中該LDMOS的體區彎度受P阱的布圖寬度調節；第4A圖和第4B圖分別示出了根據本發明一實施例的一個含較小P阱寬度的LDMOS裝置截面圖和一個含較大P阱寬度的LDMOS裝置截面圖；第5A圖示出了根據本發明一實施例的P阱布圖寬度和體區彎度的關係圖；第5B圖示出了根據本發明一實施例的P阱布圖寬度和擊穿電壓的關係圖；第6A-6D圖示出了根據本發明一實施例的製造LDMOS裝置的另一方法；第7A-7G圖示出了根據本發明一實施例的製造N型LDMOS裝置的第三種方法，其中LDMOS裝置的體區彎度受N阱的布圖間隔寬度控制；第8圖示出了根據本發明一實施例的包含LDMOS裝置的半導體裝置截面圖。
同樣的附圖標記在不同附圖中表明相同或相似的內容。
下面參照附圖充分描述本發明的包括LDMOS裝置的半導體
裝置及其製作方法的各示範實施例。在一個實施例中，半導體裝置包括集成於半導體襯底內的LDMOS裝置。LDMOS裝置包括柵極、體區、源極區和漏極接觸區。其中LDMOS裝置的體區彎度通過調節體區阱的布圖寬度來控制。在下面對本發明的詳細描述中，為了更好地理解本發明，描述了大量的細節。然而，本領域技術人員將理解，沒有這些具體細節，本發明同樣可以實施。為了清晰明瞭地闡述本發明，本文簡化了一些具體結構和功能的詳細描述。此外，在一些實施例中已經詳細描述過的類似的結構和功能，在其他實施例中不再贅述。儘管本發明的各項術語是結合具體的示範實施例來一一描述的，但這些術語不應理解為侷限於這裏闡述的示範實施方式。
在關於本發明的描述中，A和B“正相關”表示當B增大時A也相應增大，或者說當B降低時A也相應降低，反之亦然。A和B“負相關”表示A和B呈彼此消長的關係，即當B增大時A相應降低或當B降低時A相應增大。
LDMOS裝置100包含耦合到柵極11的柵極端G，耦合到體區12的體電極端B，耦合到源極區13的源極端S，以及耦合到漏極接觸區14的漏極端D。在一些典型的實施例中，體電極端B和源極端S通過金屬層耦接。在這裏描述LDMOS裝置的第一種現象，即當LDMOS裝置100被偏置和導通時，由於電場的聚集效應，最高的電場出現在第1圖所示的體區彎曲處。體區彎度越小，擊穿電壓越高。
第2圖示出了第二個現象。在半導體阱的形成工藝中，在相同的注入條件下如一定的離子注入劑量、注入能量、注入角度和熱退火條
件下，阱的最後深度與阱的布圖寬度成正相關。也就是說，在阱的形成過程中，當掩膜孔尺寸橫向增加時，注入深度也相應增加。
參看第2圖，P阱231和P阱232採用相同的注入條件在N阱22中製造。P阱231通過孔寬為LA，即布圖寬度為LA的掩膜製造，P阱232通過孔寬為LB的掩膜製造，其中LA比LB小。相應地，注入深度dA比dB淺。通過這個特性，所需的體區彎度可通過調節P阱的布圖寬度進行控制。
第3A-3F圖示出了根據本發明一實施例的N型LDMOS裝置300(見第3F圖)的製造方法流程示意圖。N型LDMOS裝置300的體區彎度(見第3F圖)受P阱321布圖寬度L3(見第3C圖)調節。
首先，參看第3A圖，從頂面306向半導體襯底製作N阱303。在一個實施例中，N阱303通過掩膜孔304向半導體襯底注入N型摻雜劑然後經退火工藝形成。半導體襯底包含P型襯底301、位於LDMOS區下方的N型掩埋層(NBL)302和外延層305。半導體襯底也可包含其他材料，呈現其他的結構或集成一個或多個元件、裝置或系統。NBL層302是可選層和優選層，比如用於降低寄生二極體效應。在一些實施例中，半導體襯底指包含P型襯底301、NBL層302、外延層305和N阱303。
接著參看第3B圖，在半導體襯底上從頂面306製作柵極31。在一些實施例中，製作柵極包含採用任何現有的柵極製造方法，如製作氧化層311和製作多晶矽層312。
在第3C-3E圖中，通過製作P阱321和P基(Pbase)322製作體區32。其中體區彎度受P阱321的布圖寬度L3調節控制。
首先，參看第3C圖，在N阱303中製作P阱321。通過掩膜孔
3210從頂面306注入P型離子摻雜劑。在離子注入步驟後，可進一步包含一個可選的退火步驟。根據第2圖所示的現象，N阱303的布圖寬度L3將與深度d3呈正相關。
其次，參看第3D圖，與柵極31邊緣對準從頂面306製作P基322。
再次，參看第3E圖，進行退火工藝使得P基322擴散到柵極321下形成溝道區域35。P基322與P阱321部分重合。其中P基322比P阱321寬且深度淺。
在其他實施例中，還可以採用其他任何合適的方法如製作P阱後採用熱擴散方法製作P基，或採用雙擴散方法同時形成P基和P阱。
從第4A圖和第4B圖可以看出，體區彎度由P阱321和P基322的輪廓決定。先看第4A圖，P阱411寬度小深度淺，電場集聚效應發生在P基412的轉角處，體區彎度41近似P基412的彎曲度，體區彎度41較大。再看第4B圖，P阱421寬度大，深度深，體區彎度42由P阱421和P基422的綜合輪廓決定，因此體區彎度較小，電場降低。參看第3F圖，當P基322尺寸一定時，P阱321越深越寬，體區彎度越小，擊穿電壓越高。因此，體區彎度可以通過P阱321的布圖寬度來調節並和布圖寬度呈負相關。擊穿電壓也可通過P阱321的布圖寬度來調節並和布圖寬度呈正相關。
第5A圖示意性地示出了P阱布圖寬度和體區彎度間的負相關關係。從圖中可以看到，當布圖寬度增大時，體區彎度減小，因此布圖寬度的設計可以根據所需的體區彎度水準來進行調整。第5B圖示意性地示出了一定布圖寬度範圍內的P阱布圖寬度和擊穿電壓間的正相關關係。“一
定布圖寬度範圍”排除了當P阱太深時，最大的電場將出現在P阱內部而不再符合第5B圖所示關係的情況。當處在一定布圖寬度範圍內時並且LDMOS的其他參數一定時，當布圖寬度增大，擊穿電壓也相應提高。因此，布圖寬度的設計可根據所需的擊穿電壓水準來進行調節。當裝置需要較小的體區彎度和較大的擊穿電壓時，P阱的布圖寬度可設計地較大。
在一個實施例中，柵極在製作P阱後與製作P基之前製作。
在另一個實施例中，柵極在製作P阱和P基後製作。P基的側向擴散步驟可不實行。
在製作體區32和溝道區域35後，參看第3F圖，同時製作N+源極區33和N+漏極接觸區34。其中源極區33與體區32在柵極35的一側相接，並和柵極35對準。漏極接觸區34位於柵極35的另一側。此外還需要多個步驟來完成LDMOS裝置300的製造，如製作P+體接觸區323，製作電互連等。
第6A-6D圖示出了根據本發明一實施例的製造LDMOS裝置的另一方法。在這個方法中，N阱62作為體區P阱61的互補形成。N阱62在P阱61形成之後製作，其中在P阱61上製作氧化物作為掩膜用於形成N阱62。
參看第6A圖，在半導體襯底上製作LDMOS裝置體區的P阱。所需的LDMOS裝置的體區彎度和布圖寬度L6呈負相關。接下來參看第6B圖，與P阱61邊緣對準在P阱61上形成氧化物611。在第6C圖，以氧化物611作為掩膜，通過離子注入工藝形成N阱62。在第6D圖，進行退火工藝，使N阱62橫向擴散至P阱下方。
柵極、P基、源極區和漏極接觸區在隨後的步驟中製作。在
一些實施例中，這些步驟和第3A-3F圖所示的方法中相應的步驟一致。
第7A-7G圖示出了根據本發明一實施例的製造N型LDMOS裝置的第三種方法，其中LDMOS裝置的體區彎度受N阱的布圖間隔寬度控制；在這個方法中，N型LDMOS裝置的體區彎度受N阱703的布圖間隔寬度L7控制。
首先參看第7A圖，在半導體襯底上從頂面706製作N阱703。N型離子摻雜劑被從掩膜上的N阱窗口707注入。雖然N阱703在截面圖中顯示為分隔的幾個部分，在一些實施例中，N阱703為連在一起的整體。在一個實施例中，半導體襯底包含P型襯底701，LDMOS裝置下方的NBL層702，以及外延層705。在一個實施例中，半導體襯底也可包含其他材料，呈現其他的結構或集成一個或多個元件、裝置或系統。在圖示的截面圖中，N阱703包含一布圖間隔7031，在這個布圖間隔7031區域不製作N阱，形成一個N阱“空白區”用於製作其他的結構。布圖間隔7031尺寸示為L7。
在第7B圖，在N阱703上通過視窗707製作氧化物7030。採用N阱氧化工藝，使得N阱703視窗707中形成的N阱氧化物7030和N阱703邊緣對準。而氧化物7030不會覆蓋布圖間隔區域7031。
在第7C圖中，以N阱氧化物7030為阻擋掩膜，在半導體襯底上從頂面製作P阱721。P型材料注入布圖間隔區域7031，形成N阱721。P阱721的橫向寬度L7’由N阱703的布圖間隔寬度L7’決定。因此，根據第2圖所示的現象，P阱72的深度d7可以通過N阱703的布圖間隔寬度L7’調節控制。
在第7D圖中，在P阱721部分重疊形成P基722。相比P阱721，
P基722的寬度比P阱721大，深度比P阱721淺。
在第7E圖，執行退火工藝。在另一個實施例中，這個步驟可以省略。
在第7F圖，在頂面706上製作柵極71。在一個實施例中，製作柵極71包含製作氧化物層711和多晶矽層712。在一個實施例中，柵極先於P基製作，在製作柵極71後，和柵極對準製作P基並採用退火工藝將P基722橫向擴散到柵極71下用於形成溝道75區域。在另一個實施例中，柵極71後於P基722製作並和P基722部分重疊直接形成溝道75區域。
在第7G圖中，同時製作N+源極區73和N+漏極接觸區74。其中源極區73在柵極71的一側和體區72相接，漏極接觸區74位於柵極的另一側。接下來進行其他步驟最終完成LDMOS裝置的製造。
如上所述，體區彎度和P阱的橫向寬度呈負相關，LDMOS裝置的擊穿電壓和P阱的橫向寬度呈正相關。相應地，由於P阱的橫向寬度L7’由N阱703的布圖間隔寬度L7決定並近似等於N阱703的布圖間隔寬度L7，體區彎度可以通過調節布圖間隔寬度L7來調節。其中體區彎度以和布圖間隔寬度L7呈負相關的關係來進行調節控制，擊穿電壓以和布圖間隔寬度L7呈正相關的關係來進行調節控制。
第8圖示出了根據本發明一實施例的包含LDMOS裝置的半導體裝置800的部分截面圖。半導體裝置800包含組成LDMOS裝置的LDMOS區和組成其他結構、元件、裝置的區域。
在底部，半導體裝置800包含一半導體襯底。半導體襯底包含P型襯底801、NBL層802和N阱803。在另外一些實施例中，半導體襯底也
可包含其他材料，或呈現其他的結構或集成一個或多個元件、裝置或系統。在一些實施例中，半導體襯底只包含P型襯底801和NBL層802。
在LDMOS區，在半導體襯底80上製作了一個N型LDMOS裝置。半導體裝置包含半導體襯底80上的柵極81，P型體區82，位於柵極一側的N型源極區83和位於柵極81另一側的N型漏極接觸區84。柵極81包含介質層811和導電層。介質層可包含氧化物層，導電層可包含多晶矽層。體區82包含P阱821和P基822。P阱821的形狀比P基822橫向尺寸小，縱向尺寸深，使得P基822部分位於P阱821內。P基822橫向擴散至柵極81下方形成溝道區域85。體區82通過P+體接觸區823和外部電路相耦接。N+源極區83與體區82和柵極81相接，其中N+源極區83和柵極81的邊緣對準。
體區彎度由P阱821和P基822的輪廓決定。根據第2圖所示的現象，P阱821的橫向寬度LC和P阱821的深度dC呈正相關。因此，第8圖所示的體區彎度和P阱821的橫向寬度LC也呈正相關。
半導體裝置800除LDMOS裝置區域外的其他區域包含P阱86。為簡化起見，該其他區域內的其他結構未示出。在一個實施例中，該其他區域內的P阱86也可為另一LDMOS裝置的體區P阱。P阱86寬度為LD，深度為dD。該其他區域內的P阱86和LDMOS裝置的P阱821採用相同的步驟同時製造，含有相近的摻雜濃度。其中LC比LD，dC也相應地比dD深。由此可見，半導體裝置800中的LDMOS裝置體區彎度受P阱821布圖寬度控制，並和布圖寬度呈正相關。
在另一個實施例中，該其他區域還包含寬度為LE，深度為dE的P阱(未示出)，其中阱821的LC尺寸比LE小，其深度dC亦比dE小。
上述多個實施例涉及N型LDMOS裝置。應當知道，摻雜類型相反的相應P型LDMOS也在本發明的保護範圍之內。在一個實施例中，第一摻雜類型指N型摻雜，第二摻雜類型指P型摻雜。在另外一個實施例中，第一摻雜類型指P型摻雜，第二摻雜類型指N型摻雜。N型摻雜指摻雜磷、砷或其他採用電子導電的的材料。P型摻雜指摻雜硼、鋁、鎵或其他採用空穴導電的材料。
上述本發明的說明書和實施僅僅以示例性的方式對本發明進行了說明，這些實施例不是完全詳盡的，並不用於限定本發明的範圍。對於公開的實施例進行變化和修改都是可能的，其他可行的選擇性實施例和對實施例中元件的等同變化可以被本技術領域的普通技術人員所瞭解。本發明所公開的實施例的其他變化和修改並不超出本發明的精神和保護範圍。
31‧‧‧柵極
33‧‧‧源極區
34‧‧‧漏極接觸區
300‧‧‧LDMOS裝置
322‧‧‧P基
323‧‧‧體接觸區
B‧‧‧體電極端
D‧‧‧漏極端
LDMOS‧‧‧橫向擴散金屬氧化物半導體
G‧‧‧柵極端
NBL‧‧‧N型掩埋層
S‧‧‧源極端
Claims (9)
- 一種在半導體襯底上製作橫向擴散金屬氧化物半導體(LDMOS)裝置的方法，包括：製作柵極；製作體區，其中所述體區包含體區彎度，製作所述體區包括：在所述半導體襯底上製作阱，其中所述阱為第一摻雜類型；製作基區，其中所述基區為所述第一摻雜類型，所述基區和所述阱部分重疊，且所述基區比所述阱深度淺；以及製作源極區和漏極接觸區，其中所述源極區和所述漏極接觸區為第二摻雜類型，所述源極區在所述柵極一側和所述體區相接，所述漏極接觸區位於所述柵極的另一側；其中通過調節所述阱的布圖寬度來控制所述阱的深度進而控制所述體區彎度。
- 如申請專利範圍第1項所述的方法，其中所述阱的布圖寬度以與所述體區彎度成負相關的方式對所述體區彎度進行控制。
- 如申請專利範圍第1項所述的方法，其中通過增大阱的布圖寬度來降低所述體區彎度。
- 如申請專利範圍第1項所述的方法，其中通過增大阱的布圖寬度來增大擊穿電壓。
- 如申請專利範圍第1項所述的方法，其中所述基區通過和所述柵極的邊緣對準製作，所述方法進一步包括進行退火工藝使得所述基區擴散到柵極下形成溝道區域。
- 如申請專利範圍第1項所述的方法，進一步包括製作第二阱，所述第二阱為所述第二摻雜類型，製作所述第二阱包括：與第一摻雜類型的所述阱邊緣對準在第一摻雜類型的所述阱上製作氧化物；以所述氧化物作為掩膜製作第二摻雜類型的所述第二阱；以及進行退火工藝，使所述第二阱橫向擴散至第一摻雜類型的所述阱下方；其中製作所述柵極在製作所述第二阱之後進行。
- 一種在半導體襯底上製作橫向擴散金屬氧化物半導體(LDMOS)裝置的 方法，包括：製作第一阱，所述第一阱為第一摻雜類型，所述第一阱包含布圖間隔；製作體區，所述體區含體區彎度，製作所述體區包括：在所述布圖間隔中製作第二阱，所述第二阱為第二摻雜類型；製作基區，所述基區為所述第二摻雜類型，所述基區和所述第二阱部分重疊，且所述基區比所述第二阱深度淺；製作柵極；以及製作源極區和漏極接觸區，其中所述源極區和所述漏極接觸區為所述第一摻雜類型，所述源極區在所述柵極一側和所述體區相接，所述漏極接觸區位於所述柵極的另一側；其中通過調節所述第一阱的布圖間隔寬度來控制所述第二阱的深度進而控制所述體區彎度。
- 如申請專利範圍第7項所述的方法，其中所述第一阱的布圖間隔以與所述體區彎度成負相關的方式對所述體區彎度進行調節。
- 如申請專利範圍第7項所述的方法，其中所述第一摻雜類型為N型，所述第二摻雜類型為P型。
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