KR101180501B1 - 수평 확산형 모스트랜지스터 및 그 제조 방법 - Google Patents

수평 확산형 모스트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR101180501B1
KR101180501B1 KR1020040055699A KR20040055699A KR101180501B1 KR 101180501 B1 KR101180501 B1 KR 101180501B1 KR 1020040055699 A KR1020040055699 A KR 1020040055699A KR 20040055699 A KR20040055699 A KR 20040055699A KR 101180501 B1 KR101180501 B1 KR 101180501B1
Authority
KR
South Korea
Prior art keywords
region
forming
gate
substrate
mask
Prior art date
Application number
KR1020040055699A
Other languages
English (en)
Other versions
KR20060006594A (ko
Inventor
서을규
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040055699A priority Critical patent/KR101180501B1/ko
Publication of KR20060006594A publication Critical patent/KR20060006594A/ko
Application granted granted Critical
Publication of KR101180501B1 publication Critical patent/KR101180501B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 활성화된 드리프트 영역의 표면에서 댕글링 결합에 의한 운반자의 포획을 방지하여 소자의 특성을 개선하는 수평 확산형 모스트랜지스터의 제조 방법에 관한 것이다.
본 발명에 따른 수평 확산형 모스트랜지스터의 제조 방법은 반도체 기판의 활성 영역에 p형 웰을 형성하는 단계와, p형 웰이 형성된 기판 위의 소정 영역에 게이트를 형성하는 단계와, 게이트의 일측 기판 내에 소정 깊이를 갖는 LDD 영역을 형성하고, 게이트의 타측 기판 내에 제1 깊이를 갖는 n형 드리프트 영역을 형성하는 단계와, 게이트의 측벽에 게이트 스페이서를 형성하는 단계와, 게이트 스페이서를 마스크로 n형 드리프트 영역에 p형 불순물을 주입하여 제1 깊이 보다 작은 제2 깊이를 가지는 차단 영역을 형성하는 단계와, 기판 위에 드레인 형성 영역과 소오스 형성 영역을 제외한 나머지 영역을 차단하는 마스크를 형성하는 단계와, 마스크를 이온 주입 마스크로 하여 기판에 소오스/드레인용 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하고, 소오스 형성 영역은 LDD 영역과 일부분 중첩하고, 드레인 영역은 게이트와 인접하지 않은 n형 드리프트 영역의 일부분과 중첩한다.
LDMOS, 드리프트, 댕글링 결합

Description

수평 확산형 모스트랜지스터 및 그 제조 방법{Lateral diffused MOS transistor and method for forming the same}
도 1은 종래 기술에 따른 수평 확산형 모스트랜지스터의 구조를 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 수평 확산형 모스트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 110 : 소자 분리막
120 : 게이트 125 : 게이트 스페이서
140 : 드리프트 영역 145 : LDD 영역
153 : 소오스 영역 156 : 드레인 영역
160 : 차단 영역
본 발명은 수평 확산형 모스트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 활성화된 드리프트 영역의 표면에서 댕글링 결합에 의한 운반자의 포획을 방지하여 소자의 특성을 개선하는 수평 확산형 모스트랜지스터 제조 방법에 관한 것이다.
최근들어 반도체 소자의 집적도 향상과 그에 따른 설계 기술이 점차로 발달하여 하나의 반도체 칩에 시스템을 구성하려는 시도가 진행되고 있다. 이와 같은 시스템의 원칩(one-chip)화는 주로 시스템의 주용 기능인 제어기, 메모리 및 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술로 발전되고 있다.
그러나, 시스템이 더욱 경량화 및 소형화되기 위해서는 시스템의 전원을 조절하는 입력단 및 출력단의 주요 기능을 하는 회로가 하나의 칩에 통합되어야 하는데, 이를 가능하게 하는 기술이 고전압 트랜지스터와 저전압 씨모스트랜지스터를 하나의 칩으로 통합하는 파워 아이씨(power IC) 기술이다.
이와 같은 파워 아이씨 기술은 기존의 저전압 씨모스트랜지스터의 제조 공정과 통합이 가능하면서, 고전압 브레이크다운을 확보하기 위하여 드레인을 수평으로 배치하고, 수평 확산 접합인 드리프트 영역을 채널과 드레인 사이에 두는 수평 확산형 모스트랜지스터(Lateral Diffused MOS : LDMOS)를 구현하였다.
이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술에 따른 수평 확산형 모스트랜지스터에 대하여 상세히 설명하기로 한다.
도 1은 종래 기술에 따른 수평 확산형 모스트랜지스터의 구조를 나타낸 단면 도이다.
도 1에 도시한 바와 같이, 종래의 수평 확산형 모스트랜지스터는 소자 분리막(110)에 의해 활성 영역과 비활성 영역으로 구분된 p형 반도체 기판(100)과, 상기 p형 반도체 기판(100)의 활성 영역 위에 형성되어 있으며, 게이트 전극(120) 및 그 측벽에 형성되어 있는 게이트 스페이서(125)를 가지는 게이트(130)와, 상기 게이트(130) 하부 일측의 반도체 기판(100)에 소정 깊이로 형성되며 상기 게이트(130) 모서리 하부에서 일정 부분이 중첩되도록 형성되는 저농도의 n형 드리프트 영역(140)과, 상기 게이트(130) 하부 타측의 반도체 기판(100)에 소정 깊이로 형성되며 상기 게이트(130) 모서리 하부에서 일정 부분이 중첩되도록 형성되는 LDD 영역(145)과, 상기 게이트(130)와 인접하지 않은 드리프트 영역(140) 내에 이와 일부분 중첩되도록 형성되며 고농도 n형의 드레인 영역(156) 및 상기 LDD 영역(140)과 중첩되도록 형성되고, 이보다 깊은 깊이를 가지는 고농도의 n형 소오스 영역(153)을 포함한다.
그런데, 이와 같은, 종래 기술에 따른 수평 확산형 트랜지스터는 고전압 브레이크다운을 확보하기 위하여 드레인 영역(156)을 수평으로 배치하고, 수평 확산 접합인 드리프트 영역(140)을 채널과 드레인 영역(156) 사이에 두고 있다.
그러나, 상기 드리프트 영역(140) 표면의 결정립계에서는 댕글링 결합(dangling bond)이 형성되는 바, 이을 통과하는 운반자(carrier)를 포획(trapping)하는 문제가 있다. 그 결과, 온전류를 감소시키고, 핫 캐리어 이뮤너티(hot carrier immunity) 특성을 저하시켜 소자의 특성이 낮아지게 한다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 전류의 흐름을 드리프트 영역의 표면이 아닌 드리프트 영역의 중심 부분으로 유도하여 드리프트 영역 표면의 댕글링 결합에 운반자가 포획되는 것을 방지할 수 있는 수평 확산형 모스트랜지스터 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명은 반도체 기판의 활성 영역에 p형 웰을 형성하는 단계와, 상기 p형 웰이 형성된 기판 위의 소정 영역에 게이트를 형성하는 단계와, 상기 게이트의 일측 기판 내에 소정 깊이를 갖는 LDD 영역을 형성하고, 상기 게이트의 타측 기판 내에 제1 깊이를 갖는 저농도의 n형 드리프트 영역을 형성하는 단계와, 상기 게이트의 측벽에 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서를 마스크로 상기 드리프트 영역에 p형 불순물을 주입하여 제1 깊이 보다 작은 제2 깊이를 가지는 차단 영역을 형성하는 단계와, 상기 기판 위에 드레인 형성 영역과 소오스 형성 영역을 제외한 나머지 영역을 차단하는 마스크를 형성하는 단계와, 상기 마스크를 이온 주입 마스크로 하여 기판에 고농도의 소오스/드레인용 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하고, 상기 소오스 형성 영역은 상기 LDD 영역과 일부분 중첩하고, 상기 드레인 영역은 상기 게이트와 인접하지 않은 드리프트 영역의 일부분과 중첩하는 수평 확산형 모스트랜지스터의 제조 방법을 마련한다.
여기서, 상기 차단 영역의 도핑 농도는 상기 드리프트 영역의 표면 도핑 농도와 동일하거나 높은 농도를 가지도록 형성하는 것이 바람직하다. 이에 따라, 본 발명은 수평 확산형 트랜지스터에 전압 인가 시, 드리프트 영역의 표면에 형성되어 있는 차단 영역에 의해 전류의 흐름을 드리프트 영역의 표면이 아닌 드리프트 영역의 중심 부분으로 유도함으로써, 드리프트 영역 표면의 댕글링 결합에 운반자가 포획되는 것을 방지할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 수평 확산형 모스트랜지스터의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 수평 확산형 모스트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 통상의 소자 분리 공정으로 반도체 기판 (100)에 소자 분리막(110)을 형성하여 기판(100)에 활성 영역 및 비활성 영역을 정의한 다음, 상기 기판(100)의 활성 영역에 p형 이온을 주입하여 p형 웰(도시하지 않음)을 형성한다.
그리고, 상기 p형 웰이 형성된 기판(100)의 일부분에 게이트(120)를 형성한다. 이때, 상기 게이트(120)는 게이트 산화막(도시하지 않음) 및 게이트 도전막(도시하지 않음)이 순차 적층되어 있는 구조를 가지고 있으며, 이는 기판(100) 전면에 게이트 산화막 및 게이트 도전막을 순차 적층한 다음, 게이트 형성 영역을 정의하는 마스크를 이용하여 게이트 도전막 및 게이트 산화막을 식각하여 형성하는 것이 바람직하다.
이어, 도 2b에 도시한 바와 같이, 상기 게이트(130) 하부 일측의 반도체 기판(100)에 소정 깊이를 가지며 상기 게이트(130) 모서리 하부에서 일정 부분이 중첩하는 LDD 영역(145)을 형성한다.
그리고, 상기 LDD 영역(145)을 마스킹 공정에 의해 차단하고, 상기 게이트(120) 하부 타측의 반도체 기판(100)에 소정 깊이를 가지며 상기 게이트(120) 모서리 하부에서 일정 부분이 중첩하는 저농도의 n형 드리프트 영역(140)을 형성한다. 이때, 상기 드리프트 영역(140)은 소자 구동 시, 후술하는 고농도의 n형 드레인 영역에 걸리는 전계를 분산시키기 위해 드리프트 영역(140)의 경계선이 인접하는 드레인 영역의 경계선과 소정 거리를 유지하면서 드레인 영역을 둘러싸고 있어야 하기 때문에, LDD 영역(145) 보다 깊은 제1 깊이를 가진다.
이어, 도 2c에 도시한 바와 같이, 상기 게이트(120)의 측벽에 산화막 또는 질화막 등의 절연막으로 이루어진 게이트 스페이서(125)를 형성한다.
그 후, 도 2d에 도시한 바와 같이, 상기 게이트 스페이서(125) 및 게이트(120)를 마스크로 상기 기판(100)의 n형 드리프트 영역(140) 내에 반대형의 p형 이온을 주입하여 드리프트 영역(140)의 제1 깊이 보다 작은 제2 깊이를 가지는 차단 영역(160)을 형성한다. 이때, 상기 차단 영역(160)은 소자 구동 시, 전류의 흐름을 차단하는 영역으로 드리프트 영역(140)의 표면 도핑 농도와 동일하거나 높은 도핑 농도를 가지도록 형성한다.
다시 말해, 상기 차단 영역(160)은 드리프트 영역(140)을 이루는 n형 이온의 반대형인 p형 이온을 주입하여 형성하는 바, 추후 소자 구동 시, n형 드리프트 영역(140)을 통해 드레인 영역으로 흐르는 전류의 흐름을 차단 영역(160) 아래, 즉, 댕글링 결합이 형성된 드리프트 영역(140)의 표면이 아닌 드리프트 영역(140)의 중심부분으로 유도하는 역할을 한다. 이에 따라, 본 발명은 드리프트 영역을 통해 채널에서부터 드레인 영역으로 전류 이동 시, 운반자가 댕글링 결합에 포획되는 것을 방지할 수 있다.
그리고, 도 2e에 도시한 바와 같이, 상기 기판(100) 위에 드레인 형성 영역과 소오스 형성 영역을 제외한 나머지 영역을 차단하는 마스크(도시하지 않음)를 형성한다. 여기서, 상기 소오스 형성 영역은 LDD 영역(145)과 일부분 중첩하고, 상기 드레인 형성 영역은 게이트(120)와 인접하지 않은 차단 영역(160) 및 드리프트 영역(140)의 일부분과 중첩한다.
이어서, 상기 마스크를 이온 주입 마스크로 이용하여 기판(100)에 소오스/드 레인용 이온 즉, 고농도의 n+ 이온을 주입하여 소오스 영역(153) 및 드레인 영역(156)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 트랜지스터에 전압 인가 시, 드리프트 영역을 통해 채널로부터 드레인 영역으로 흐르는 전류의 흐름을 드리프트 영역의 표면이 아닌 드리프트 영역의 중심 부분으로 유도하여 드리프트 영역 표면에 존재하는 댕글링 결합에 운반자가 포획되는 것을 방지한다. 따라서, 온 전류를 증가시킬 수 있어 소자의 특성을 개선할 수 있다.

Claims (3)

  1. 반도체 기판의 활성 영역에 p형 웰을 형성하는 단계와,
    상기 p형 웰이 형성된 기판 위의 소정 영역에 게이트를 형성하는 단계와,
    상기 게이트의 일측 기판 내에 소정 깊이를 갖는 LDD 영역을 형성하고, 상기 게이트의 타측 기판 내에 상기 LDD 영역의 깊이보다 큰 제1 깊이를 갖는 n형 드리프트 영역을 형성하는 단계와,
    상기 게이트의 측벽에 게이트 스페이서를 형성하는 단계와,
    상기 게이트 스페이서를 마스크로 상기 n형 드리프트 영역에 p형 불순물을 주입하여 제1 깊이 보다 작은 제2 깊이를 가지는 차단 영역을 형성하는 단계와,
    상기 기판 위에 드레인 형성 영역과 소오스 형성 영역을 제외한 나머지 영역을 차단하는 마스크를 형성하는 단계와,
    상기 마스크를 이온 주입 마스크로 하여 기판에 소오스/드레인용 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하고,
    상기 소오스 형성 영역은 상기 LDD 영역과 일부분 중첩하고, 상기 차단 영역은 상기 게이트와 상기 드레인 영역 사이에 위치하는 수평 확산형 모스트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 차단 영역의 도핑 농도는 상기 드리프트 영역의 표면 도핑 농도와 동일하거나 높은 농도를 가지도록 형성하는 수평 확산형 모스트랜지스터의 제조 방법.
  3. 삭제
KR1020040055699A 2004-07-16 2004-07-16 수평 확산형 모스트랜지스터 및 그 제조 방법 KR101180501B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040055699A KR101180501B1 (ko) 2004-07-16 2004-07-16 수평 확산형 모스트랜지스터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040055699A KR101180501B1 (ko) 2004-07-16 2004-07-16 수평 확산형 모스트랜지스터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060006594A KR20060006594A (ko) 2006-01-19
KR101180501B1 true KR101180501B1 (ko) 2012-09-10

Family

ID=37118262

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040055699A KR101180501B1 (ko) 2004-07-16 2004-07-16 수평 확산형 모스트랜지스터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101180501B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056479B2 (en) 2015-01-29 2018-08-21 Samsung Electronics Co., Ltd. Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168210A (ja) 1999-10-27 2001-06-22 Texas Instr Inc <Ti> 集積回路用ドレイン拡張型トランジスタ
JP2002503034A (ja) 1998-02-07 2002-01-29 ゼモッド・インコーポレイテッド ソース領域を裏面に接続するプラグを含む、ラテラルｒｆｍｏｓデバイスのための擬似メッシュゲート構造
JP2002343806A (ja) 2001-05-15 2002-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002503034A (ja) 1998-02-07 2002-01-29 ゼモッド・インコーポレイテッド ソース領域を裏面に接続するプラグを含む、ラテラルｒｆｍｏｓデバイスのための擬似メッシュゲート構造
JP2001168210A (ja) 1999-10-27 2001-06-22 Texas Instr Inc <Ti> 集積回路用ドレイン拡張型トランジスタ
JP2002343806A (ja) 2001-05-15 2002-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056479B2 (en) 2015-01-29 2018-08-21 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR20060006594A (ko) 2006-01-19

Similar Documents

Publication Publication Date Title
US8330219B2 (en) Semiconductor device with high-voltage breakdown protection
KR101126933B1 (ko) 폴리에미터형 바이폴라 트랜지스터, ｂｃｄ 소자, 폴리에미터형 바이폴라 트랜지스터의 제조 방법 및 ｂｃｄ 소자의 제조 방법
US20060157781A1 (en) Lateral double-diffused MOS transistor and manufacturing method therefor
KR20100064263A (ko) 반도체 소자 및 이의 제조 방법
KR101530582B1 (ko) 반도체 소자 및 이의 제조 방법
KR20100064264A (ko) 반도체 소자 및 이의 제조 방법
JP6770177B2 (ja) デプレッションモード接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法
KR101147366B1 (ko) 고주파 파워증폭기를 위한 수평형확산모스트랜지스터 및그의 제조 방법
JP4800566B2 (ja) 半導体装置及びその製造方法
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
KR101180501B1 (ko) 수평 확산형 모스트랜지스터 및 그 제조 방법
KR0138234B1 (ko) 고전압 모오스 트랜지스터의 구조
JP5311003B2 (ja) 半導体装置
KR101099560B1 (ko) 고전압 트랜지스터 제조방법
KR100947567B1 (ko) 고전압 소자 및 그 제조 방법
KR20070071030A (ko) 수평형확산 모스트랜지스터 및 그의 제조 방법
KR100587605B1 (ko) 고전압 트랜지스터 및 그 제조방법
KR101060704B1 (ko) 수평 확산형 모스트랜지스터의 제조 방법
TWI385802B (zh) 高壓金氧半導體元件及其製作方法
KR20100072405A (ko) 반도체 소자, 이의 제조방법 및 플래시 메모리 소자
KR100899533B1 (ko) 고전압 소자 및 그 제조방법
KR100601917B1 (ko) 씨모스 트랜지스터 제조 방법
KR20130073776A (ko) 횡형 디모스 트랜지스터 및 이의 제조방법
KR100998958B1 (ko) 고전압 반도체 소자 및 그의 제조 방법
KR101262853B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 8