JP2001168210A - 集積回路用ドレイン拡張型トランジスタ - Google Patents
集積回路用ドレイン拡張型トランジスタInfo
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Abstract
(57)【要約】
【課題】 サブミクロンＣＭＯＳプロセス用の集積回路
用ドレイン拡張型トランジスタを提供する。 【解決手段】 トランジスタ・ゲート（４０）がシリコ
ン基板（１０）中のＣＭＯＳｎ形ウエル領域（８０）お
よびＣＭＯＳｐ形ウエル領域（７０）を覆って形成され
る。各種のＣＭＯＳウエル領域中に、トランジスタ・ソ
ース領域（５０）、（１４０）およびドレイン領域（５
５）、（１４５）が形成されて、ドレイン拡張型のトラ
ンジスタが作製される。ここにおいて、ＣＭＯＳウエル
領域（７０）、（８０）がトランジスタのドレイン拡張
領域として機能する。
用ドレイン拡張型トランジスタを提供する。 【解決手段】 トランジスタ・ゲート（４０）がシリコ
ン基板（１０）中のＣＭＯＳｎ形ウエル領域（８０）お
よびＣＭＯＳｐ形ウエル領域（７０）を覆って形成され
る。各種のＣＭＯＳウエル領域中に、トランジスタ・ソ
ース領域（５０）、（１４０）およびドレイン領域（５
５）、（１４５）が形成されて、ドレイン拡張型のトラ
ンジスタが作製される。ここにおいて、ＣＭＯＳウエル
領域（７０）、（８０）がトランジスタのドレイン拡張
領域として機能する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、ＭＯＳＦＥ
Ｔトランジスタ分野に関するものであって、更に詳細に
はＣＭＯＳ用の集積化高電圧ドレイン拡張型トランジス
タに関する。
Ｔトランジスタ分野に関するものであって、更に詳細に
はＣＭＯＳ用の集積化高電圧ドレイン拡張型トランジス
タに関する。
【０００２】
【従来の技術】集積回路では複数の異なる動作電圧が必
要とされる場合がしばしばある。０．２５ミクロンより
も短いゲート長を有する回路は２．５ボルトよりも低い
電圧で動作するのが普通である。入出力動作（例えば、
チップ外の外部回路への接続）に関しては、もっと長い
ゲート（０．３ミクロンより長い）のトランジスタが約
２．５ないし３Ｖで動作するのが普通である。ディスク
・ドライブのコントローラなどの例では、回路が５ボル
トの信号を必要とすることがある。そのような場合に
は、高電圧で動作できるトランジスタが必要である。集
積回路中で高電圧での使用に適する１つのトランジスタ
はドレイン拡張型（ＤＥ）トランジスタである。ドレイ
ン拡張型トランジスタはまた、ドレイン電圧がゲート酸
化物の公称定格電圧を超えるような応用においても使用
されよう。ドレイン拡張型トランジスタは通常の自己整
合型ポリシリコン・ゲート型トランジスタと違って、非
常に低濃度にドープされた拡張領域をドレインの隣に使
用しており、それは高いドレイン電圧において空乏化す
る。これにより、電圧のほとんどの部分がシリコンで降
下するため、ゲート酸化物両端の電界は安全なレベルに
低下する。ドレイン拡張型トランジスタはコア・トラン
ジスタの定格電圧の数倍の電圧で動作でき、数ボルトの
アナログ信号を取り扱うことができ、電力増幅器や電力
制御回路に適しており、一般に同じ厚さのゲート酸化物
を有する従来のトランジスタよりも頑丈である。特に、
チャンネルのホット・キャリア（ＣＨＣ）効果を制御す
るためのドレイン追加打ち込みを必要とせず、また破壊
電圧がより高いため、静電気放電（ＥＳＤ）保護が簡単
になる。例えば、特定用途向け集積回路（ＡＳＩＣ）で
出力と直列に通常必要とされる抵抗体を含める必要がな
い。
要とされる場合がしばしばある。０．２５ミクロンより
も短いゲート長を有する回路は２．５ボルトよりも低い
電圧で動作するのが普通である。入出力動作（例えば、
チップ外の外部回路への接続）に関しては、もっと長い
ゲート（０．３ミクロンより長い）のトランジスタが約
２．５ないし３Ｖで動作するのが普通である。ディスク
・ドライブのコントローラなどの例では、回路が５ボル
トの信号を必要とすることがある。そのような場合に
は、高電圧で動作できるトランジスタが必要である。集
積回路中で高電圧での使用に適する１つのトランジスタ
はドレイン拡張型（ＤＥ）トランジスタである。ドレイ
ン拡張型トランジスタはまた、ドレイン電圧がゲート酸
化物の公称定格電圧を超えるような応用においても使用
されよう。ドレイン拡張型トランジスタは通常の自己整
合型ポリシリコン・ゲート型トランジスタと違って、非
常に低濃度にドープされた拡張領域をドレインの隣に使
用しており、それは高いドレイン電圧において空乏化す
る。これにより、電圧のほとんどの部分がシリコンで降
下するため、ゲート酸化物両端の電界は安全なレベルに
低下する。ドレイン拡張型トランジスタはコア・トラン
ジスタの定格電圧の数倍の電圧で動作でき、数ボルトの
アナログ信号を取り扱うことができ、電力増幅器や電力
制御回路に適しており、一般に同じ厚さのゲート酸化物
を有する従来のトランジスタよりも頑丈である。特に、
チャンネルのホット・キャリア（ＣＨＣ）効果を制御す
るためのドレイン追加打ち込みを必要とせず、また破壊
電圧がより高いため、静電気放電（ＥＳＤ）保護が簡単
になる。例えば、特定用途向け集積回路（ＡＳＩＣ）で
出力と直列に通常必要とされる抵抗体を含める必要がな
い。
【０００３】
【発明が解決しようとする課題】一般に、ＣＭＯＳ集積
回路にＤＥトランジスタを組み込むためには、特殊な付
加的プロセスが必要となる。それらのプロセスは、集積
回路を作製するためのコストを高め、複雑なものとなる
のが普通である。本発明では、コアＣＭＯＳのトランジ
スタが０．３ミクロンより短いゲート長を有する集積回
路中に、処理をそれ以上複雑にすることなく高電圧ＤＥ
トランジスタを組み込むことを可能とするものとしてＤ
Ｅトランジスタ構造および作製方法について説明する。
回路にＤＥトランジスタを組み込むためには、特殊な付
加的プロセスが必要となる。それらのプロセスは、集積
回路を作製するためのコストを高め、複雑なものとなる
のが普通である。本発明では、コアＣＭＯＳのトランジ
スタが０．３ミクロンより短いゲート長を有する集積回
路中に、処理をそれ以上複雑にすることなく高電圧ＤＥ
トランジスタを組み込むことを可能とするものとしてＤ
Ｅトランジスタ構造および作製方法について説明する。
【０００４】ここに説明する本発明に従う集積化された
ＤＥトランジスタ構造は、サブミクロンのゲート長を有
するトランジスタを作製するのに適した技術を使用して
作製できる。
ＤＥトランジスタ構造は、サブミクロンのゲート長を有
するトランジスタを作製するのに適した技術を使用して
作製できる。
【０００５】
【課題を解決するための手段】本発明の１つの実施の形
態は集積回路用ドレイン拡張型トランジスタであって、
第１のウエル領域とそれに隣接する第２のウエル領域を
含む半導体基板；前記第１ウエル領域および第２ウエル
領域を覆うトランジスタ・ゲート；前記第１ウエル領域
に含まれ、前記トランジスタ・ゲートに隣接する第１の
伝導形のトランジスタ・ソース領域；および前記第２ウ
エル領域に含まれる、第１の伝導形のトランジスタ・ド
レイン領域を含んでいる。
態は集積回路用ドレイン拡張型トランジスタであって、
第１のウエル領域とそれに隣接する第２のウエル領域を
含む半導体基板；前記第１ウエル領域および第２ウエル
領域を覆うトランジスタ・ゲート；前記第１ウエル領域
に含まれ、前記トランジスタ・ゲートに隣接する第１の
伝導形のトランジスタ・ソース領域；および前記第２ウ
エル領域に含まれる、第１の伝導形のトランジスタ・ド
レイン領域を含んでいる。
【０００６】本発明の別の実施の形態は集積回路用ドレ
イン拡張型トランジスタであって、第１のウエル領域を
含む半導体基板；前記第１ウエル領域および前記半導体
基板を部分的に覆うトランジスタ・ゲート；前記半導体
基板に含まれ、前記トランジスタ・ゲートに隣接する第
１の伝導形のトランジスタ・ソース領域；および前記第
１ウエル領域に含まれる、第１の伝導形のトランジスタ
・ドレイン領域を含む。
イン拡張型トランジスタであって、第１のウエル領域を
含む半導体基板；前記第１ウエル領域および前記半導体
基板を部分的に覆うトランジスタ・ゲート；前記半導体
基板に含まれ、前記トランジスタ・ゲートに隣接する第
１の伝導形のトランジスタ・ソース領域；および前記第
１ウエル領域に含まれる、第１の伝導形のトランジスタ
・ドレイン領域を含む。
【０００７】
【発明の実施の形態】同様あるいは類似構造を表すため
に、図面を通して共通する参照符号が使用されている。
図面は正しい縮尺になっておらず、単に説明の便宜のた
めに提供されている。
に、図面を通して共通する参照符号が使用されている。
図面は正しい縮尺になっておらず、単に説明の便宜のた
めに提供されている。
【０００８】本発明の以下の説明は図１−図１３を参照
しながら行う。本発明の方法は、サブミクロン・ゲート
長のトランジスタを作製するために適したＣＭＯＳプロ
セスを使用して、同じ集積回路チップ中に高電圧のＤＥ
トランジスタとコアのＣＭＯＳトランジスタとを集積す
るための解決策を提供する。
しながら行う。本発明の方法は、サブミクロン・ゲート
長のトランジスタを作製するために適したＣＭＯＳプロ
セスを使用して、同じ集積回路チップ中に高電圧のＤＥ
トランジスタとコアのＣＭＯＳトランジスタとを集積す
るための解決策を提供する。
【０００９】
【実施例】本発明の以下の説明は図１−図１３に関連す
る。ＤＥトランジスタの典型的な断面図が図１に示され
ている。ｐ形の基板１０が提供され、浅いトレンチ分離
（ＳＴＩ）構造２０が基板１０中に形成される。ＳＴＩ
構造は既知の半導体処理技術を使用して形成され、シリ
コン酸化物、シリコン窒化物、あるいは適当な性質を備
える任意の絶縁材料で構わない。基板１０上にゲート誘
電体３０が形成される。ゲート誘電体３０は酸化物、熱
成長したＳｉＯ2、窒化物、酸窒化物（オキシ・ナイト
ライド）、あるいはそれらの任意の組合せを含むことが
できる。ゲート誘電体３０の上に導電性材料の層が形成
される（この層はパターニングおよびエッチングされて
ゲート構造４０に加工される）。好ましくは、この導電
性材料は多結晶シリコン（“ポリ”または“ポリシリコ
ン”）を含むが、エピタキシャル・シリコンや任意のそ
の他の半導体材料を含むこともできる。ＤＥトランジス
タはソース５０、ドレイン５５、および低濃度にドープ
されたドレイン拡張６０を含む。ｐ形基板１０の場合
は、ソース領域５０およびドレイン領域５５はｎ形にド
ープされよう。非常に低濃度にドープされたドレイン拡
張６０もまたｎ形にドープされようが、ソース領域５０
およびドレイン領域５５のドーパント濃度よりもずっと
少ないドーパント濃度を有する。非常に低濃度にドープ
されたドレイン拡張のドーピング濃度は、ゲートに対す
るドレイン電圧を増やしていった時にそれが空乏化する
ように選ばれる。
る。ＤＥトランジスタの典型的な断面図が図１に示され
ている。ｐ形の基板１０が提供され、浅いトレンチ分離
（ＳＴＩ）構造２０が基板１０中に形成される。ＳＴＩ
構造は既知の半導体処理技術を使用して形成され、シリ
コン酸化物、シリコン窒化物、あるいは適当な性質を備
える任意の絶縁材料で構わない。基板１０上にゲート誘
電体３０が形成される。ゲート誘電体３０は酸化物、熱
成長したＳｉＯ2、窒化物、酸窒化物（オキシ・ナイト
ライド）、あるいはそれらの任意の組合せを含むことが
できる。ゲート誘電体３０の上に導電性材料の層が形成
される（この層はパターニングおよびエッチングされて
ゲート構造４０に加工される）。好ましくは、この導電
性材料は多結晶シリコン（“ポリ”または“ポリシリコ
ン”）を含むが、エピタキシャル・シリコンや任意のそ
の他の半導体材料を含むこともできる。ＤＥトランジス
タはソース５０、ドレイン５５、および低濃度にドープ
されたドレイン拡張６０を含む。ｐ形基板１０の場合
は、ソース領域５０およびドレイン領域５５はｎ形にド
ープされよう。非常に低濃度にドープされたドレイン拡
張６０もまたｎ形にドープされようが、ソース領域５０
およびドレイン領域５５のドーパント濃度よりもずっと
少ないドーパント濃度を有する。非常に低濃度にドープ
されたドレイン拡張のドーピング濃度は、ゲートに対す
るドレイン電圧を増やしていった時にそれが空乏化する
ように選ばれる。
【００１０】ほとんどのサブミクロンＣＭＯＳ回路を作
製するためにツイン・ウエル・プロセスが使用される。
このプロセスでは、ＰＭＯＳトランジスタを形成するこ
とになっている基板中にｎ形ウエル領域が形成される。
また、ＮＭＯＳトランジスタが形成されることになって
いる基板中にはｐ形ウエル領域が形成される。これらの
ｎ形ウエル領域およびｐ形ウエル領域はそれぞれ、基板
中にｎ形およびｐ形ドーパントの元素を打ち込むことに
よって形成される。サブミクロンのＣＭＯＳ集積回路を
作製するためには、ウエル打ち込みに加えて、複数の付
加的打ち込みが必要とされる。それらの中には、トラン
ジスタのオフ電流を下げるためのｎ形およびｐ形パンチ
スルー打ち込み、絶縁リークを減らすためのｎ形および
ｐ形チャンネル・ストップ打ち込み、ＮＭＯＳおよびＰ
ＭＯＳトランジスタのスレッショルド電圧を設定するた
めのｎ形およびｐ形スレッショルド調節打ち込み、およ
びスレッショルド電圧のロールオフ（ｒｏｌｌ−ｏｆ
ｆ）を少なくするためのｎ形およびｐ形ポケット打ち込
みが含まれる。両タイプのウエルにおいて、最も浅いの
がスレッショルド調節打ち込みである。２番目に深いの
がパンチスルー打ち込みであって、ソースからドレイン
へのパンチスルー破壊電圧を増大させるためにより深い
位置により高濃度のドーピングを行うものであるが、表
面付近の濃度は低く、スレッショルド電圧に対する影響
は小さい。第３の打ち込みはチャンネル・ストップであ
り、更に深く、反転防止のためにＳＴＩフィールド酸化
物の下側に十分な濃度のドーピングを提供する。第４の
打ち込みは最も深い位置に最も高濃度のドーピングを提
供するレトログレード（ｒｅｔｒｏｇｒａｄｅ）・ウエ
ル用の打ち込みである。次の表１はコアＣＭＯＳのサブ
ミクロン・プロセスに関する打ち込み条件をまとめてい
る。
製するためにツイン・ウエル・プロセスが使用される。
このプロセスでは、ＰＭＯＳトランジスタを形成するこ
とになっている基板中にｎ形ウエル領域が形成される。
また、ＮＭＯＳトランジスタが形成されることになって
いる基板中にはｐ形ウエル領域が形成される。これらの
ｎ形ウエル領域およびｐ形ウエル領域はそれぞれ、基板
中にｎ形およびｐ形ドーパントの元素を打ち込むことに
よって形成される。サブミクロンのＣＭＯＳ集積回路を
作製するためには、ウエル打ち込みに加えて、複数の付
加的打ち込みが必要とされる。それらの中には、トラン
ジスタのオフ電流を下げるためのｎ形およびｐ形パンチ
スルー打ち込み、絶縁リークを減らすためのｎ形および
ｐ形チャンネル・ストップ打ち込み、ＮＭＯＳおよびＰ
ＭＯＳトランジスタのスレッショルド電圧を設定するた
めのｎ形およびｐ形スレッショルド調節打ち込み、およ
びスレッショルド電圧のロールオフ（ｒｏｌｌ−ｏｆ
ｆ）を少なくするためのｎ形およびｐ形ポケット打ち込
みが含まれる。両タイプのウエルにおいて、最も浅いの
がスレッショルド調節打ち込みである。２番目に深いの
がパンチスルー打ち込みであって、ソースからドレイン
へのパンチスルー破壊電圧を増大させるためにより深い
位置により高濃度のドーピングを行うものであるが、表
面付近の濃度は低く、スレッショルド電圧に対する影響
は小さい。第３の打ち込みはチャンネル・ストップであ
り、更に深く、反転防止のためにＳＴＩフィールド酸化
物の下側に十分な濃度のドーピングを提供する。第４の
打ち込みは最も深い位置に最も高濃度のドーピングを提
供するレトログレード（ｒｅｔｒｏｇｒａｄｅ）・ウエ
ル用の打ち込みである。次の表１はコアＣＭＯＳのサブ
ミクロン・プロセスに関する打ち込み条件をまとめてい
る。
【００１１】
【表１】
【００１２】ＣＭＯＳプロセスでは、ｎ形ウエルおよび
ｐ形ウエルは、ウエル、チャンネル・ストップ、スレッ
ショルド調節、およびパンチスルーの各打ち込みの任意
の組合せを含むことができる。本発明の各種の実施の形
態に関する以下の説明の中で、ＤＥトランジスタの各種
領域に与えられる名称はコアＣＭＯＳ回路中の各種打ち
込みの機能を説明する機能的名称になっている。特に断
らない限り、上記の打ち込みの表が本発明の各種構造を
形成するために使用できる打ち込み条件を表す。
ｐ形ウエルは、ウエル、チャンネル・ストップ、スレッ
ショルド調節、およびパンチスルーの各打ち込みの任意
の組合せを含むことができる。本発明の各種の実施の形
態に関する以下の説明の中で、ＤＥトランジスタの各種
領域に与えられる名称はコアＣＭＯＳ回路中の各種打ち
込みの機能を説明する機能的名称になっている。特に断
らない限り、上記の打ち込みの表が本発明の各種構造を
形成するために使用できる打ち込み条件を表す。
【００１３】図２Ａには本発明の１つの実施の形態に従
うＤＥ−ＮＭＯＳトランジスタの断面が示されている。
ここで、ｐ形シリコン基板は、この基板の他の領域に作
製された他のＣＭＯＳトランジスタ（図示されていな
い）を含んでいよう。それらのＣＭＯＳトランジスタは
コア・トランジスタを意味しており、３．５ボルトより
も低い動作電圧を有することができる。図２Ａに示すＤ
Ｅトランジスタはコア・トランジスタのそれよりも高い
動作電圧を有しよう。ＤＥトランジスタは、多くの同じ
プロセスを用いてコア・トランジスタと同時に作製され
る。ＤＥトランジスタの製造プロセスについて、コア・
トランジスタの製造手順の中の特別なプロセスの機能に
関連して説明する。図２Ａに示す構造に関して、シリコ
ン酸化物を含む分離構造２０および２５がＳＴＩプロセ
スを用いて形成される。トレンチの深さは約５０００Å
であり、図２Ａに示すＳＴＩ構造２０、２５のレイアウ
トはトレンチ形成に用いられるフォトリソグラフィ・プ
ロセスによって定義される。ここで用いられるコア・ト
ランジスタ製造プロセスはツイン・ウエル・プロセスで
ある。このため、コアのＰＭＯＳおよびＮＭＯＳトラン
ジスタの製造のために基板１０中にそれぞれｎ形領域お
よびｐ形領域を形成する必要がある。コア・トランジス
タ用のｎ形ウエル形成の間に領域８０が形成される。サ
ブミクロンＣＭＯＳプロセスでは、ｎ形ウエルは基板１
０中へ任意の数のｎ形ドーパント元素を打ち込むことに
よって形成できる。ｎ形ウエル・プロセスの１つの実施
の形態では、リン・イオンが約８００ｋｅＶのエネルギ
ー、２×１０13ｃｍ2ないし７×１０13ｃｍ2のドーズで
打ち込まれる。領域８０を定義するために標準的なフォ
トリソグラフィ・プロセスが使用できる。コアＣＭＯＳ
トランジスタ用のｐ形ウエル形成の間に領域７０が形成
される。サブミクロンＣＭＯＳプロセスでは、ｐ形ウエ
ルは基板１０中へ任意の数のｐ形ドーパント元素を打ち
込むことによって形成できる。１つの実施の形態では、
これはホウ素を約５００ｋｅＶのエネルギー、約３×１
０13ｃｍ2のドーズで打ち込むことを含むことができ
る。基板１０の上にゲート誘電体３０が形成される。ゲ
ート誘電体３０は酸化物、熱成長したＳｉＯ2、窒化
物、酸窒化物、あるいはそれらの任意の組合せを含むこ
とができ、好ましくは１ないし１０ｎｍオーダーの厚さ
である。ゲート誘電体はコアＣＭＯＳトランジスタおよ
びＤＥトランジスタの両方について同時に形成されよ
う。ゲート誘電体３０の上に、シリコンを含む材料の層
が形成される（これはパターニングおよびエッチングさ
れてトランジスタ・ゲート４０になる）。好ましくは、
このシリコンを含む材料は多結晶シリコン（“ポリ”あ
るいは“ポリシリコン”）を含むが、エピタキシャル・
シリコンや任意のその他の半導体材料を含んでも構わな
い。ＤＥトランジスタのゲート４０およびコア・トラン
ジスタのゲート構造（図示されていない）は１８００Å
ないし３０００Åの厚さであり、４０ｋｅＶで約５×１
０15ｃｍ2のドーズのリンを打ち込まれよう。ＤＥトラ
ンジスタのゲート４０は、それがｎ形ウエル打ち込み領
域８０、ｐ形ウエル打ち込み領域７０、およびＳＴＩ領
域２５の一部分と重なるように配置される。ソースに隣
接して、ｎ形の低濃度にドープされた領域１００がコア
ＣＭＯＳのｎ形ＬＤＤ打ち込みの間に形成される。これ
は全面的な打ち込みであり、ゲート４０およびその下の
ＳＴＩ領域２０によって位置合わせが行われる。コアＣ
ＭＯＳとなるはずのｎ形ＬＤＤ打ち込みプロセスは、約
１３−１８ｋｅＶのエネルギーで、砒素を６×１０14ｃ
ｍ2ないし９×１０14ｃｍ2のドーズで行われる。側壁の
スペーサ構造１１０が二酸化シリコン、シリコン窒化物
あるいはその他の類似材料を用いて形成される。スペー
サ１１０は、まず基板の表面に全面的な膜を形成し、そ
の後に異方性エッチングを施すことによって形成され
る。ｎ形のソース／ドレイン打ち込みを用いて、ソース
領域５０およびドレイン領域５５が形成される。標準的
な自己整合式のサリサイド・プロセスを用いて金属シリ
サイド領域１２０、１２２、および１２４が形成され
る。このプロセスはコアおよびＤＥの両トランジスタに
ついて同時に実行され、チタン・シリサイド、タングス
テン・シリサイド、あるいはコバルト・シリサイドを使
用できる。図２Ａに示すＤＥ構造に関して、コアＣＭＯ
Ｓトランジスタのｎ形ウエル領域８０によってドレイン
拡張領域が提供される。ｐ形ウエルとｎ形ウエルとの間
隔は、ＤＥトランジスタのドレインからバルクへの破壊
電圧を制御するため（間隔が広くなれば電圧も増大す
る）と、トランジスタ特性とについて別々に最適化する
必要がある。なお、間隔が広くなれば、チャンネルのド
ーピング分布が変化し、トランジスタ特性が改善される
であろう。
うＤＥ−ＮＭＯＳトランジスタの断面が示されている。
ここで、ｐ形シリコン基板は、この基板の他の領域に作
製された他のＣＭＯＳトランジスタ（図示されていな
い）を含んでいよう。それらのＣＭＯＳトランジスタは
コア・トランジスタを意味しており、３．５ボルトより
も低い動作電圧を有することができる。図２Ａに示すＤ
Ｅトランジスタはコア・トランジスタのそれよりも高い
動作電圧を有しよう。ＤＥトランジスタは、多くの同じ
プロセスを用いてコア・トランジスタと同時に作製され
る。ＤＥトランジスタの製造プロセスについて、コア・
トランジスタの製造手順の中の特別なプロセスの機能に
関連して説明する。図２Ａに示す構造に関して、シリコ
ン酸化物を含む分離構造２０および２５がＳＴＩプロセ
スを用いて形成される。トレンチの深さは約５０００Å
であり、図２Ａに示すＳＴＩ構造２０、２５のレイアウ
トはトレンチ形成に用いられるフォトリソグラフィ・プ
ロセスによって定義される。ここで用いられるコア・ト
ランジスタ製造プロセスはツイン・ウエル・プロセスで
ある。このため、コアのＰＭＯＳおよびＮＭＯＳトラン
ジスタの製造のために基板１０中にそれぞれｎ形領域お
よびｐ形領域を形成する必要がある。コア・トランジス
タ用のｎ形ウエル形成の間に領域８０が形成される。サ
ブミクロンＣＭＯＳプロセスでは、ｎ形ウエルは基板１
０中へ任意の数のｎ形ドーパント元素を打ち込むことに
よって形成できる。ｎ形ウエル・プロセスの１つの実施
の形態では、リン・イオンが約８００ｋｅＶのエネルギ
ー、２×１０13ｃｍ2ないし７×１０13ｃｍ2のドーズで
打ち込まれる。領域８０を定義するために標準的なフォ
トリソグラフィ・プロセスが使用できる。コアＣＭＯＳ
トランジスタ用のｐ形ウエル形成の間に領域７０が形成
される。サブミクロンＣＭＯＳプロセスでは、ｐ形ウエ
ルは基板１０中へ任意の数のｐ形ドーパント元素を打ち
込むことによって形成できる。１つの実施の形態では、
これはホウ素を約５００ｋｅＶのエネルギー、約３×１
０13ｃｍ2のドーズで打ち込むことを含むことができ
る。基板１０の上にゲート誘電体３０が形成される。ゲ
ート誘電体３０は酸化物、熱成長したＳｉＯ2、窒化
物、酸窒化物、あるいはそれらの任意の組合せを含むこ
とができ、好ましくは１ないし１０ｎｍオーダーの厚さ
である。ゲート誘電体はコアＣＭＯＳトランジスタおよ
びＤＥトランジスタの両方について同時に形成されよ
う。ゲート誘電体３０の上に、シリコンを含む材料の層
が形成される（これはパターニングおよびエッチングさ
れてトランジスタ・ゲート４０になる）。好ましくは、
このシリコンを含む材料は多結晶シリコン（“ポリ”あ
るいは“ポリシリコン”）を含むが、エピタキシャル・
シリコンや任意のその他の半導体材料を含んでも構わな
い。ＤＥトランジスタのゲート４０およびコア・トラン
ジスタのゲート構造（図示されていない）は１８００Å
ないし３０００Åの厚さであり、４０ｋｅＶで約５×１
０15ｃｍ2のドーズのリンを打ち込まれよう。ＤＥトラ
ンジスタのゲート４０は、それがｎ形ウエル打ち込み領
域８０、ｐ形ウエル打ち込み領域７０、およびＳＴＩ領
域２５の一部分と重なるように配置される。ソースに隣
接して、ｎ形の低濃度にドープされた領域１００がコア
ＣＭＯＳのｎ形ＬＤＤ打ち込みの間に形成される。これ
は全面的な打ち込みであり、ゲート４０およびその下の
ＳＴＩ領域２０によって位置合わせが行われる。コアＣ
ＭＯＳとなるはずのｎ形ＬＤＤ打ち込みプロセスは、約
１３−１８ｋｅＶのエネルギーで、砒素を６×１０14ｃ
ｍ2ないし９×１０14ｃｍ2のドーズで行われる。側壁の
スペーサ構造１１０が二酸化シリコン、シリコン窒化物
あるいはその他の類似材料を用いて形成される。スペー
サ１１０は、まず基板の表面に全面的な膜を形成し、そ
の後に異方性エッチングを施すことによって形成され
る。ｎ形のソース／ドレイン打ち込みを用いて、ソース
領域５０およびドレイン領域５５が形成される。標準的
な自己整合式のサリサイド・プロセスを用いて金属シリ
サイド領域１２０、１２２、および１２４が形成され
る。このプロセスはコアおよびＤＥの両トランジスタに
ついて同時に実行され、チタン・シリサイド、タングス
テン・シリサイド、あるいはコバルト・シリサイドを使
用できる。図２Ａに示すＤＥ構造に関して、コアＣＭＯ
Ｓトランジスタのｎ形ウエル領域８０によってドレイン
拡張領域が提供される。ｐ形ウエルとｎ形ウエルとの間
隔は、ＤＥトランジスタのドレインからバルクへの破壊
電圧を制御するため（間隔が広くなれば電圧も増大す
る）と、トランジスタ特性とについて別々に最適化する
必要がある。なお、間隔が広くなれば、チャンネルのド
ーピング分布が変化し、トランジスタ特性が改善される
であろう。
【００１４】図２Ｂには本発明の１つの実施の形態に従
うＤＥ−ＰＭＯＳトランジスタが示されている。この構
造において、ゲート４０は、ｎ形ウエル領域８０、ｐ形
ウエル領域、およびＳＴＩ構造２５の一部に重なってい
るが、ここでｐ形ウエル領域７０はこのトランジスタの
ドレイン拡張領域を形成している。ソース１４０に隣接
して低濃度にドープされた領域１３０がｐ形ＬＤＤ打ち
込みを用いて形成される。ソース領域１４０およびドレ
イン領域１４５はコアＣＭＯＳのｐ形ソース／ドレイン
打ち込みを用いて形成される。ｐ形ウエルのドレイン拡
張領域７０をｐ形基板１０から分離するために、基板中
へリンまたは砒素を打ち込むことによって深いｎ形ウエ
ル領域１５０が形成される。この深いｎ形ウエル領域を
形成するためには、追加のフォトリソグラフィ・マスク
工程が必要とされよう。この深いｎ形ウエル領域１５０
なしでもＤＥ−ＰＭＯＳデバイスを作製することは可能
である。この場合には、ｐ形ウエルのドレイン拡張領域
７０は基板に電気的に接続されよう。
うＤＥ−ＰＭＯＳトランジスタが示されている。この構
造において、ゲート４０は、ｎ形ウエル領域８０、ｐ形
ウエル領域、およびＳＴＩ構造２５の一部に重なってい
るが、ここでｐ形ウエル領域７０はこのトランジスタの
ドレイン拡張領域を形成している。ソース１４０に隣接
して低濃度にドープされた領域１３０がｐ形ＬＤＤ打ち
込みを用いて形成される。ソース領域１４０およびドレ
イン領域１４５はコアＣＭＯＳのｐ形ソース／ドレイン
打ち込みを用いて形成される。ｐ形ウエルのドレイン拡
張領域７０をｐ形基板１０から分離するために、基板中
へリンまたは砒素を打ち込むことによって深いｎ形ウエ
ル領域１５０が形成される。この深いｎ形ウエル領域を
形成するためには、追加のフォトリソグラフィ・マスク
工程が必要とされよう。この深いｎ形ウエル領域１５０
なしでもＤＥ−ＰＭＯＳデバイスを作製することは可能
である。この場合には、ｐ形ウエルのドレイン拡張領域
７０は基板に電気的に接続されよう。
【００１５】図３Ａには本発明に従うＤＥ−ＮＭＯＳト
ランジスタの別の実施の形態が示されている。この構造
において、ゲート４０はｎ形ウエル領域８０およびｐ形
ウエル領域７０に重なっているが、図２ＡのようにはＳ
ＴＩ領域に重なっていない。側壁構造１１０を形成する
ために用いる異方性エッチング・プロセスの間に、この
領域をブロックするためのフォトリソグラフィ・マスク
を使用してシリサイド・ブロック構造１６０が形成され
る。ドレインおよびソース領域は、ＣＭＯＳのｎ形ソー
ス／ドレイン打ち込み工程の間はゲート４０およびシリ
サイド・ブロック構造に対して自己整合される。金属シ
リサイド領域１２０、１２２、および１２４は、窒化物
１１０、１６０によって覆われていない、あるいはＳＴ
Ｉ分離構造２０を含む基板１０の領域に形成されよう。
シリサイド・ブロック構造を形成するために必要なマス
クはしばしばサブミクロンＣＭＯＳプロセス中に現れ、
抵抗やその他の集積回路部品を形成するために使用され
る。もし高電圧動作が必要であれば、コアＣＭＯＳのＬ
ＤＤ打ち込み領域はシリサイド・ブロック構造下の領域
からフォトリソグラフィ・マスクを用いて除去される必
要がある。シリサイド・ブロック構造１６０が存在する
ことによって、ゲート４０の一部分の上に金属シリサイ
ド層１２２が形成されよう。このため、ゲート構造４０
に付随する全抵抗値は増大しよう。
ランジスタの別の実施の形態が示されている。この構造
において、ゲート４０はｎ形ウエル領域８０およびｐ形
ウエル領域７０に重なっているが、図２ＡのようにはＳ
ＴＩ領域に重なっていない。側壁構造１１０を形成する
ために用いる異方性エッチング・プロセスの間に、この
領域をブロックするためのフォトリソグラフィ・マスク
を使用してシリサイド・ブロック構造１６０が形成され
る。ドレインおよびソース領域は、ＣＭＯＳのｎ形ソー
ス／ドレイン打ち込み工程の間はゲート４０およびシリ
サイド・ブロック構造に対して自己整合される。金属シ
リサイド領域１２０、１２２、および１２４は、窒化物
１１０、１６０によって覆われていない、あるいはＳＴ
Ｉ分離構造２０を含む基板１０の領域に形成されよう。
シリサイド・ブロック構造を形成するために必要なマス
クはしばしばサブミクロンＣＭＯＳプロセス中に現れ、
抵抗やその他の集積回路部品を形成するために使用され
る。もし高電圧動作が必要であれば、コアＣＭＯＳのＬ
ＤＤ打ち込み領域はシリサイド・ブロック構造下の領域
からフォトリソグラフィ・マスクを用いて除去される必
要がある。シリサイド・ブロック構造１６０が存在する
ことによって、ゲート４０の一部分の上に金属シリサイ
ド層１２２が形成されよう。このため、ゲート構造４０
に付随する全抵抗値は増大しよう。
【００１６】図３Ｂには本発明に従うＤＥ−ＰＭＯＳト
ランジスタの別の実施の形態が示されている。この実施
の形態では、ゲートがｎ形ウエル領域８０およびｐ形ウ
エル領域７０を覆っている。ｐ形ウエル領域７０はこの
トランジスタのドレイン拡張として機能する。既に述べ
たように、シリサイド・ブロック領域１６０が形成され
る。深いｎ形ウエル領域１５０がｐ形ウエル領域７０を
基板１０から分離する役目を持つ。
ランジスタの別の実施の形態が示されている。この実施
の形態では、ゲートがｎ形ウエル領域８０およびｐ形ウ
エル領域７０を覆っている。ｐ形ウエル領域７０はこの
トランジスタのドレイン拡張として機能する。既に述べ
たように、シリサイド・ブロック領域１６０が形成され
る。深いｎ形ウエル領域１５０がｐ形ウエル領域７０を
基板１０から分離する役目を持つ。
【００１７】図４ＡにはＤＥ−ＮＭＯＳトランジスタの
別の実施の形態が示されている。この実施の形態で、ゲ
ート４０はｎ形ウエル領域８０およびｐ形ウエル領域７
０を覆う。ｎ形ウエル領域８０がこのトランジスタのド
レイン拡張領域を構成する。ソース領域５０に隣接する
領域１００がコアＣＭＯＳのｎ形ＬＤＤ打ち込みを用い
て形成されるが、この打ち込みはフォトリソグラフィ・
マスクによってドレイン領域５５に隣接する領域からブ
ロックされる。このマスクはコアＣＭＯＳのｎ形ソース
／ドレイン打ち込みの間にドレイン領域５５を形成する
ために用いることができる。この実施の形態において、
ドレイン領域を覆う金属シリサイド領域１２４がｎ形ウ
エル領域８０の一部分を覆って広がる。
別の実施の形態が示されている。この実施の形態で、ゲ
ート４０はｎ形ウエル領域８０およびｐ形ウエル領域７
０を覆う。ｎ形ウエル領域８０がこのトランジスタのド
レイン拡張領域を構成する。ソース領域５０に隣接する
領域１００がコアＣＭＯＳのｎ形ＬＤＤ打ち込みを用い
て形成されるが、この打ち込みはフォトリソグラフィ・
マスクによってドレイン領域５５に隣接する領域からブ
ロックされる。このマスクはコアＣＭＯＳのｎ形ソース
／ドレイン打ち込みの間にドレイン領域５５を形成する
ために用いることができる。この実施の形態において、
ドレイン領域を覆う金属シリサイド領域１２４がｎ形ウ
エル領域８０の一部分を覆って広がる。
【００１８】図４ＢにはＤＥ−ＰＭＯＳトランジスタの
別の実施の形態が示されている。この実施の形態では、
ゲート４０はｎ形ウエル領域８０およびｐ形ウエル領域
７０を覆っている。ｐ形ウエル領域７０がこのトランジ
スタのドレイン拡張領域を形成する。ソース領域１４０
に隣接する領域１３０がコアＣＭＯＳのｐ形ＬＤＤ打ち
込みを用いて形成されるが、この打ち込みはフォトリソ
グラフィ・マスクによってドレイン領域１４５に隣接す
る領域からブロックされる。このマスクは、コアＣＭＯ
Ｓのｐ形ソース／ドレイン打ち込みの間にドレイン領域
１４５を形成するために用いることができる。この実施
の形態で、ドレイン領域を覆う金属シリサイド領域１２
４はｐ形ウエル領域７０の一部分を覆うように広がる。
ｐ形ウエル領域７０を基板１０から分離するために深い
ｎ形ウエル領域１５０が形成される。
別の実施の形態が示されている。この実施の形態では、
ゲート４０はｎ形ウエル領域８０およびｐ形ウエル領域
７０を覆っている。ｐ形ウエル領域７０がこのトランジ
スタのドレイン拡張領域を形成する。ソース領域１４０
に隣接する領域１３０がコアＣＭＯＳのｐ形ＬＤＤ打ち
込みを用いて形成されるが、この打ち込みはフォトリソ
グラフィ・マスクによってドレイン領域１４５に隣接す
る領域からブロックされる。このマスクは、コアＣＭＯ
Ｓのｐ形ソース／ドレイン打ち込みの間にドレイン領域
１４５を形成するために用いることができる。この実施
の形態で、ドレイン領域を覆う金属シリサイド領域１２
４はｐ形ウエル領域７０の一部分を覆うように広がる。
ｐ形ウエル領域７０を基板１０から分離するために深い
ｎ形ウエル領域１５０が形成される。
【００１９】図５ＡにはＤＥ−ＮＭＯＳトランジスタの
別の実施の形態が示されている。このトランジスタは全
体が基板１０のｐ形ウエル領域７０中に形成される。ソ
ース領域５０に隣接する領域１００がコアＣＭＯＳのｎ
形ＬＤＤ打ち込みを用いて形成される。領域１７０は、
領域１００のそれよりも低いｎ形ドーパント濃度を有す
る非常に低濃度にドープされた領域である。それはまず
打ち込みを行って領域１７０を形成することによって形
成される。次に、領域１００を形成するコアＣＭＯＳの
ｎ形ＬＤＤ打ち込みの間に領域１７０をマスクするため
にフォトリソグラフィ・マスクが使用される。領域１１
０および１６０が上述のように形成され、またコアＣＭ
ＯＳのソース／ドレイン打ち込みを用いてソース領域５
０およびドレイン領域５５が形成される。上述のよう
に、金属シリサイド領域１２０、１２２、および１２４
が形成される。非常に低濃度のドープ領域１７０はこの
トランジスタのドレイン拡張領域を提供する。
別の実施の形態が示されている。このトランジスタは全
体が基板１０のｐ形ウエル領域７０中に形成される。ソ
ース領域５０に隣接する領域１００がコアＣＭＯＳのｎ
形ＬＤＤ打ち込みを用いて形成される。領域１７０は、
領域１００のそれよりも低いｎ形ドーパント濃度を有す
る非常に低濃度にドープされた領域である。それはまず
打ち込みを行って領域１７０を形成することによって形
成される。次に、領域１００を形成するコアＣＭＯＳの
ｎ形ＬＤＤ打ち込みの間に領域１７０をマスクするため
にフォトリソグラフィ・マスクが使用される。領域１１
０および１６０が上述のように形成され、またコアＣＭ
ＯＳのソース／ドレイン打ち込みを用いてソース領域５
０およびドレイン領域５５が形成される。上述のよう
に、金属シリサイド領域１２０、１２２、および１２４
が形成される。非常に低濃度のドープ領域１７０はこの
トランジスタのドレイン拡張領域を提供する。
【００２０】図５Ｂには、ＤＥ−ＰＭＯＳトランジスタ
の別の実施の形態が示されている。このトランジスタは
全体として基板１０のｎ形ウエル領域８０中に形成され
る。ソース領域１４０に隣接する領域１３０は、コアＣ
ＭＯＳのｐ形ＬＤＤ打ち込みを用いて形成される。領域
１８０は非常に低濃度にドープされた領域で、ｐ形ドー
パント濃度は領域１３０のそれよりも低い。それはま
ず、領域１８０を形成するための打ち込みを実行するこ
とによって形成される。次に、領域１３０を形成するコ
アＣＭＯＳのｐ形ＬＤＤ打ち込みの間に、領域１８０を
マスクするためにフォトリソグラフィ・マスクが用いら
れる。上述のように領域１１０および１６０が形成さ
れ、またコアＣＭＯＳのｐ形ソース／ドレイン打ち込み
を用いてソース領域１４０およびドレイン領域１４５が
形成される。上述のように、金属シリサイド領域１２
０、１２２、および１２４が形成される。この非常に低
濃度にドープされた領域１８０はトランジスタのドレイ
ン拡張領域を提供する。
の別の実施の形態が示されている。このトランジスタは
全体として基板１０のｎ形ウエル領域８０中に形成され
る。ソース領域１４０に隣接する領域１３０は、コアＣ
ＭＯＳのｐ形ＬＤＤ打ち込みを用いて形成される。領域
１８０は非常に低濃度にドープされた領域で、ｐ形ドー
パント濃度は領域１３０のそれよりも低い。それはま
ず、領域１８０を形成するための打ち込みを実行するこ
とによって形成される。次に、領域１３０を形成するコ
アＣＭＯＳのｐ形ＬＤＤ打ち込みの間に、領域１８０を
マスクするためにフォトリソグラフィ・マスクが用いら
れる。上述のように領域１１０および１６０が形成さ
れ、またコアＣＭＯＳのｐ形ソース／ドレイン打ち込み
を用いてソース領域１４０およびドレイン領域１４５が
形成される。上述のように、金属シリサイド領域１２
０、１２２、および１２４が形成される。この非常に低
濃度にドープされた領域１８０はトランジスタのドレイ
ン拡張領域を提供する。
【００２１】図６Ａには本発明の１つの実施の形態に従
うＤＥ−ＮＭＯＳトランジスタの別の実施の形態が示さ
れている。このトランジスタは全体が基板１０のｐ形ウ
エル領域７０中に形成される。ソース領域５０に隣接す
る領域１００がコアＣＭＯＳのｎ形ＬＤＤ打ち込みを用
いて形成される。領域１７０は非常に低濃度にドープさ
れた領域であって、ドーパント濃度は領域１００のそれ
より低い。それはまず、領域１７０を形成するための打
ち込みを実行することによって形成される。次に、領域
１００を形成するために用いるコアＣＭＯＳのｎ形ＬＤ
Ｄ打ち込みの間に、フォトリソグラフィ・マスクを用い
て領域１７０がマスクされる。既に述べたように、側壁
領域１１０が形成され、またフォトリソグラフィ・マス
クを用いて、コアＣＭＯＳのｎ形ソース／ドレイン打ち
込み時のドレイン領域５５の位置合わせが行われる。ｎ
形ソース／ドレイン打ち込み時に用いるコアＣＭＯＳマ
スクは、マスク工程を追加することなく、この機能を実
行するために用いることができる。上述のように、金属
シリサイド領域１２０、１２２、および１２４が形成さ
れる。非常に低濃度にドープした領域１７０がこのトラ
ンジスタのドレイン拡張領域を提供する。
うＤＥ−ＮＭＯＳトランジスタの別の実施の形態が示さ
れている。このトランジスタは全体が基板１０のｐ形ウ
エル領域７０中に形成される。ソース領域５０に隣接す
る領域１００がコアＣＭＯＳのｎ形ＬＤＤ打ち込みを用
いて形成される。領域１７０は非常に低濃度にドープさ
れた領域であって、ドーパント濃度は領域１００のそれ
より低い。それはまず、領域１７０を形成するための打
ち込みを実行することによって形成される。次に、領域
１００を形成するために用いるコアＣＭＯＳのｎ形ＬＤ
Ｄ打ち込みの間に、フォトリソグラフィ・マスクを用い
て領域１７０がマスクされる。既に述べたように、側壁
領域１１０が形成され、またフォトリソグラフィ・マス
クを用いて、コアＣＭＯＳのｎ形ソース／ドレイン打ち
込み時のドレイン領域５５の位置合わせが行われる。ｎ
形ソース／ドレイン打ち込み時に用いるコアＣＭＯＳマ
スクは、マスク工程を追加することなく、この機能を実
行するために用いることができる。上述のように、金属
シリサイド領域１２０、１２２、および１２４が形成さ
れる。非常に低濃度にドープした領域１７０がこのトラ
ンジスタのドレイン拡張領域を提供する。
【００２２】図６Ｂには本発明の１つの実施の形態に従
うＤＥ−ＰＭＯＳトランジスタの別の実施の形態が示さ
れている。このトランジスタは全体が基板１０のｎ形ウ
エル領域８０中に形成される。ソース領域１４０に隣接
する領域１３０がコアＣＭＯＳのｐ形ＬＤＤ打ち込みを
用いて形成される。領域１８０は非常に低濃度にドープ
された領域で、ｐ形ドーパントの濃度は領域１３０のそ
れよりも低い。それはまず、領域１８０を形成するため
のｐ形打ち込みを行うことによって形成される。次に、
領域１３０を形成するために用いられるコアＣＭＯＳの
ｐ形ＬＤＤ打ち込み中にフォトリソグラフィ・マスクを
用いて領域１８０がマスクされる。上述のように、側壁
領域１１０が形成され、またフォトリソグラフィ・マス
クを用いて、コアＣＭＯＳのｐ形ソース／ドレイン打ち
込み時のドレイン領域１４５の位置合わせが行われる。
ｐ形ソース／ドレイン打ち込み時に使用されるコアＣＭ
ＯＳマスクは、マスク工程を追加することなくこの機能
を実行するために使用することができる。上述のよう
に、金属シリサイド領域１２０、１２２、および１２４
が形成される。非常に低濃度にドープされた領域１８０
がトランジスタのドレイン拡張領域を提供する。
うＤＥ−ＰＭＯＳトランジスタの別の実施の形態が示さ
れている。このトランジスタは全体が基板１０のｎ形ウ
エル領域８０中に形成される。ソース領域１４０に隣接
する領域１３０がコアＣＭＯＳのｐ形ＬＤＤ打ち込みを
用いて形成される。領域１８０は非常に低濃度にドープ
された領域で、ｐ形ドーパントの濃度は領域１３０のそ
れよりも低い。それはまず、領域１８０を形成するため
のｐ形打ち込みを行うことによって形成される。次に、
領域１３０を形成するために用いられるコアＣＭＯＳの
ｐ形ＬＤＤ打ち込み中にフォトリソグラフィ・マスクを
用いて領域１８０がマスクされる。上述のように、側壁
領域１１０が形成され、またフォトリソグラフィ・マス
クを用いて、コアＣＭＯＳのｐ形ソース／ドレイン打ち
込み時のドレイン領域１４５の位置合わせが行われる。
ｐ形ソース／ドレイン打ち込み時に使用されるコアＣＭ
ＯＳマスクは、マスク工程を追加することなくこの機能
を実行するために使用することができる。上述のよう
に、金属シリサイド領域１２０、１２２、および１２４
が形成される。非常に低濃度にドープされた領域１８０
がトランジスタのドレイン拡張領域を提供する。
【００２３】図７Ａには本発明の１つの実施の形態に従
うＤＥ−ＮＭＯＳトランジスタの別の実施の形態が示さ
れている。このトランジスタは全体が基板１０のｐ形ウ
エル領域７０中に形成される。この実施の形態で、非常
に低濃度にドープされた領域１７０がソース領域５０お
よびドレイン領域５５の両方に隣接して形成される。２
段階の打ち込みプロセスを用いてコアＣＭＯＳのＬＤＤ
領域を形成することによって、領域１７０の形成をサブ
ミクロンＣＭＯＳプロセスの流れに容易に統合すること
ができる。第１のコアＣＭＯＳのＬＤＤ打ち込み工程の
間に全面的な打ち込みが実行されて、ゲート４０端に位
置合わせされた領域１７０が形成される。第２の打ち込
みプロセス工程の間にはフォトリソグラフィ・マスクが
用いられて、この打ち込みがＤＥ−ＮＭＯＳ構造に進入
しないようにブロックする。上述のように、側壁領域１
１０が形成され、またコアＣＭＯＳのｎ形ソース／ドレ
イン打ち込みの間にフォトリソグラフィ・マスクが用い
られてドレイン領域５５の位置合わせが行われる。ｎ形
ソース／ドレイン打ち込み時に使用されるコアＣＭＯＳ
マスクを用いて、マスク工程を追加することなく、この
機能を実行することができる。上述のように、金属シリ
サイド領域１２０、１２２、および１２４が形成され
る。非常に低濃度にドープされた領域１７０がトランジ
スタのドレイン拡張領域を提供する。
うＤＥ−ＮＭＯＳトランジスタの別の実施の形態が示さ
れている。このトランジスタは全体が基板１０のｐ形ウ
エル領域７０中に形成される。この実施の形態で、非常
に低濃度にドープされた領域１７０がソース領域５０お
よびドレイン領域５５の両方に隣接して形成される。２
段階の打ち込みプロセスを用いてコアＣＭＯＳのＬＤＤ
領域を形成することによって、領域１７０の形成をサブ
ミクロンＣＭＯＳプロセスの流れに容易に統合すること
ができる。第１のコアＣＭＯＳのＬＤＤ打ち込み工程の
間に全面的な打ち込みが実行されて、ゲート４０端に位
置合わせされた領域１７０が形成される。第２の打ち込
みプロセス工程の間にはフォトリソグラフィ・マスクが
用いられて、この打ち込みがＤＥ−ＮＭＯＳ構造に進入
しないようにブロックする。上述のように、側壁領域１
１０が形成され、またコアＣＭＯＳのｎ形ソース／ドレ
イン打ち込みの間にフォトリソグラフィ・マスクが用い
られてドレイン領域５５の位置合わせが行われる。ｎ形
ソース／ドレイン打ち込み時に使用されるコアＣＭＯＳ
マスクを用いて、マスク工程を追加することなく、この
機能を実行することができる。上述のように、金属シリ
サイド領域１２０、１２２、および１２４が形成され
る。非常に低濃度にドープされた領域１７０がトランジ
スタのドレイン拡張領域を提供する。
【００２４】図７Ｂには、本発明の１つの実施の形態に
従うＤＥ−ＰＭＯＳトランジスタの別の実施の形態が示
されている。このトランジスタは全体が基板１０のｎ形
ウエル領域８０の中に形成される。この実施の形態で、
ソース領域１４０およびドレイン領域１４５の両方に隣
接して非常に低濃度にドープされた領域１８０が形成さ
れる。２段階の打ち込みプロセスを用いてコアＣＭＯＳ
のＬＤＤ領域を形成することによって、領域１８０の形
成をサブミクロンＣＭＯＳプロセスの流れに統合するこ
とは容易である。第１のコアＣＭＯＳのＬＤＤ打ち込み
工程の間に全面的な打ち込みが実行され、それによって
ゲート４０の端に位置合わせされた領域１８０が形成さ
れる。第２の打ち込みプロセス工程の間には、この打ち
込みがＤＥ−ＰＭＯＳ構造に進入しないようにブロック
するためにフォトリソグラフィ・マスクが使用される。
上述のように側壁領域１１０が形成され、またコアＣＭ
ＯＳのｐ形ソース／ドレイン打ち込みの間にドレイン領
域１４５の位置合わせが行われる。ｐ形ソース／ドレイ
ン打ち込み時に用いられるコアＣＭＯＳマスクは、マス
ク工程を追加することなくこの機能を実行するために使
用することができる。上述のように金属シリサイド領域
１２０、１２２、および１２４が形成される。ドレイン
領域１４５に隣接する非常に低濃度にドープされた領域
１８０がトランジスタのドレイン拡張領域を提供する。
従うＤＥ−ＰＭＯＳトランジスタの別の実施の形態が示
されている。このトランジスタは全体が基板１０のｎ形
ウエル領域８０の中に形成される。この実施の形態で、
ソース領域１４０およびドレイン領域１４５の両方に隣
接して非常に低濃度にドープされた領域１８０が形成さ
れる。２段階の打ち込みプロセスを用いてコアＣＭＯＳ
のＬＤＤ領域を形成することによって、領域１８０の形
成をサブミクロンＣＭＯＳプロセスの流れに統合するこ
とは容易である。第１のコアＣＭＯＳのＬＤＤ打ち込み
工程の間に全面的な打ち込みが実行され、それによって
ゲート４０の端に位置合わせされた領域１８０が形成さ
れる。第２の打ち込みプロセス工程の間には、この打ち
込みがＤＥ−ＰＭＯＳ構造に進入しないようにブロック
するためにフォトリソグラフィ・マスクが使用される。
上述のように側壁領域１１０が形成され、またコアＣＭ
ＯＳのｐ形ソース／ドレイン打ち込みの間にドレイン領
域１４５の位置合わせが行われる。ｐ形ソース／ドレイ
ン打ち込み時に用いられるコアＣＭＯＳマスクは、マス
ク工程を追加することなくこの機能を実行するために使
用することができる。上述のように金属シリサイド領域
１２０、１２２、および１２４が形成される。ドレイン
領域１４５に隣接する非常に低濃度にドープされた領域
１８０がトランジスタのドレイン拡張領域を提供する。
【００２５】既に述べたように、サブミクロンＣＭＯＳ
プロセスでは複数の打ち込みが順次実行される。それら
にはウエル打ち込み、チャンネル・ストップ打ち込み、
パンチスルー打ち込み、およびトランジスタのスレッシ
ョルド電圧調節用の打ち込みが含まれる。チャンネル・
ストップ打ち込み、パンチスルー打ち込み、およびトラ
ンジスタのスレッショルド電圧調節打ち込みの各領域を
別々にマスクすることが可能である。そうすれば、集積
化されたＤＥトランジスタのドレイン拡張領域を作製す
るためにＣＭＯＳチャンネル・ストップ打ち込みを利用
することが可能になる。図８Ａには、ドレイン拡張領域
を形成するためにコアＣＭＯＳのｎ形チャンネル・スト
ップ打ち込みを利用して作製されるＤＥ−ＮＭＯＳトラ
ンジスタの１つの実施の形態が示されている。このトラ
ンジスタは基板１０のｐ形ウエル領域７０中に作製され
る。トランジスタのゲート４０はＳＴＩ分離構造２５の
一部分に重なっている。ソース領域５０に隣接する領域
１００がコアＣＭＯＳのｎ形ＬＤＤ打ち込みを用いて形
成される。コアＣＭＯＳのｎ形チャンネル・ストップ打
ち込みを利用して領域１９０が形成される。図８Ａに示
す構造に関しては、この打ち込みは約１９０ｋｅＶのエ
ネルギーでの２×１０12ｃｍ2ないし６×１０12ｃｍ2の
ホウ素（Ｂ−１１）打ち込みでよい。このチャンネル・
ストップ打ち込み領域１９０がトランジスタのドレイン
拡張領域として機能する。
プロセスでは複数の打ち込みが順次実行される。それら
にはウエル打ち込み、チャンネル・ストップ打ち込み、
パンチスルー打ち込み、およびトランジスタのスレッシ
ョルド電圧調節用の打ち込みが含まれる。チャンネル・
ストップ打ち込み、パンチスルー打ち込み、およびトラ
ンジスタのスレッショルド電圧調節打ち込みの各領域を
別々にマスクすることが可能である。そうすれば、集積
化されたＤＥトランジスタのドレイン拡張領域を作製す
るためにＣＭＯＳチャンネル・ストップ打ち込みを利用
することが可能になる。図８Ａには、ドレイン拡張領域
を形成するためにコアＣＭＯＳのｎ形チャンネル・スト
ップ打ち込みを利用して作製されるＤＥ−ＮＭＯＳトラ
ンジスタの１つの実施の形態が示されている。このトラ
ンジスタは基板１０のｐ形ウエル領域７０中に作製され
る。トランジスタのゲート４０はＳＴＩ分離構造２５の
一部分に重なっている。ソース領域５０に隣接する領域
１００がコアＣＭＯＳのｎ形ＬＤＤ打ち込みを用いて形
成される。コアＣＭＯＳのｎ形チャンネル・ストップ打
ち込みを利用して領域１９０が形成される。図８Ａに示
す構造に関しては、この打ち込みは約１９０ｋｅＶのエ
ネルギーでの２×１０12ｃｍ2ないし６×１０12ｃｍ2の
ホウ素（Ｂ−１１）打ち込みでよい。このチャンネル・
ストップ打ち込み領域１９０がトランジスタのドレイン
拡張領域として機能する。
【００２６】図８Ｂには、ドレイン拡張領域を形成する
ためにコアＣＭＯＳのｐ形チャンネル・ストップ打ち込
みを利用して作製されるＤＥ−ＰＭＯＳトランジスタの
１つの実施の形態が示されている。トランジスタは基板
１０のｎ形ウエル領域８０中に作製される。トランジス
タのゲート４０はＳＴＩ分離構造２５の一部分を覆って
いる。ソース領域１４０に隣接する領域１３０がコアＣ
ＭＯＳのｐ形ＬＤＤ打ち込みを利用して形成される。コ
アＣＭＯＳのｐ形チャンネル・ストップ打ち込みを利用
して領域２００が形成される。図８Ｂに示す構造に関し
ては、この打ち込みは約９００ｋｅＶのエネルギーでの
１×１０12ｃｍ2ないし５×１０12ｃｍ2のリン打ち込み
でよい。このチャンネル・ストップ打ち込み領域２００
がトランジスタのドレイン拡張領域として機能する。
ためにコアＣＭＯＳのｐ形チャンネル・ストップ打ち込
みを利用して作製されるＤＥ−ＰＭＯＳトランジスタの
１つの実施の形態が示されている。トランジスタは基板
１０のｎ形ウエル領域８０中に作製される。トランジス
タのゲート４０はＳＴＩ分離構造２５の一部分を覆って
いる。ソース領域１４０に隣接する領域１３０がコアＣ
ＭＯＳのｐ形ＬＤＤ打ち込みを利用して形成される。コ
アＣＭＯＳのｐ形チャンネル・ストップ打ち込みを利用
して領域２００が形成される。図８Ｂに示す構造に関し
ては、この打ち込みは約９００ｋｅＶのエネルギーでの
１×１０12ｃｍ2ないし５×１０12ｃｍ2のリン打ち込み
でよい。このチャンネル・ストップ打ち込み領域２００
がトランジスタのドレイン拡張領域として機能する。
【００２７】図９Ａには、コアＣＭＯＳのｎ形チャンネ
ル・ストップ打ち込みを用いて作製される、本発明に従
うＤＥ−ＮＭＯＳトランジスタの別の実施の形態が示さ
れている。この構造で、ゲート４０はｐ形ウエル領域７
０を覆っているが、図８ＡのようにはＳＴＩ分離領域に
重なっていない。側壁構造１１０を形成するために用い
られる異方性エッチング・プロセスの間にこの領域をブ
ロックするためのフォトリソグラフィ・マスクを用いて
シリサイド・ブロック構造１６０が形成される。ＣＭＯ
Ｓのｎ形ソース／ドレイン打ち込み工程の間に、ドレイ
ンおよびソース領域はゲート４０およびシリサイド・ブ
ロック構造１６０に対して自己整合されよう。チャンネ
ル・ストップ打ち込み領域１９０がトランジスタのドレ
イン拡張領域として機能しよう。領域１００を形成する
ために利用されたコアＣＭＯＳのｎ形ＬＤＤ打ち込み
は、シリサイド・ブロック構造下の領域からフォトリソ
グラフィ・マスクを用いて除去しなければならないであ
ろう。シリサイド・ブロック構造１６０の存在によって
ゲート４０の一部分の上にシリサイド層１２２が形成さ
れよう。これによってゲート構造４０に付随する全抵抗
値は増大しよう。
ル・ストップ打ち込みを用いて作製される、本発明に従
うＤＥ−ＮＭＯＳトランジスタの別の実施の形態が示さ
れている。この構造で、ゲート４０はｐ形ウエル領域７
０を覆っているが、図８ＡのようにはＳＴＩ分離領域に
重なっていない。側壁構造１１０を形成するために用い
られる異方性エッチング・プロセスの間にこの領域をブ
ロックするためのフォトリソグラフィ・マスクを用いて
シリサイド・ブロック構造１６０が形成される。ＣＭＯ
Ｓのｎ形ソース／ドレイン打ち込み工程の間に、ドレイ
ンおよびソース領域はゲート４０およびシリサイド・ブ
ロック構造１６０に対して自己整合されよう。チャンネ
ル・ストップ打ち込み領域１９０がトランジスタのドレ
イン拡張領域として機能しよう。領域１００を形成する
ために利用されたコアＣＭＯＳのｎ形ＬＤＤ打ち込み
は、シリサイド・ブロック構造下の領域からフォトリソ
グラフィ・マスクを用いて除去しなければならないであ
ろう。シリサイド・ブロック構造１６０の存在によって
ゲート４０の一部分の上にシリサイド層１２２が形成さ
れよう。これによってゲート構造４０に付随する全抵抗
値は増大しよう。
【００２８】図９Ｂには、コアＣＭＯＳのｐ形チャンネ
ル・ストップ打ち込みを利用して作製される、本発明に
従うＤＥ−ＰＭＯＳトランジスタの別の実施の形態が示
されている。この構造で、ゲート４０はｎ形ウエル領域
８０を覆っているが、図８ＢのようにはＳＴＩ分離構造
に重なっていない。側壁構造１１０を形成するために用
いられる異方性エッチング・プロセスの間にこの領域を
ブロックするためのフォトリソグラフィ・マスクを用い
てシリサイド・ブロック構造１６０が形成される。ＣＭ
ＯＳのｐ形ソース／ドレイン打ち込み工程の間に、ドレ
インおよびソース領域はゲート４０およびシリサイド・
ブロック構造１６０に対して自己整合されよう。チャン
ネル・ストップ打ち込み領域２００がトランジスタのド
レイン拡張領域として機能しよう。領域１３０を形成す
るために利用されるコアＣＭＯＳのｐ形ＬＤＤ打ち込み
は、シリサイド・ブロック構造下の領域からフォトリソ
グラフィ・マスクを用いて除去しなければならないであ
ろう。シリサイド・ブロック構造１６０の存在によって
ゲート４０の一部分の上にシリサイド層１２２が形成さ
れよう。これによってゲート構造４０に付随する全抵抗
値は増大しよう。
ル・ストップ打ち込みを利用して作製される、本発明に
従うＤＥ−ＰＭＯＳトランジスタの別の実施の形態が示
されている。この構造で、ゲート４０はｎ形ウエル領域
８０を覆っているが、図８ＢのようにはＳＴＩ分離構造
に重なっていない。側壁構造１１０を形成するために用
いられる異方性エッチング・プロセスの間にこの領域を
ブロックするためのフォトリソグラフィ・マスクを用い
てシリサイド・ブロック構造１６０が形成される。ＣＭ
ＯＳのｐ形ソース／ドレイン打ち込み工程の間に、ドレ
インおよびソース領域はゲート４０およびシリサイド・
ブロック構造１６０に対して自己整合されよう。チャン
ネル・ストップ打ち込み領域２００がトランジスタのド
レイン拡張領域として機能しよう。領域１３０を形成す
るために利用されるコアＣＭＯＳのｐ形ＬＤＤ打ち込み
は、シリサイド・ブロック構造下の領域からフォトリソ
グラフィ・マスクを用いて除去しなければならないであ
ろう。シリサイド・ブロック構造１６０の存在によって
ゲート４０の一部分の上にシリサイド層１２２が形成さ
れよう。これによってゲート構造４０に付随する全抵抗
値は増大しよう。
【００２９】図１０Ａには、コアＣＭＯＳのｎ形チャン
ネル・ストップ打ち込みを利用して作製される、本発明
の１つの実施の形態に従うＤＥ−ＮＭＯＳトランジスタ
の別の実施の形態が示されている。このトランジスタは
全体が基板１０のｐ形ウエル領域７０中に形成される。
コアＣＭＯＳのｎ形ＬＤＤ打ち込みを用いて、ソース領
域５０に隣接する領域１００が形成される。コアＣＭＯ
Ｓｎ形チャンネル・ストップ打ち込みを用いて領域１９
０が形成される。次に、領域１００を形成するために用
いられるコアＣＭＯＳのＬＤＤ打ち込みの間に領域１９
０がフォトリソグラフィ・マスクを用いてマスクされ
る。上述のように、側壁領域１１０が形成され、またフ
ォトリソグラフィ・マスクを用いて、コアＣＭＯＳのｎ
形ソース／ドレイン打ち込み時のドレイン領域５５の位
置合わせが行われる。ｎ形ソース／ドレイン打ち込み時
に使用されるコアＣＭＯＳのマスクは、マスク工程を追
加することなくこの機能を実行するために使用すること
ができる。上述のように、金属シリサイド領域１２０、
１２２、および１２４が形成される。領域１９０がトラ
ンジスタのドレイン拡張領域を提供する。
ネル・ストップ打ち込みを利用して作製される、本発明
の１つの実施の形態に従うＤＥ−ＮＭＯＳトランジスタ
の別の実施の形態が示されている。このトランジスタは
全体が基板１０のｐ形ウエル領域７０中に形成される。
コアＣＭＯＳのｎ形ＬＤＤ打ち込みを用いて、ソース領
域５０に隣接する領域１００が形成される。コアＣＭＯ
Ｓｎ形チャンネル・ストップ打ち込みを用いて領域１９
０が形成される。次に、領域１００を形成するために用
いられるコアＣＭＯＳのＬＤＤ打ち込みの間に領域１９
０がフォトリソグラフィ・マスクを用いてマスクされ
る。上述のように、側壁領域１１０が形成され、またフ
ォトリソグラフィ・マスクを用いて、コアＣＭＯＳのｎ
形ソース／ドレイン打ち込み時のドレイン領域５５の位
置合わせが行われる。ｎ形ソース／ドレイン打ち込み時
に使用されるコアＣＭＯＳのマスクは、マスク工程を追
加することなくこの機能を実行するために使用すること
ができる。上述のように、金属シリサイド領域１２０、
１２２、および１２４が形成される。領域１９０がトラ
ンジスタのドレイン拡張領域を提供する。
【００３０】図１０Ｂには、コアＣＭＯＳのｐ形チャン
ネル・ストップ打ち込みを用いて作製される、本発明の
１つの実施の形態に従うＤＥ−ＰＭＯＳトランジスタの
別の実施の形態が示されている。このトランジスタは全
体が基板１０のｎ形ウエル領域８０中に形成される。ソ
ース領域１４０に隣接する領域１３０がコアＣＭＯＳの
ｐ形ＬＤＤ打ち込みを用いて形成される。領域２００が
コアＣＭＯＳのｐ形チャンネル・ストップ打ち込みを利
用して形成される。次に、領域１３０を形成するために
用いられるコアＣＭＯＳのｐ形ＬＤＤ打ち込みの間に、
領域２００がフォトリソグラフィ・マスクを用いてマス
クされる。上述のように、側壁領域１１０が形成され、
またフォトリソグラフィ・マスクを用いて、コアＣＭＯ
Ｓのｐ形ソース／ドレイン打ち込み時のドレイン領域１
４５の位置合わせが行われる。ｐ形ソース／ドレイン打
ち込み時に使用されるコアＣＭＯＳのマスクは、マスク
工程を追加することなくこの機能を実行するために使用
することができる。上述のように、金属シリサイド領域
１２０、１２２、および１２４が形成される。領域２０
０がトランジスタのドレイン拡張領域を提供する。
ネル・ストップ打ち込みを用いて作製される、本発明の
１つの実施の形態に従うＤＥ−ＰＭＯＳトランジスタの
別の実施の形態が示されている。このトランジスタは全
体が基板１０のｎ形ウエル領域８０中に形成される。ソ
ース領域１４０に隣接する領域１３０がコアＣＭＯＳの
ｐ形ＬＤＤ打ち込みを用いて形成される。領域２００が
コアＣＭＯＳのｐ形チャンネル・ストップ打ち込みを利
用して形成される。次に、領域１３０を形成するために
用いられるコアＣＭＯＳのｐ形ＬＤＤ打ち込みの間に、
領域２００がフォトリソグラフィ・マスクを用いてマス
クされる。上述のように、側壁領域１１０が形成され、
またフォトリソグラフィ・マスクを用いて、コアＣＭＯ
Ｓのｐ形ソース／ドレイン打ち込み時のドレイン領域１
４５の位置合わせが行われる。ｐ形ソース／ドレイン打
ち込み時に使用されるコアＣＭＯＳのマスクは、マスク
工程を追加することなくこの機能を実行するために使用
することができる。上述のように、金属シリサイド領域
１２０、１２２、および１２４が形成される。領域２０
０がトランジスタのドレイン拡張領域を提供する。
【００３１】コアＣＭＯＳのｐ形ウエル濃度がシリコン
表面付近でｎ形ウエル濃度よりも高く、またシリコン表
面からより深い場所でｎ形ウエル濃度がｐ形ウエル濃度
より高い場合には、補償されたウエルのＤＥ−ＰＭＯＳ
トランジスタが作製できる。もしｎ形基板を使用すれ
ば、補償されたウエルを有するＤＥ−ＮＭＯＳトランジ
スタが構築できる。ウエル濃度に要求されることは、上
とは逆になる。補償されたウエル構造が図１１に示され
ている。上述のように、ｎ形ウエル領域８０が基板中に
形成される。コアＣＭＯＳ回路用のｐ形ウエル領域の形
成の間に、ｐ形ウエルのマスクに開口部が設けられて、
ｎ形ウエル領域の一部に対して任意の数のｐ形打ち込み
が行われ、その結果、補償されたｐ形領域２１０および
埋め込まれたｐ形ウエル領域２２０が形成されるが、そ
れらは両方ともｎ形ウエル領域８０中に形成される。注
意すべきことは、上述のプロセスはウエル打ち込みに限
ることではなく、コアＣＭＯＳのウエル・マスクで行う
すべての打ち込みを含むことである。補償されたウエル
を形成するために用いるかもしれない付加的な打ち込み
の中には、チャンネル・ストップ打ち込み、パンチスル
ー打ち込み、およびスレッショルド電圧調節打ち込みが
含まれる。図１２Ａには、本発明に従う補償されたウエ
ルを備えるＤＥ−ＰＭＯＳトランジスタが示されてい
る。ゲート構造４０はＳＴＩ分離構造２５の一部分を覆
っている。補償されたウエル領域２１０がトランジスタ
のドレイン拡張領域を提供しており、ドレイン領域１４
５と、ゲート構造４０下の拡張部を覆うべきである。
表面付近でｎ形ウエル濃度よりも高く、またシリコン表
面からより深い場所でｎ形ウエル濃度がｐ形ウエル濃度
より高い場合には、補償されたウエルのＤＥ−ＰＭＯＳ
トランジスタが作製できる。もしｎ形基板を使用すれ
ば、補償されたウエルを有するＤＥ−ＮＭＯＳトランジ
スタが構築できる。ウエル濃度に要求されることは、上
とは逆になる。補償されたウエル構造が図１１に示され
ている。上述のように、ｎ形ウエル領域８０が基板中に
形成される。コアＣＭＯＳ回路用のｐ形ウエル領域の形
成の間に、ｐ形ウエルのマスクに開口部が設けられて、
ｎ形ウエル領域の一部に対して任意の数のｐ形打ち込み
が行われ、その結果、補償されたｐ形領域２１０および
埋め込まれたｐ形ウエル領域２２０が形成されるが、そ
れらは両方ともｎ形ウエル領域８０中に形成される。注
意すべきことは、上述のプロセスはウエル打ち込みに限
ることではなく、コアＣＭＯＳのウエル・マスクで行う
すべての打ち込みを含むことである。補償されたウエル
を形成するために用いるかもしれない付加的な打ち込み
の中には、チャンネル・ストップ打ち込み、パンチスル
ー打ち込み、およびスレッショルド電圧調節打ち込みが
含まれる。図１２Ａには、本発明に従う補償されたウエ
ルを備えるＤＥ−ＰＭＯＳトランジスタが示されてい
る。ゲート構造４０はＳＴＩ分離構造２５の一部分を覆
っている。補償されたウエル領域２１０がトランジスタ
のドレイン拡張領域を提供しており、ドレイン領域１４
５と、ゲート構造４０下の拡張部を覆うべきである。
【００３２】図１２Ｂには、補償されたウエルを有す
る、本発明に従う別のＤＥ−ＰＭＯＳトランジスタが示
されている。この構造で、ゲート４０はｎ形ウエル領域
８０および補償されたｐ形ウエル領域２１０に重なって
いるが、図１２ＡのようにはＳＴＩ分離領域に重なって
いない。側壁構造１１０を形成するために用いられる異
方性エッチング・プロセスの間にこの領域をブロックす
るためのフォトリソグラフィ・マスクを用いてシリサイ
ド・ブロック構造１６０が形成される。ＣＭＯＳのｐ形
ソース／ドレイン打ち込み工程の間に、ドレインおよび
ソース領域はゲート４０およびシリサイド・ブロック構
造１６０に対して自己整合されよう。コアＣＭＯＳのｐ
形ＬＤＤ打ち込みは、シリサイド・ブロック構造下の領
域からフォトリソグラフィ・マスクを用いて除去しなけ
ればならないであろう。シリサイド・ブロック構造１６
０の存在によってゲート４０の一部分の上にシリサイド
層１２２が形成されよう。これによってゲート構造４０
に付随する全抵抗値は増大しよう。
る、本発明に従う別のＤＥ−ＰＭＯＳトランジスタが示
されている。この構造で、ゲート４０はｎ形ウエル領域
８０および補償されたｐ形ウエル領域２１０に重なって
いるが、図１２ＡのようにはＳＴＩ分離領域に重なって
いない。側壁構造１１０を形成するために用いられる異
方性エッチング・プロセスの間にこの領域をブロックす
るためのフォトリソグラフィ・マスクを用いてシリサイ
ド・ブロック構造１６０が形成される。ＣＭＯＳのｐ形
ソース／ドレイン打ち込み工程の間に、ドレインおよび
ソース領域はゲート４０およびシリサイド・ブロック構
造１６０に対して自己整合されよう。コアＣＭＯＳのｐ
形ＬＤＤ打ち込みは、シリサイド・ブロック構造下の領
域からフォトリソグラフィ・マスクを用いて除去しなけ
ればならないであろう。シリサイド・ブロック構造１６
０の存在によってゲート４０の一部分の上にシリサイド
層１２２が形成されよう。これによってゲート構造４０
に付随する全抵抗値は増大しよう。
【００３３】図１３には、補償されたウエルを有するＤ
Ｅ−ＰＭＯＳトランジスタの、本発明の１つの実施の形
態に従う別の実施の形態が示されている。トランジスタ
・ゲート４０はｎ形ウエル領域８０および補償されたｐ
形ウエル領域２１０を覆っている。ソース領域１４０に
隣接する領域１３０がコアＣＭＯＳのｐ形ＬＤＤ打ち込
みを用いて形成される。補償されたｐ形ウエル領域２１
０がトランジスタのドレイン拡張領域を提供する。次
に、領域１３０を形成するために用いられるコアＣＭＯ
Ｓのｐ形ＬＤＤ打ち込みの間に、フォトリソグラフィ・
マスクを用いて領域２１０がマスクされる。上述のよう
に、側壁領域１１０が形成され、またフォトリソグラフ
ィ・マスクを用いて、コアＣＭＯＳのｐ形ソース／ドレ
イン打ち込みの間のドレイン領域１４５の位置合わせが
行われる。ｐ形ソース／ドレイン打ち込み時に使用され
るコアＣＭＯＳのマスクは、マスク工程を追加すること
なくこの機能を実行するために使用することができる。
上述のように、金属シリサイド領域１２０、１２２、お
よび１２４が形成される。
Ｅ−ＰＭＯＳトランジスタの、本発明の１つの実施の形
態に従う別の実施の形態が示されている。トランジスタ
・ゲート４０はｎ形ウエル領域８０および補償されたｐ
形ウエル領域２１０を覆っている。ソース領域１４０に
隣接する領域１３０がコアＣＭＯＳのｐ形ＬＤＤ打ち込
みを用いて形成される。補償されたｐ形ウエル領域２１
０がトランジスタのドレイン拡張領域を提供する。次
に、領域１３０を形成するために用いられるコアＣＭＯ
Ｓのｐ形ＬＤＤ打ち込みの間に、フォトリソグラフィ・
マスクを用いて領域２１０がマスクされる。上述のよう
に、側壁領域１１０が形成され、またフォトリソグラフ
ィ・マスクを用いて、コアＣＭＯＳのｐ形ソース／ドレ
イン打ち込みの間のドレイン領域１４５の位置合わせが
行われる。ｐ形ソース／ドレイン打ち込み時に使用され
るコアＣＭＯＳのマスクは、マスク工程を追加すること
なくこの機能を実行するために使用することができる。
上述のように、金属シリサイド領域１２０、１２２、お
よび１２４が形成される。
【００３４】これまで述べたＤＥ−ＣＭＯＳ構造のすべ
てについて、単純にソースに対してドレイン構造を繰り
返すことにより対称的な構造が可能である。これによっ
て、ソースおよびドレインが交換可能で、ドレインおよ
びソースの破壊電圧が同一であるような構造が得られよ
う。注意すべきことは、ゲートとソースとの間の耐圧定
格はもはやゲート酸化物の強度によって設定されないこ
とである。ただし、ゲート酸化物はゲートからバルクへ
許容される逆バイアスを制約する。対称的なトランジス
タはアナログ・スイッチや多重化応用に役立つ。もしす
べてのトランジスタがドレインを中心に配置して構築さ
れれば（すなわち、ドレインを環状のポリシリコン・ゲ
ートで取り囲む）、ドレイン打ち込みがフィールド酸化
物下のチャンネル・ストップ打ち込み領域へ進入しない
ため、ドレインからバルクへの破壊電圧は増大するであ
ろう。ドレインを中心にするレイアウトおよび角を丸く
することの利点は、以前からのプロセスで従来から得ら
れる利点に及ばないかもしれない。トランジスタがオフ
・バイアスされた場合、チャンネル領域にはアキュミュ
レーションが発生し、ゲートからバルク間に印加された
電圧のほとんどがゲート酸化物の両端に現れるため、逆
バイアス状態でのゲートからバルクへの電圧定格は尚も
ゲート酸化物の厚さによって制限される。
てについて、単純にソースに対してドレイン構造を繰り
返すことにより対称的な構造が可能である。これによっ
て、ソースおよびドレインが交換可能で、ドレインおよ
びソースの破壊電圧が同一であるような構造が得られよ
う。注意すべきことは、ゲートとソースとの間の耐圧定
格はもはやゲート酸化物の強度によって設定されないこ
とである。ただし、ゲート酸化物はゲートからバルクへ
許容される逆バイアスを制約する。対称的なトランジス
タはアナログ・スイッチや多重化応用に役立つ。もしす
べてのトランジスタがドレインを中心に配置して構築さ
れれば（すなわち、ドレインを環状のポリシリコン・ゲ
ートで取り囲む）、ドレイン打ち込みがフィールド酸化
物下のチャンネル・ストップ打ち込み領域へ進入しない
ため、ドレインからバルクへの破壊電圧は増大するであ
ろう。ドレインを中心にするレイアウトおよび角を丸く
することの利点は、以前からのプロセスで従来から得ら
れる利点に及ばないかもしれない。トランジスタがオフ
・バイアスされた場合、チャンネル領域にはアキュミュ
レーションが発生し、ゲートからバルク間に印加された
電圧のほとんどがゲート酸化物の両端に現れるため、逆
バイアス状態でのゲートからバルクへの電圧定格は尚も
ゲート酸化物の厚さによって制限される。
【００３５】これまで述べたトランジスタの各々は、正
しい極性（ＮＭＯＳに対してｎ形、ＰＭＯＳに対してｐ
形）の適切なゲート４０ドーピングを得ることができ
る。ほとんどの場合、ポリシリコン・ゲート４０はコア
ＣＭＯＳトランジスタと同じ打ち込みを受ける。シリサ
イド・ブロック領域１６０がゲートのポリシリコン４０
の一端を超えて延びる場合は、ポリシリコンのその部分
はＣＭＯＳのソース／ドレイン打ち込みからマスクされ
よう。しかし、横方向の拡散が適切にポリシリコンをド
ープすべきであり、ＮＭＯＳトランジスタの場合には、
ゲート打ち込みはシリサイド・ブロック領域１６０によ
って影響されない。スレッショルド電圧は、同じゲート
酸化物の厚さおよびスレッショルド調節ドーズのコアＣ
ＭＯＳトランジスタでは同様であろう。どちらのＬＤＤ
打ち込みを使用したか、ポケット打ち込みがその構造に
進入するか、に依存して二次的な効果は存在しよう。Ｄ
Ｅ−ＣＭＯＳはより高電圧で動作するので、より長いチ
ャンネルが必要とされる傾向があり、短チャンネル効果
の問題は少ない。マスク工程を追加して、スレッショル
ド調節打ち込みを差し控えることは常に可能であり、そ
の結果、ずっと小さいスレッショルド電圧を有するトラ
ンジスタが得られる。
しい極性（ＮＭＯＳに対してｎ形、ＰＭＯＳに対してｐ
形）の適切なゲート４０ドーピングを得ることができ
る。ほとんどの場合、ポリシリコン・ゲート４０はコア
ＣＭＯＳトランジスタと同じ打ち込みを受ける。シリサ
イド・ブロック領域１６０がゲートのポリシリコン４０
の一端を超えて延びる場合は、ポリシリコンのその部分
はＣＭＯＳのソース／ドレイン打ち込みからマスクされ
よう。しかし、横方向の拡散が適切にポリシリコンをド
ープすべきであり、ＮＭＯＳトランジスタの場合には、
ゲート打ち込みはシリサイド・ブロック領域１６０によ
って影響されない。スレッショルド電圧は、同じゲート
酸化物の厚さおよびスレッショルド調節ドーズのコアＣ
ＭＯＳトランジスタでは同様であろう。どちらのＬＤＤ
打ち込みを使用したか、ポケット打ち込みがその構造に
進入するか、に依存して二次的な効果は存在しよう。Ｄ
Ｅ−ＣＭＯＳはより高電圧で動作するので、より長いチ
ャンネルが必要とされる傾向があり、短チャンネル効果
の問題は少ない。マスク工程を追加して、スレッショル
ド調節打ち込みを差し控えることは常に可能であり、そ
の結果、ずっと小さいスレッショルド電圧を有するトラ
ンジスタが得られる。
【００３６】本発明は例示の実施の形態に関連して説明
してきたが、この説明は限定的な意味で行われるもので
はない。本発明のその他の実施の形態とともに例示の実
施の形態に対する各種の修正および組合せが可能である
ことは、本説明を参照すれば当業者に明らかであろう。
従って、特許請求の範囲はすべてのそのような修正や実
施の形態を包含することが意図されている。
してきたが、この説明は限定的な意味で行われるもので
はない。本発明のその他の実施の形態とともに例示の実
施の形態に対する各種の修正および組合せが可能である
ことは、本説明を参照すれば当業者に明らかであろう。
従って、特許請求の範囲はすべてのそのような修正や実
施の形態を包含することが意図されている。
【００３７】以上の説明に関して更に以下の項を開示す
る。 （１） 集積回路用ドレイン拡張型トランジスタであっ
て、第２のウエル領域に隣接する第１のウエル領域を含
む半導体基板、前記第１ウエル領域および前記第２ウエ
ル領域を覆うトランジスタ・ゲート、前記トランジスタ
・ゲートに隣接し、前記第１ウエル領域中に含まれる第
１の伝導形のトランジスタ・ソース領域、および前記第
２ウエル領域中に含まれる第１の伝導形のトランジスタ
・ドレイン領域、を含む集積回路用ドレイン拡張型トラ
ンジスタ。
る。 （１） 集積回路用ドレイン拡張型トランジスタであっ
て、第２のウエル領域に隣接する第１のウエル領域を含
む半導体基板、前記第１ウエル領域および前記第２ウエ
ル領域を覆うトランジスタ・ゲート、前記トランジスタ
・ゲートに隣接し、前記第１ウエル領域中に含まれる第
１の伝導形のトランジスタ・ソース領域、および前記第
２ウエル領域中に含まれる第１の伝導形のトランジスタ
・ドレイン領域、を含む集積回路用ドレイン拡張型トラ
ンジスタ。
【００３８】（２） 第１項記載の集積回路用ドレイン
拡張型トランジスタであって、前記第２ウエル領域に含
まれ、前記トランジスタ・ドレイン領域に隣接し、また
第１の伝導形の前記トランジスタ・ドレイン領域と前記
トランジスタ・ゲートとの間に位置する浅いトレンチ分
離領域を含む集積回路用ドレイン拡張型トランジスタ。
拡張型トランジスタであって、前記第２ウエル領域に含
まれ、前記トランジスタ・ドレイン領域に隣接し、また
第１の伝導形の前記トランジスタ・ドレイン領域と前記
トランジスタ・ゲートとの間に位置する浅いトレンチ分
離領域を含む集積回路用ドレイン拡張型トランジスタ。
【００３９】（３） 第１項記載の集積回路用ドレイン
拡張型トランジスタであって、前記トランジスタ・ゲー
トが、誘電体層、および前記誘電体層を覆うポリシリコ
ン層、を含んでいる集積回路用ドレイン拡張型トランジ
スタ。
拡張型トランジスタであって、前記トランジスタ・ゲー
トが、誘電体層、および前記誘電体層を覆うポリシリコ
ン層、を含んでいる集積回路用ドレイン拡張型トランジ
スタ。
【００４０】（４） 第１項記載の集積回路用ドレイン
拡張型トランジスタであって、前記第１ウエル領域がＣ
ＭＯＳのｐ形ウエル領域である集積回路用ドレイン拡張
型トランジスタ。
拡張型トランジスタであって、前記第１ウエル領域がＣ
ＭＯＳのｐ形ウエル領域である集積回路用ドレイン拡張
型トランジスタ。
【００４１】（５） 第１項記載の集積回路用ドレイン
拡張型トランジスタであって、前記第２ウエル領域がＣ
ＭＯＳのｎ形ウエル領域である集積回路用ドレイン拡張
型トランジスタ。
拡張型トランジスタであって、前記第２ウエル領域がＣ
ＭＯＳのｎ形ウエル領域である集積回路用ドレイン拡張
型トランジスタ。
【００４２】（６） 第１項記載の集積回路用ドレイン
拡張型トランジスタであって、前記第１の伝導形がｎ形
である集積回路用ドレイン拡張型トランジスタ。
拡張型トランジスタであって、前記第１の伝導形がｎ形
である集積回路用ドレイン拡張型トランジスタ。
【００４３】（７） 第２項記載の集積回路用ドレイン
拡張型トランジスタであって、前記第１の伝導形がｎ形
である集積回路用ドレイン拡張型トランジスタ。
拡張型トランジスタであって、前記第１の伝導形がｎ形
である集積回路用ドレイン拡張型トランジスタ。
【００４４】（８） 第１項記載の集積回路用ドレイン
拡張型トランジスタであって、前記第１ウエル領域がＣ
ＭＯＳのｎ形ウエルである集積回路用ドレイン拡張型ト
ランジスタ。
拡張型トランジスタであって、前記第１ウエル領域がＣ
ＭＯＳのｎ形ウエルである集積回路用ドレイン拡張型ト
ランジスタ。
【００４５】（９） 第１項記載の集積回路用ドレイン
拡張型トランジスタであって、前記第２ウエル領域がＣ
ＭＯＳのｐ形ウエルである集積回路用ドレイン拡張型ト
ランジスタ。
拡張型トランジスタであって、前記第２ウエル領域がＣ
ＭＯＳのｐ形ウエルである集積回路用ドレイン拡張型ト
ランジスタ。
【００４６】（１０） 第１項記載の集積回路用ドレイ
ン拡張型トランジスタであって、前記第１の伝導形がｐ
形である集積回路用ドレイン拡張型トランジスタ。
ン拡張型トランジスタであって、前記第１の伝導形がｐ
形である集積回路用ドレイン拡張型トランジスタ。
【００４７】（１１） 第１項記載の集積回路用ドレイ
ン拡張型トランジスタであって、更に、前記第１ウエル
領域を完全に含む第３のウエル領域を含む集積回路用ド
レイン拡張型トランジスタ。
ン拡張型トランジスタであって、更に、前記第１ウエル
領域を完全に含む第３のウエル領域を含む集積回路用ド
レイン拡張型トランジスタ。
【００４８】（１２） 集積回路用ドレイン拡張型トラ
ンジスタであって、第１のウエル領域を含む半導体基
板、前記第１ウエル領域および前記半導体基板を部分的
に覆うトランジスタ・ゲート、前記トランジスタ・ゲー
トに隣接し、前記半導体基板に含まれる第１の伝導形の
トランジスタ・ソース領域、および前記第１ウエル領域
に含まれる第１の伝導形のトランジスタ・ドレイン領
域、を含む集積回路用ドレイン拡張型トランジスタ。
ンジスタであって、第１のウエル領域を含む半導体基
板、前記第１ウエル領域および前記半導体基板を部分的
に覆うトランジスタ・ゲート、前記トランジスタ・ゲー
トに隣接し、前記半導体基板に含まれる第１の伝導形の
トランジスタ・ソース領域、および前記第１ウエル領域
に含まれる第１の伝導形のトランジスタ・ドレイン領
域、を含む集積回路用ドレイン拡張型トランジスタ。
【００４９】（１３） 第１２項記載の集積回路用ドレ
イン拡張型トランジスタであって、更に、前記第１ウエ
ル領域に含まれ、前記トランジスタ・ドレイン領域に隣
接し、第１の伝導形の前記トランジスタ・ドレイン領域
と前記トランジスタ・ソース領域との間に位置する浅い
トレンチ分離領域を含む集積回路用ドレイン拡張型トラ
ンジスタ。
イン拡張型トランジスタであって、更に、前記第１ウエ
ル領域に含まれ、前記トランジスタ・ドレイン領域に隣
接し、第１の伝導形の前記トランジスタ・ドレイン領域
と前記トランジスタ・ソース領域との間に位置する浅い
トレンチ分離領域を含む集積回路用ドレイン拡張型トラ
ンジスタ。
【００５０】（１４） 第１２項記載の集積回路用ドレ
イン拡張型トランジスタであって、前記第１ウエル領域
がＣＭＯＳのｎ形チャンネル・ストップ領域である集積
回路用ドレイン拡張型トランジスタ。
イン拡張型トランジスタであって、前記第１ウエル領域
がＣＭＯＳのｎ形チャンネル・ストップ領域である集積
回路用ドレイン拡張型トランジスタ。
【００５１】（１５） 第１２項記載の集積回路用ドレ
イン拡張型トランジスタであって、前記半導体基板がｐ
形である集積回路用ドレイン拡張型トランジスタ。
イン拡張型トランジスタであって、前記半導体基板がｐ
形である集積回路用ドレイン拡張型トランジスタ。
【００５２】（１６） 第１２項記載の集積回路用ドレ
イン拡張型トランジスタであって、前記第１の伝導形が
ｎ形である集積回路用ドレイン拡張型トランジスタ。
イン拡張型トランジスタであって、前記第１の伝導形が
ｎ形である集積回路用ドレイン拡張型トランジスタ。
【００５３】（１７） 第１２項記載の集積回路用ドレ
イン拡張型トランジスタであって、前記第１ウエル領域
がＣＭＯＳのｐ形チャンネル・ストップ領域である集積
回路用ドレイン拡張型トランジスタ。
イン拡張型トランジスタであって、前記第１ウエル領域
がＣＭＯＳのｐ形チャンネル・ストップ領域である集積
回路用ドレイン拡張型トランジスタ。
【００５４】（１８） 第１２項記載の集積回路用ドレ
イン拡張型トランジスタであって、前記半導体基板がｎ
形である集積回路用ドレイン拡張型トランジスタ。
イン拡張型トランジスタであって、前記半導体基板がｎ
形である集積回路用ドレイン拡張型トランジスタ。
【００５５】（１９） 第１２項記載の集積回路用ドレ
イン拡張型トランジスタであって、前記第１の伝導形が
ｐ形である集積回路用ドレイン拡張型トランジスタ。
イン拡張型トランジスタであって、前記第１の伝導形が
ｐ形である集積回路用ドレイン拡張型トランジスタ。
【００５６】（２０） 集積回路用ドレイン拡張型トラ
ンジスタであって、第１の補償されたｐ形ウエル領域を
含むｎ形半導体基板、前記第１の補償されたｐ形ウエル
領域および前記ｎ形半導体基板を部分的に覆うトランジ
スタ・ゲート、前記トランジスタ・ゲートに隣接し、前
記ｎ形半導体基板に含まれるｐ形トランジスタ・ソース
領域、および前記補償されたｐ形ウエル領域に含まれる
ｐ形のトランジスタ・ドレイン領域、を含む集積回路用
ドレイン拡張型トランジスタ。
ンジスタであって、第１の補償されたｐ形ウエル領域を
含むｎ形半導体基板、前記第１の補償されたｐ形ウエル
領域および前記ｎ形半導体基板を部分的に覆うトランジ
スタ・ゲート、前記トランジスタ・ゲートに隣接し、前
記ｎ形半導体基板に含まれるｐ形トランジスタ・ソース
領域、および前記補償されたｐ形ウエル領域に含まれる
ｐ形のトランジスタ・ドレイン領域、を含む集積回路用
ドレイン拡張型トランジスタ。
【００５７】（２１） 第２０項記載の集積回路用ドレ
イン拡張型トランジスタであって、前記補償されたｐ形
ウエル領域がＣＭＯＳのｎ形ウエル打ち込みおよびＣＭ
ＯＳのｐ形ウエル打ち込みを含んでいる集積回路用ドレ
イン拡張型トランジスタ。
イン拡張型トランジスタであって、前記補償されたｐ形
ウエル領域がＣＭＯＳのｎ形ウエル打ち込みおよびＣＭ
ＯＳのｐ形ウエル打ち込みを含んでいる集積回路用ドレ
イン拡張型トランジスタ。
【００５８】（２２） 第２０項記載の集積回路用ドレ
イン拡張型トランジスタであって、更に、前記補償され
たｐ形ウエル領域に含まれ、前記ｐ形トランジスタ・ド
レイン領域に隣接し、前記ｐ形のトランジスタ・ドレイ
ン領域と前記ｐ形のトランジスタ・ソース領域との間に
位置する浅いトレンチ分離領域を含む集積回路用ドレイ
ン拡張型トランジスタ。
イン拡張型トランジスタであって、更に、前記補償され
たｐ形ウエル領域に含まれ、前記ｐ形トランジスタ・ド
レイン領域に隣接し、前記ｐ形のトランジスタ・ドレイ
ン領域と前記ｐ形のトランジスタ・ソース領域との間に
位置する浅いトレンチ分離領域を含む集積回路用ドレイ
ン拡張型トランジスタ。
【００５９】（２３） サブミクロンＣＭＯＳプロセス
用の集積回路用ドレイン拡張型トランジスタ。トランジ
スタ・ゲート（４０）がシリコン基板（１０）中のＣＭ
ＯＳｎ形ウエル領域（８０）およびＣＭＯＳｐ形ウエル
領域（７０）を覆って形成される。各種のＣＭＯＳウエ
ル領域中に、トランジスタ・ソース領域（５０）、（１
４０）およびドレイン領域（５５）、（１４５）が形成
されて、ドレイン拡張型のトランジスタが作製される。
ここにおいて、ＣＭＯＳウエル領域（７０）、（８０）
がトランジスタのドレイン拡張領域として機能する。
用の集積回路用ドレイン拡張型トランジスタ。トランジ
スタ・ゲート（４０）がシリコン基板（１０）中のＣＭ
ＯＳｎ形ウエル領域（８０）およびＣＭＯＳｐ形ウエル
領域（７０）を覆って形成される。各種のＣＭＯＳウエ
ル領域中に、トランジスタ・ソース領域（５０）、（１
４０）およびドレイン領域（５５）、（１４５）が形成
されて、ドレイン拡張型のトランジスタが作製される。
ここにおいて、ＣＭＯＳウエル領域（７０）、（８０）
がトランジスタのドレイン拡張領域として機能する。
【図１】典型的なドレイン拡張型トランジスタの断面
図。
図。
【図２】本発明の各種実施の形態を示す断面図。
【図３】本発明の各種実施の形態を示す断面図。
【図４】本発明の各種実施の形態を示す断面図。
【図５】本発明の各種実施の形態を示す断面図。
【図６】本発明の各種実施の形態を示す断面図。
【図７】本発明の各種実施の形態を示す断面図。
【図８】本発明の各種実施の形態を示す断面図。
【図９】本発明の各種実施の形態を示す断面図。
【図１０】本発明の各種実施の形態を示す断面図。
【図１１】本発明の各種実施の形態を示す断面図。
【図１２】本発明の各種実施の形態を示す断面図。
【図１３】本発明の各種実施の形態を示す断面図。
１０ 基板 ２０，２５ ＳＴＩ分離構造 ３０ ゲート誘電体 ４０ ゲート構造 ５０ ソース領域 ５５ ドレイン領域 ６０ ドレイン拡張領域 ７０ ｐ形ウエル領域 ８０ ｎ形ウエル領域 １１０ 側壁構造 １２０，１２２，１２４ 金属シリサイド領域 １４０ ソース領域 １４５ ドレイン領域 １５０ 深いｎ形ウエル領域 １６０ シリサイド・ブロック構造 １７０，１８０，１９０，２００ ドレイン拡張領域 ２１０ 補償されたウエル領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チン − ユ ツアイ アメリカ合衆国 テキサス、プラノ、ラウ ンドロック トレイル 6300、ナンバー 2603 (72)発明者 ジョゼフ シー、ミトロス アメリカ合衆国 テキサス、リチャードソ ン、イー、スプリング バレイ ロード 1300 (72)発明者 ダン エム、モシャー アメリカ合衆国 テキサス、プラノ、ワン ダリング トレイル 3521 (72)発明者 サム シチジョー アメリカ合衆国 テキサス、プラノ、ベン トリイ 4524 (72)発明者 ケイス クンズ アメリカ合衆国 テキサス、プラノ、アシ ュリイ パーク 2350
Claims (1)
- 【請求項１】 集積回路用ドレイン拡張型トランジスタ
であって、 第２のウエル領域に隣接する第１のウエル領域を含む半
導体基板、 前記第１ウエル領域および前記第２ウエル領域を覆うト
ランジスタ・ゲート、 前記トランジスタ・ゲートに隣接し、前記第１ウエル領
域中に含まれる第１の伝導形のトランジスタ・ソース領
域、および前記第２ウエル領域中に含まれる第１の伝導
形のトランジスタ・ドレイン領域、を含む集積回路用ド
レイン拡張型トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16177799P | 1999-10-27 | 1999-10-27 | |
| US161777 | 1999-10-27 |
Publications (1)
| Publication Number | Publication Date |
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