TW243545B - - Google Patents

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ο 43545 ί!1 減明;.〗(
Α7 Β7 專利申請案第82105547號 ROC Patent Appln. No.82105547 中文幹明言修正頁〜附件一 Amended Pages ^iSpeci f jcat ion in Chinese 民國裔竟細tEri si呈) (SubmittlBd=.^on .Septemlagrli 12, 1994) 相關申請案之參照 下列共同讓與申請人之專利申請案係特此併入此處供 作參考： 序號 857,360 申請曰 3-25-92 申請人案號 16230 經濟部中央橾準局貞工消費合作社印製 發明領域 本發明係有關於一種半導體積體電路裝置之製造，特 別是使用共通標誌、以對準裝置之元件。 發明背景 CMOS, BICMOS與其他M0S裝置之傳統製程包括許多複雜的 步戰。而許多複雜的步驟係有關於11與1)型槽之選擇植入。而 其中一製程的例子則表示在第1圖。 一氧化層係在半導體.基板上成今，而一氮化層係被堆 積（deposite)、圖案化以及蝕刻以便於形成n型槽之圖案，在 植入η，摻雜物後’氧化物係在缺乏氮.化物之區域中成長， 旦該氧化物成長，則氧化砝.合被移除且ρ型區域彳皮形成。 由於蔹氧化物較為η型摻雜物摻雜之區域為厚，因此該口型摻 .雜物不會貫穿該氧化物而會擴散到η型槽，接下來則移除該 氧化物。 .. 該第丨@之製程乃在第2_示之，射產生—不期待 因為在η型槽上會成長—較厚的氧化物與在碎上會 成長乳化物，因此會消耗-部分_而形成錢化.物，遂 姆纽適用中，( CNS ) A4m- ( 210^^ (請先Μ讀背面之注意事項再填寫本頁) 裝· 訂
U r> 五、發明説明（2
經濟部中央樣準局負工消费合作社印裝 會導致嚴。亦即於該.h型槽中之碎的步驟 習夺執Λ與使得製程變得更困難。r 驟與。;槽，過程而省略-光罩步 之一複雜製π，/+了二有^槽，例低電壓槽與高電壓槽 可能罩步驟的數目且事實上也 程步5發即在於在定義n型與p型槽時可消除-些製 該裝置成平ί狀。iiief㈣’麟婦儘可能地保持 區域中切的ΐ驟林發明《又-目㈣在於消除在η型槽 退火其他Γ的則是在每次植入步驟後不需要實施 5即可對具不同濃度或導”式讀實施料（mask)與植 太nlant) ’且大部分之高溫過程係在製程之早先階段。又 疋進一目的與便利處可參閱以下之説明與圖面即可 曰目較於該行業之一般镇術的進步性。 發明之概要^ > . .本j明係有關於在半導體層或是基板形成共通對準標 ^者，藉蝕刻圖案i最姓是."L"形或是"形到半.導體層或.. 是基板’.而對準標誌即被形成。.而接下來之半導體製造步 =例如槽（tank)與溝（moat)區域的形成係對準於該些球狀 標，，而消除在後來形成之槽之區域中之半導體層之先前 所需要的氧化物光罩（mask)與不期待的步驟。. 本發明之第一具體例係在半導體基板上形成一裝置，該方 法包括：在基板形成一絶緣層；將對準標誌圖案化與蝕刻到絶 緣層與基板；藉對準該對準標誌在基板選擇性地形成一個第一 導電型區域；及藉對準該對準標誌選擇性地形成相對於第一導 電型之第二導電型的區域。 一 4 — 本紙浪尺度適用中气國家棣準（CNS) M規格（210x297公釐） (請先閎讀背面之注意事項再填寫本頁) 裝·
、1T k 線
五、發明說两（3 ) 經濟部中央標準局貝工消费合作社印製 & 1個例係在—個平面形半導體基板.上形 ;一個裝置或ί=置的方法，其主要特徵包括：在半導 體基板减-半導料，最妓喊—帛 半導體層形成一絕緣層：將對進押斗圃去几b在忑 a & 士 $ mb .拉招-佳，肝對丰標誌圖案化與蝕刻到絕緣 層與半導srn對4崎準綠，在 地形成第:藉對準該對準標語二 選擇性，成，=第一導電型之第二導電型區域導此： 更包括-早獨的退火步驟便於對第一導區 導電型之區域實施退火。 嗓興乐— 由先前製程所製造之裝置或多個裝置可為以下之其中 -者或全部。M_s，. v_，獅MS, ΕΕ_ 、 了電晶體、垂直_電晶體、橫向 垂直ΡΝΡ電晶體。 、 、一 tm3,具體例係在一平面形半導體基板上形 成裝万法，/、王要包括：在該半導體基板形成對準 標諸；在該基板形成多數槽，在此該多錢之部分係由 同的光罩所形.成；對上述多數槽實施退火，最好是—個·.單 獨的退火争騾，且在此該光罩係對準於該對準標誌d 本發明之第4較佳具體例係在第—導電型之半举體 上形成裝置的方法，其特徵在於包括··在.基板形成導 體層，；在該半導體層内蝕刻對準標誌；在該半導體層形成 第一光罩以便於令該半導體層之部分暴露；將相對於第一 導電型之第二導電型之摻雜物注入該半導體層之上述部分 以，於形成高電壓槽；移除該第一光罩；對被注入之摻雜 物實施退火以便於形成第二導電型之高電壓槽；在該半導 5.- (請先閎讀背面之注意Ϋ項再填寫本頁) 裝 訂 本紙張纽適财，^ ( CNS ) A4^ ( 210X297/^ ) 經：.t部中央準局3工消"合作社印*'《 A6 B6 五、發明説明（4 ) 體層形成第二光罩以便於令該半導體賡乏第二部分暴露； 將第二導電型之摻雜物注入該半導體層之所暴露的第二部 分以便於形成低電壓槽；移除該第二光罩；在該半導體層 形成第三光罩以便於令該半導體層之第三部分暴露；將第 一導電型之摻雜物注入該半導體層之所暴露之第三部分以 便於形成高電壓槽；移除該第三光罩；在該半導體層形成 第四光罩以便於令該半導體層之第四部分暴露；將第一導 電型之摻雜物注入該半導體層之所暴露之第四部分以便於 形成低電壓槽；及對被注入之摻雜物實施退火以便於形成 第一導電型與第二導電型之高電壓與低電壓槽。 圖面之簡單說明： 第1圖係已知技術之半導體製程的流程圖。 第2圖係表由第1圖之製程步驟所製造之裝置的橫斷面圖 〇 第3圖係表本發明之製程的一較佳具體例。 第4圖係表藉第3圖之製程在一半導體晶片上所製得之多 個裝置的橫斷面圖。 較佳具體例之詳細說明 第3圖係一較佳具體例的流程圖，其主要係在所有同樣 的半導體基板上製造一具有功率裝置、非功率裝置及或記 憶裝置之半導體晶片的製造過程。 在此之過程係指在一（P)型碎板與晶膜層（epitaxial layer —6 — (請先閱讀背面之注意事項再填寫本頁) --裝- •17 本纸張尺度適用中國园家標準（CNS)甲4規洛（2〖0 X 297公坌） 82.1. '20,000
經濟部中央樣準局貝工消费合作社印製 五、發明説明（5 亦或#為外延層）上製造裝置之過程，而钕過程亦可應用到（η) 型半導體材料與其他之半導體^ r 步驟100係在一 P型矽板選擇性地形成一 (n+)型埋入層。 菘（n+)，入層係位於二個（P_)型晶膜層之間，其中位於下方 者係沿著（P+)型基板延伸’而位於上方者係在Epl步驟1〇1被 形成°孩（11+)型埋入層係為垂直雙擴散型"金屬"氧化物半導 體（VDMOS)n通道型功率電晶體所必需。而一被埋入之（n+)型 層在一垂直npn雙極電晶體可當作集極使用。又對每個VDM0S 電晶體可製造一橫向地（laterally)分離之（n+)型埋入層，而 若試圖水平地加以連接時，則一個層可供多個電晶體使用 〇
又下一步驟係在丰導體基板形成對準標誌，而藉轉光 阻（photoresist)光罩對準該對準標誌，可將該些對準標誌 使用在定位與選擇性地形成大多數的槽與溝（m〇at)區域。該 對準標誌最好是離開該些.裝置且用於對準在晶片之不同鑄 模（die)之許多區域·，而最好該對專·標誌被蝕刻·，且令先裨 形成之用於對準之（n+)型埋人層於步驟丨咗進入皇晶膜成在. (epitaxially growth)之基板或層内·。而標諸實際上岛形狀並 不重要’但最好是"L"形或是"+ "形。 V ，在步驟103，至少一個代表的深植入（n+)^摻雜物被使用 以便於將每個（n+)型埋入層與垂直電晶體之表面接點連接。 而步戰1Q4則製造（η-)型槽以供高電壓功率電晶體使用。該些 槽"ί‘τ·為在功率電晶體之大的擴散區域且利用在步鄉1 〇 2中所 形成之對準標誌被對準，該些槽最好是由使用光阻蚀光罩 -7 - 本紙張尺度適用中$國家標準（CNS ) A4規格（210X297公釐） (請先W讀背面之注意事項再填寫本頁) Γ ·" s43545
五、發明説明（ 所形成，且被對準於球形對準標誌，又.覆蓋式地將η型摻雜 物植入一呈晶膜成長之碎的被暴露部分内。 r 〜在形成該（η-)型槽後，一槽驅動（tank drive)1〇5係被執 行以擴教該被植入之區域，而在步驟1〇6，低電壓裝置&勹型 槽係被製造以圍繞傳統之低電壓（vdd $ 5 ν )之邏輯場效電晶二 ，例如垂直與橫向DMOS n通道功率電晶體與漏極延伸n通道^ 功率電晶體，又低電壓n型槽亦被使用在包圍蕭特基二極體 (Schottkydiode)，而在此所述之高與低電壓槽在捧雜物濃度 方面不同’而在不同的時間被植入到晶片内。高電壓槽具 有較少的摻雜物濃度以便於擁有一高pn接面二極體崩潰電壓 但是卻較深。又低電壓槽則較淺，但具有較高的摻雜物 濃度。該兩個低電壓槽與高電壓槽均使用對準標誌被對準 〇 在步驟107，藉將p型摻雜物植入晶膜層之區域而不是藉 光抗蝕層（未圖示）予以覆蓋，而可在晶膜層形成多數之高電 壓P型槽。該高電壓p型槽係當作在EEpR〇M陣列本身中之丨8v ££卩随閘括電晶體（辟1^1181；1_如5丨51：〇1_)、伏洛爾—諾漢姆（^丨6卜 N〇rdheim)透納EEPR0M的槽使用。以及當作漏極延伸p通道型電 曰曰體之通道領域使用以及在浮動閘突崩（avalanche)接合可電 式程式規劃唯讀記憶體（FAMOS EPROM)單元之槽使用。步驟108 牽涉到低電壓p型槽之製造，例如包圍低電壓N通道型場效電 晶體以及當作漏極延伸P通道型場效電晶體之漏極使用以及 $作N迎道型L0DM0S與VDM0S之通道領域使用。該高電壓p型槽 係在步驟107中被形成，而低電壓p型槽係藉將p型雜物植入 關家 •鄕（21P x 297 以） 82.1. 20,00ο ί請先閲讀背面之注意事項再項寫本頁) 裝. -ΤΓ, 五、發明説明（ A6 B6 經濟部中央標準局員工消贽合作钍印- 晶膜層之被暴露部分而被形成，又該晶.鉍層之％ 係藉一對準於球形對準標誌之光抗蝕光罩所定義\〜r露部分 靜態（dwell)步驟1()9係該過程的下一步驟。該 係用於在p型區域形成n型區域，該n型與p型接二步银109 到相同位置且藉接下來之熱過程步驟在較大之刑反破植入 成-較小的η型區域。而該尺寸之不同係“ J内形 同的擴散比率。在該靜態步驟109及執行一第二桫軀^不 drive)步f，而該步驟係因於擴散所有的被植入區"域。（乜汕 先前所提者為本發明的一個優點，在傳統之 對ί於一個較早的槽或是一個二極體或是-個 要對目前的槽正確地對準，先前所形成 之槽必須較目可之槽的植入動作更先被實施退火，而該些 製造=法需要多數的退火步驟或是多數的掩罩步驟以 對準多數槽。而本發明之對準標誌可被使用在對準光抗姓 ^罩：.其了不更換裝置即能輕易地被移除，而被使用在定 義出該被植入之區域。因此在實施退火之前可對多個區域 實施掩罩/植入作業。 β在步驟111 ’深植入（P+)摻雜物之動作乃被執行，例如形 成橫向與垂直DM0S η通道型功率單位之背閘（back gate)。在 步A 圍ά該主動裝置（active device)區域之溝或獨立的 一極^區域可藉—對準於在步驟102中所形成之對準標誌之 光早而被定義。而在步驟113則通道停止植入以便於進一 步令，些裝置彼此獨立。在步驟H4，先前被定義之獨立的 氧化物區域則在該半導體晶膜層之面上局部地成長以便於
82.1. 20,000 Γ请先閱讀背面之注意事颂再增寫本莧) .裝· 訂 43545
五、發明說明（8 ) 經;rr部中央桴準局爵工消费合作钍印製 形成場氧化物（field 〇xide)。 ... 步驟115包括形成一第—位準多晶矽導體以便於「供浮動 閘接合型"金屬"氧化物半導體（FAM〇s)EpR〇M單元及或雙位準多 晶碎EEPR0MS元使用。又用來定義多晶碎導體之該光罩係對 準於在步驟114中所形成之場氧化物。 接下來在步驟116 ’高電壓與高功率電晶體之控制問的 ^^乳化物乃被形成，且為了該些電晶體乃執行臨界電壓⑽ 動作L而在步驟118經由該高電壓閘氧化物層類似 的=電壓㈣錄均作減執行。在㈣u8巾，為了低 電壓電晶體，相對較厚且高電壓閘乃被移除且—個薄的問 氣化物會被形成。 步驟120係有關於ΕΕΡ_單元之部分的製造，且個 諾?:透納二極體摻雜物以及在該摻雜物上 形成-相通通。在步驟122，—個第二位準多晶藉 :::於丨在步驟114中所形成之場氧化物而被堆積及摻 雜，且被蝕刻以便於足義出低與高電壓場效電、
準多晶矽EPROM單元之閘以及部分或全部地 道型E隨單讀雙W 中，對某個雙位準多閘堆疊（stack)之圖案化與触刻合完全定 義出FAMOS η通道型EPE0M單元控制問且以—種堆卷似)士 etched)EEPR0M單元之具體例中表現。 在步驟126 f ’多個源極/漏極的植入與擴散乃私生。 而多晶石夕電晶體與記憶體單元在臨著其側面邊緣乃开J成側 壁氧化物’且在源極/漏極植入以前覆蓋在其他被暴露之 -10 - 本纸張Μ適用中囡园家桴芊（CN-S)甲 82.1. 20,000 <請先《讀背面之注意事項再塡寫本\®) -裝- *ΤΓ 43545 A6 B6 經 部 中 央 標 準 X 消 合 it 社 印 五、發明説明（ 多晶矽表面上的氧化物。又在—個主要.. η 入動作之前’ 一個被輕微轉之漏 二 與⑽型轉乃被實施退火之後則進 圖案化與植入，該。型源極漏極 二 與P通道型電晶體之背閘作表面接觸，工丈運，被使用在 極植入步驟則進-步被使用在1^ (P+)型源極/漏 接觸。 彼使用在n通道型電晶體之背閘的表面 在步驟128，在被製造之裝置上 基本上被完成，而剩下來地^丰導4刀《動作 相連接，祕休Π ㈣㈣彼此間能夠互 相連，導^、對外界的連接（除了蕭特基二極體裝置 又一多位準氧化物係在步驟 卜） 所形成用於對準的場氧化物μ 2積且利用在步驟115中 便於產生匕， 金屬被堆積以及被圖案化（利用 · *130，第一么準 口ί;此J _蕭特基二極體中的始)，但- ，-個第二位準絕緣物在第 $步％132 形成4該第二金屬本身在步界㈤旧 蝕刻。而象捃r . 、*艾驟34中被堆積，圖案化以及 ,,a —水时丄 保沒性的被覆則於步驟136中被挣 片上執行不同的事後清潔過程 弟4圆4利用弟3圖所逑之過程所形成之 半導體晶片22之不同區域的斷面圖。 ^ 11 82.1. (請先閲讀背面之注意事項再埤寫本頁) —裝. 訂. 、豸3345
五、發明説明（10 ) 該些裝置包括—個低電壓p通道型場致電晶體139，一個 低電壓邏輯η通道型場效電晶體14〇(裝置139與14〇係被奴成電 壓為5V或是低於5V者），一個用於ΕΕΡΕΟΜ陣列之η通道型獨立 或閘控場效電晶體142、可電式程式規劃唯讀記憶體伏洛爾_ 諾漢姆透纳單元143、一個漏極延伸η通道型場效電晶體144、 —個漏極延伸ρ通道型場效電晶體145 ' 一個橫向被擴散之源 極/漏極型"金屬"氧化物半導體(LDM〇s)n通道型場效電晶體147 '一個蕭特基二極體148與一浮動閘突崩型"金屬"氧化物半 導體（FAMOS)可電式程式規劃唯讀記憶體（EpR〇M)單元149。而 該斧裝置中之代表性的裝置區域乃被形成且在該些圖面中 该些裝置本身係以相同的號碼來表示，裝置141_147與149係 被設成使其電壓及或電流密度遠大於低電壓邏輯電晶體139 與 140 〇 、在此雖然表示在整合過程（integrated process)中所形成 足不同裝置係彼此相臨接，然而在完成之半導體晶片22卻不 必要y定要，此。而將該些裝置以相接近的關係加以表示 者僅是為了讀者方便使然。而讀者應了解某一個裝置（幾乎 大部刀、）可藉貫際半導體晶片上之廣大區域被分離，然而 1到該些不同裝置之相接近的關係可了解相對於根據該過 心所製知《每—裝置在每—步驟的同時應用情況。 上述（n+)型埋入層係利用光抗蚀圖案（該光抗蝕圖案係 二在步驟1Q1中所製得之球形對準標德對準）在每個步驟（ 第3圖）被植入。而該植入動作可使用例如銻等之n塑摻雜物 ，而以—次4X10 15離子/平方公分與大約4⑽eV之形式來實 〜12 — (^tIVJ..·-"而>/ :;£-私項再塡寫本良) 丨裝_ .1T. 經濟部中央!?準局0工消1?合作社印^
243 五 Λ6 \U) 绿："31'中央作f-65!·工消疗合作社印- 、發明說明（11 ) =二而孩被植入之掺雜物係在—惰性‘體環境下，於一連 2溫之步驟下被擴散。而‘）型晶膜層156係在（p_)型晶膜 :士成長，又基板丨即最好是—個？型矽，例如具有約〇 〇15電 ^與-個[100]結晶格。又（P、）型晶膜層152係在該石夕基板15〇 疋上面成長。 此外藉對準標說《229)而形成高電壓⑹型槽⑽H 、^Π而槽168與169則分別形成p通道型電晶體141與145之通 运項域。又槽17G與171則分別形成廳電晶體146與147之漏極 部分。 、該（η+)型埋入層154係當作垂直DM0S場效電晶體丨47之漏極 或源極。而經由深的（η+)領域172使埋入層154能相對於其他 裝置而導電連接。又該深的（η+)領域172則經由球形對準標德 229對準於(η+)型埋入層。 π槽175係作為低電屋 ρ通道型場效邏輯電晶體之圍繞槽. (enclosing tank)使用，η槽176係當作一漏極延伸η通道型功率 電晶體144之漏極部分使用，1!槽177則當作一潇特基二極體148 之圍繞槽使用。而其中一技術上的優點即是漏極延伸η通道 型場效電晶體144之漏極176係在該η槽175與177之同一時間内 被形成。而藉減少所需要之光罩的數目可簡化該過程且減 少因不必要的植入’蚀刻’熱處理與清潔步驟對晶片22所帶 來的相傷。又在此必須 >主意的是因為該些槽係對準於該球 形標誌，而不是對準先前形成的槽，因此許多的步驟乃被 省略且裝置之執行效率亦增進。 高電壓Ρ型槽主要係使用在ΕΕ ΡΕ0Μ單元丨4 3之獨立槽上或 13 "•''毛叼"背而之;t+?p項再填寫本页) -裝- 1 衣纸張/Liii用中闷囚家懍準（CNS〉甲4現丨备（2ί() X 297 ) 你45 Λβ Μ 五 、發明說明（12 ""部中^桴^43工""合作社印- 是當作漏極延伸n通道型功率場效電晶艟.i44之通道區域使用 乂及g作FAMOSEPROM早元149之槽使用。而高電壓p型槽, 182 _ ^4 ’ 186分別被形成在裝置144，142 ’ 143與149。而如圖所 示鬲电壓p型槽18〇之植入會改變介於其與低電壓n型槽176之 間的ρ/η二極體邊界（boundary) 〇 曰低電壓P型槽190與192係被使用在低電壓n通道型場效電 晶體140以及當作漏極延伸p通道型電晶體145之漏極使用。 深的（P+)擴散部2〇〇與202係當作橫向dm〇S η通道型電晶體146 與垂直DMOS η通道型電晶體Η7之背閘使用。該深的（ρ+)擴散 部200與202最好是集中在DM0S電晶體之源極領域内。 EPROM單元149在低電壓p型槽186之上面具有一浮動閘氧 化物層212。而FAM0S浮動閘214則被形成在氧化物層212的上面 又氮化物/氧化物絕緣層216被形成在浮動閘214之上面， 而控制閘208則被形成在絕緣層216的上面。 此外在裝置 139 ’ 140，141，142，143，144，145，146與 147 分別形成有低電壓p通道型電晶體閘228，低電壓11通道型電 晶體閘230、p通道型EEPR0M電晶體閘232，n通道型EEpR〇M電晶 體閘234 ' n通道型EEPR0M控制閘24〇、漏極延伸p通道型電晶體 閘242、％狀或無終端狀之橫向DM〇s 11通道型電晶體閘244以 及環狀或典終端狀之垂直⑽〇s η通道型電晶體閘246。 又在步驟120(第3圖）中乃形成包括：裝置14〇之源極^/漏 極區域254與256，裝置142之源極/漏極區域258與260，裝置143 之源極/漏極區域2Q2與204，漏極延伸!^通道型電晶體之源極 區域266 '電晶體144之漏極接觸區域268，橫向DM0S η通道型 14
^而 >/ '--ρ^:再4寫本頁) 丨裝. _1Τ 43545 經-部中央作準局5!!工""合作社印^ Πο 五、發明説明（13 ) 電晶體146之漏極接觸區域272與環狀源極/漏極區域274、垂 直DMOS電晶體之深的（n+)型接觸區域27〇與環狀源極漏極區 域278，蕭特基一極體148之接觸區域278與FAMOS EPROM單元149 之源極/漏極區域280與282，又上述皆對準於溝（m〇at)區域 。此外在步驟126中（第3圖）乃形成包括：分別為低電壓且 EEPR0M閘控p通道型場效電晶體139與141之（p+)型源極/漏極 區域284，286，288與290，漏極延伸p通道型電晶體145之源極 292與漏極接觸區域294以及分別為橫向DM0S電晶體146與垂直 DM0S電晶體147之中央背閘接觸區域296與298，且將該些對準 於溝（moat)區域。 而鉑如同其他之接觸孔（未圖示）般被堆積在蕭特基二極 體孔302内，而形成一矽化鉑層3〇4。又例如鈦鎢人合把紛 火金屬則被喷濺於孔302以及其他接觸孔（未圖示^内，而使 用對準標珠M9對第一金屬層實施圖案化與蝕刻。又其中一 金屬接點的代表即是3〇6，而其他之金屬接點每一個則是作 為裝置139-149之不同的端子，而為了簡單起見，在第4圖中 有些接點並未表示。 在此所述<整合過程係模組化，亦即在此所述之裝置 並非為了某-個，別整合之電路晶片所使用。而有些裝置 並不需要，且在第3圖中所示之有些步驟即被省略。例如如 果有-個積體電路不需要ΕΕΡ_單元，則透纳二極體步驟12〇 將被省略。又如果某一個被製造之特殊晶片不需要具有被 埋入之漏極或集極的功率電晶體時，則（η+)型埋人層步驟· 、ΕΡΙ步驟HU#深的（η+)步驟1〇3將被省略。又如果該過程不 —15 — ~-:>*"^二.背而之：;£*?-"!再場寫本页) 裝‘ .Ίτ.
43^45 .\f> P>6 五、發明説明（14 ) 需要FAMOS EPROM單元時，則該FAM0S浮動.蘭步騾u5與EpR⑽堆 疊步驟124將被省略。而對整合過程之某些增加如同r 可對該些單元加以變更。該本發明之主要的技術優點即是 在步驟102中所形成之球形對準標誌229，該對準標誌可減少 在習知技術中形成氧化物光罩的必要性且對減少在二型桦 不期待的步驟有所助益。又該些在實施退火以前對於實61施 掩罩（mask)與掺雜不同濃度或導電率之摻雜物均有幫助。而 用於設計該些裝置之設計規則可错存在資料庫中。因 體電路之設計者可以自該資料庫中選擇不同的裝置，而能 夠對設計有些幫功。此外該些被選擇之裝置也能夠與該過 程相容’因此對於晶片新設計之設計時間可以大幅地減少 〇 金、之Ϊ =並不能限定本發明之範圍’在該説明 書《敎導下’本發明之許多具體例將令精於此技藝者輕易 思及，而本發明之範圍僅騎巾請之專利範圍所限制。 16 各 (-¾¾¾而>/;1<吞-功：再塡寫本頁)

Claims (1)

  1. ^43545 A7 B7 C7 D7 固 申請專利範 1.，在半導體基板上形成裝置的方法、.該方法包括： a.在上述基板形成—絕緣層； r b’t對準標—圖案化與射!I至上述絕緣層與上述基板； C* ί對f上,對準標認’在上述基板選擇性地形成-個第 導包型區域；及 弟 d· 上述對準標结’在上述基板選擇性地形成相對於 括!"第—導電型之第二導電型的區域。 ' a半導體表面形成裝置的方法，該方法包括： .半導體基板形成一半導I#戶· 上述半導體層形成—絕，；： •、對準心14圖案化與钱刻至上述絕緣層與上述半導體層 r d_藉f"準上述對準標就，在上述半導體層選擇性地形成第 —導電型區域；及 準上述對準標誌，在上述半導體層選擇性地形成相 3如二t述第—導電型之第二導電型的區域。 .以ΐ ^範圍$ 2項之方法，更包括一單獨的退火步驟 於對第一導電型之上述區域二之上述區 域貫施退火。 =叫專利範圍第2項之方法，其中上述基板係被形成為 〜罘二導電型者。. )請專利範圍第2項之方法，其中上述形成第—導電贺 二又步驟包括形成上述第一導電型之高電壓區域與低 电壓區域。 17 r跨先閱讀背面之注意事^再嗔寫本頁) --裝. 訂
    中国园家標準 (CNS)甲
    4規格（210 X 297么、餐） ί£濟邡中央標準局工消费合作钍印5衣 -43545 C7 ___D7_ 六、申請專利範圍 $6.如申請專利範圍第2項之方法，其中'土述形成第二導電型 區域之步驟包括形成上述第二導電型之高電壓區域與低 電壓區域。 7. 如申請專利範圍第2項之方法，其中多個裝置係被形成在 上述半導體基板上。 8. 如申請專利範圍第7項之方法，其中上述多個裝置係選自 包括：LDMOS，VDMOS，EPROMS，EEPR0M3，邏輯FETS，橫向 NPN 電晶體及垂直NPN電晶體之群中。 9. 一種在平面半導體基板形成裝置的方法，該方法包括： a. 在上述半導體基板形成對準標誌； b. 在上述基板形成多數槽，其中上述多數槽之部分係由不 同的光罩所形成； c. 對上述多數槽實施退火；且 其中上述光罩係對準於上述對準標誌。 10. 如申請專利範圍第9項之方法，其中上述對多數槽實施之 退火係一單獨的退火步驟。 11. 一種在第一導電型之半導體基板上形成裝置的方法，該 方法包括： a. 在上述基板形成一半導體層； b. 在上述半導體層内触刻對準標洁； c. 在上述半導體層形成第一光罩以便於令上述半導體層之 部分暴露； d. 將相對於第一導電型之第二導電型之摻雜物注入上述半 導體層之上述暴露部分以便於形成高電壓槽； -18 - (請先閲讀背面之注意事項再塡寫本頁) .—裝· '11. 本紙張尺度適用中國國家標準（CNS)甲4规格（210 X 297 ) - A7 43545 B7 C7 D7 六、申請專利範圍 e. 移除上述第一光罩； f. 對被注入之上述摻雜物實施退火以便於形成第二f導電型 之高電壓槽； g. 在上述半導體層形成第二光罩以便於令上述半導體層之 第二部分暴露： h. 將第二導電型之摻雜物注入上述半導體層之上述暴露之 第二部分以便於形成低電壓槽； i. 移除上述第二光罩； j. 在上述半導體層形成第三光罩以便於令上述半導體層之 第三部分暴露； k. 將第一導電型之摻雜物注入上述半導體層之上述所暴露 之第三部分以便於形成高電壓槽；、 l. 移除上述第三光罩； πι.在上述半導體層形成第四光罩以便於令上述半導體層之 第四部分暴露； η.將第一導電型之摻雜物注入上述半導體層之上述所暴露 之第四部分以便於形成低電壓槽；及 〇.對被注入之摻雜物實施退火以便於形成上述第一與第二 t ^ 導電型之高電壓與低電壓槽。 I 1 II *·Γ I W : - I— - —II - I. I - --- - I n —1 I I _ 1 I - - 1 1 n- >f—eJ (請先閲讀背面之注意事項再塡寫本頁) 經-.部中央標準局3工消費合作社印- —19 — 衣纸張尺度通用中國國家桴準（CNS)甲4规格（210 X 297公釐）
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