KR100200223B1 - 평탄한 상표면을 가지고 있는 소자분리막을 포함하는 반도체 장치 및 그 제조방법 - Google Patents

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토시아키 츠츠미
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

사진제판기술의 얼라이먼트 정도를 고려한 얼라이먼트여유를 취할필요가 없는 집적화에 적합한 반도체 장치 및 그 제조방법을 구할 수가 있다.
본 반도체 장치에서는, 평탄한 소자분리 절연막을 구성하는 제1의 절연막(2) 및 제2의 절연막(3)에 설치된 트랜지스터용개구부(4)내에 매립되도록 게이트 전극(10) 및 한쌍의 소스/드레인 전극(14)이 형성되어 있다.
이것에 의해, 게이트 전극(10)의 형성시에 게이트 전극(10)의 폭방향의 끝부가 트랜지스터용개구부(4)에 의해 자기정합적으로 결정되므로, 얼라이먼트정도를 고려한 얼라이먼트여유를 취할 필요가 없다.
이것에 의해, 집적화가 도모된다.

Description

평탄한 상표면을 가지고 있는 소자분리막을 포함하는 반도체 장치 및 그 제조방법
제1도에서 12도는 본 발명의 실시예 1에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제13도는 본 발명의 실시예 1에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 사시도.
제14도는 본 발명의 실시예 1에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제15도에서 17도는 본 발명의 실시예 1에 의한 반도체 장치의 제조 프로세스를 나타내는 확대단면도.
제18도는 본 발명의 실시예 1에 의한 반도체 장치의 변형예를 표시한 단면도.
제19도에서 22도는 제18도에 표시한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제23도는 본 발명의 실시예 2에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제24도는 본 발명의 실시예 2에 의한 반도체 장치를 표시한 단면도.
제25도에서 29도는 본 발명의 실시예 3에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평단면도.
제30도는 본 발명의 실시예 4에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제31도에서 35도는 본 발명의 실시예 5에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제36도에서 38도는 본 발명의 실시예 6에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제39도에서 42도는 본 발명의 실시예 7에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제42도는 본 발명의 실시예 7에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제43도는 본 발명의 실시예 8에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제44도는 본 발명의 실시예 8에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제45도에서 49도는 본 발명의 실시예 8에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제50도에서 51도는 본 발명의 실시예 8에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제52도는 본 발명의 실시예 9에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제53도는 본 발명의 실시예 9에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제54도에서 55도는 본 발명의 실시예 9에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제56도에서 57도는 본 발명의 실시예 10에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제58도는 본 발명의 실시예 10에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제59도에서 61도는 본 발명의 실시예 10에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제62도에서 63도는 본 발명의 실시예 11에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제64도는 본 발명의 실시예 11에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제65도에서 70도는 본 발명의 실시예 11에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제71도에서 77도는 본 발명의 실시예 12에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제78도에서 79도는 본 발명의 실시예 13에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제78도에서 79도는 본 발명의 실시예 13에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제80도는 본 발명의 실시예 13에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제81도는 본 발명의 실시예 13에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제82도는 본 발명의 실시예 13에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제83도는 본 발명의 실시예 13에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제84도는 본 발명의 실시예 13에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제85도에서 93도는 본 발명의 실시예 13에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제94도는 본 발명의 실시예 14에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제95도에서 96도는 본 발명의 실시예 14에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제97도에서 99도는 본 발명의 실시예 14에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평단면도.
제100도에서 104도는 본 발명의 실시예 15에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제105도에서 113도는 본 발명의 실시예 16에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제114도는 본 발명의 실시예 17에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제115도는 본 발명의 실시예 17에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 평면도.
제116도에서 124도는 본 발명의 실시예 17에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제125도에서 130도는 본 발명의 실시예 18에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
제131도는 종래의 반도체 장치의 구조를 설명하기 위한 평면도.
제132도는 제131도에 표시한 종래의 구조의 100-100 선에 따른 단면도.
제133도는 제131도에 표시한 종래의 구조의 200-200 선에 따른 단면도.
제134도는 게이트 폭방향의 얼라인먼트 어긋남이 생겼을 경우의 문제점을 설명하기 위한 평면도.
제135도는 제134도의 100-100 선에 따른 단면도.
제136도는 콘택트홀의 얼라인먼트 어긋남이 생겼을 경우의 문제점을 설명하기 위한 평면도.
제137도는 제136도의 200-200선에 따른 단면도.
본 발명은, 반도체 장치 및 그 제조방법에 관한 것이며 보다 특징적으로는, 평탄한 상표면을 가지는 소자분리막을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
제131도는, 종래의 LDD(Linhtly Doped Drain)의 구조를 가지는 MISFET를 표시한 평면도이며, 제132도는 제131도의 100-100선에 따르는 단면도이며, 제133도는 제131도의 200-200선에 따른 단면도이다.
제131도 및 제132도를 참조하여, 반도체 기판(91)의 주표면의 소정영영에는 활성영역을 에워싸도록, LOCOS(Local Oxidation of Silicon)법에 의해 제조되는 소자분리절연막(92)이 형성되어 있다.
소자분리절연막(92)하에는 채널스톱층(93)이 형성되어 있다.
활성영역상에는 게이트절연막(94)이 형성되어 있다.
게이트절연막(94)상 및 소자분리절연막(92)상에는 게이트 전극(95)이 형성되어 있다.
게이트 전극(95) 및 소자분리절연막(92)를 덮도록 층간절연막(99)이 형성되어 있다.
제133도에 표시한 단면에서는, 소자분리절연막(92)에 의해 에워싸여진 활성영역에 소정의 간격을 두고 채널영역을 규정하도록 고농도불순물확산층(98a) 및 (98b)이 형성되어 있다. 고농도불순물확산층(98a) 및 (98b)의 측단부에는 저농도 불순물확산층(97)이 형성되어 있다.
채널영역상에는 게이트절연막(94)를 통해서 게이트 전극(95)이 형성되 있고, 게이트 전극(95)의 양측면에는 사이드윌 절연막(96)이 형성되어 있다.
층간 절연막(99)의 고농도불순물확산층(98a) 및 (98b)상에 위치하는 영역에는 콘택트홀(104a)및(104b)이 각각 형성되어 있다. 콘택트홀(104a)의 저면 및 측면에 따라서 배리어메탈(101a)이 형성되어 있으며, 그 배리어메탈(101a)의 내면을 매립하도록 도전성막(102a)이 형성되어 있다.
배리어매탈(101a)와 도전성막(102a)에 의해 배선막(103a)이 형성되어 있다.
또, 콘택트홀(104b)내에 있어서도 배리어메탈(101b)과 도전성막(102b)로된 배선막(103b)이 형성되어 있다.
또한, 게이트 전극(95)은, 소자분리절연막(92)이 형성된 후에 열산화법을 사용하여 게이트절연막(94)을 형성한 후, 그 게이트절연막(94)상에 다결정실리콘층 및 금속실리사이드층을 성막하여 패터닝하므로서 형성된다.
제131도 및 제132도에 표시하는 것과 같이 게이트 전극(95)의 끝부는 소자분리절연막(92)상에 얹혀 형성할 필요가 있다.
그 게이트폭방향의 얼라이먼트여유 La는 사진제판의 얼라이먼드 정도(精度)에 의해 결정된다.
얼라이먼트여유 La가 얼라이먼드 정도보다 작은 경우에는 제134도 및 제135도에 표시하는 것과 같이 게이트 전극(95)이 게이트폭방향으로 어긋나서 게이트 전극(95)의 게이트폭방향의 끝부와 소자분리절연막(92)과의 사이에 활성영역이 노출하는 경우가 있다.
이 경우, 뒤의 공정으로 불순물확산층(97,98a) 및 (98b)를 형성하기 위한 이온주입에 의해 그 노출된 부분에도 불순물이 주입되고 만다.
그 결과, 그 노출된 부분에 불순물확산층(97,98a) 및 (98b)와 같은 도전형의 불순물확산층(98c)이 형성되고 만다.
그것에 의해, 불순물확산층(98c)의 부분에서 소스와 드레인이 전기적으로 도통하기 때문에, FET는 정상적인 동작을 할 수가 없다.
따라서, 종래의 구조에서는 얼라이먼트여유 La는 얼라이먼트정도 이상으로 할 필요가 있다.
또, 제131도 및 제133도에 표시하는 얼라이먼트여유 Lb도 사진제판의 얼라이먼트정도 이상으로 할 필요가 있다.
이 얼라이먼트여유 Lb의 값이 얼라이먼트 정도보다 작을 경우에는, 제137도에 표시하는 것과 같이 소자분리절연막(92)의 끝부상에 콘택트홀(104b)이 형성되고마는 경우가 있다.
이와 같은 경우, 배선(103b)에 의해 불순물확산층(97) 및 (98b)과 채널스톱층(93)이 단락되고 말며, 그 결과 FET가 정상동작하지 않는다는 좋지않은 상태가 생긴다.
따라서, 이 얼라이먼트여유 Lb에 대해서도 사진제판의 얼라이먼트 정도이상 취하는 것이 필요하다.
여기서, 얼라이먼트 정도는 장치성능에 의해 결정되는 유한의 정(正)의 값이며, 예를들면 전형적으로는 0.1~0.2㎛이다.
이 얼라이먼트정도에 상당하는 치수(얼라이먼트 여유)가, VLSI의 패턴배치에 있어서 여분으로 필요하기 때문에, 고집적화의 방해가 된다는 문제가 있었다.
또, 종래의 반도체 장치에서는, 게이트전극(95)를 통상의 RIE(Reactive Ion Etching)법으로 패터닝하는 경우, 소자분리절연막(92)의 단차부분이 급등할수록 게이트 전극(95)을 오버에칭할 필요가 있다.
게이트 전극(95)은, 얇은 게이트절연막(94)을 스토퍼로서 에칭하고 있다.
이 경우, 게이트절연막(94)이 5nm 이하로 얇게됨에 따라 게이트 전극(95)의 패터닝은 곤란하게 된다.
요컨대, 게이트 전극(95)를 구성하는 다결정실리콘과 게이트절연막(94)을 구성하는 실리콘산화막과의 에칭의 선택비가 그렇게 크지 않으므로, 게이트 전극(95)의 오버에칭때에는 에칭스토퍼인 게이트절연막(94)이 삭제되는 경우가 있다.
이 경우에는, 실리콘기판(91)의 표면이 파내어지는 문제가 발생한다.
이와 같은 문제는 게이트절연막(94)이 얇을수록 현저하다.
본 발명의 하나의 목적은, 반도체 장치에서, 종래 필요 했던 얼라이먼트 여유를 없이 하므로서 고집적화를 도모하는 것이다.
본 발명의 또하나의 목적은, 반도체 장치에 있어서, 얇은 게이트절연막상에서 게이트 전극을 패터닝 했다해도 반도체 기판을 도려내는 일이없는 구조를 제공하는 것이다.
본 발명의 또하나의 목적은, 반도체 장치의 제조방법에 있어서, 얇은 게이트절연막상에 게이트 전극을 패터닝할때에 반도체 기판을 도려내는 위험성이 없는 제조방법을 제공하는 일이다.
본 발명의 하나의 국면에서의 반도체 장치는, 소자분리막과, 한쌍의 소스/드레인영역과, 게이트 전극과, 사이드월절연막과, 한쌍의 소스/드레인 전극을 구비하고 있다.
소자분리막은, 반도체 기판의 주표면상태, 평탄한 상표면을 가지도록 형성되 있으며, 복수의 층으로 되있고, 소정의 개구를 가지고 있다.
한쌍의 소스/드레인영역은, 상기 개구내에 위치하는 반도체 기판의 주표면에 소정의 간격을 두고 채널영역을 규정하도록 형성되 있다.
게이트전극은, 채널영역상에 게이트절연막을 통해서 소자분리막의 개구내의 소정영역을 매립하도록 형서되 있으며, 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지고 있다.
사아드월절연막은, 한쌍의 소스/드레인영역을 에워싸도록, 소자분리막의 개구의 내측면과 게이트 전극의 양측면에 따라서 형성生되어 있다.
한쌍의 소스/드레인 전극은, 사이월절연막에 의해 에워싸인 영역내를 충전하도록 형성되 있고, 한쌍의 소스/드레인영역으로서 전기적으로 접속되어 있다.
또, 한쌍의 소스/드레인 전극은 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지고 있다.
또, 게이트 전극과 한쌍의 소스/드레인 전극은 사이드월절연막에 의해 전기적으로 절연되어 있다.
이 반도체 장치에 있어서는, 이와 같이 평탄한 상표면을 가지는 소자분리막에 설치된 개구내에 게이트 전극이 매립하도록 형성되 있어서, 게이트 전극의 끝부는 자기정합적으로 결정되어서 소자분리막의 개구부로부터 비어져 나오는 일이 없다.
그 결과, 종래와 같이 얼라이먼트 정도를 고려한 얼라이먼트여유를 취할 필요가 없으며, 그것에 의해 고집적화를 도모할 수가 있다.
또, 평탄한 상면을 가지는 소자분리막의 개구내에, 게이트 전극 및 한쌍의 소스/드레인영역이 매립되며, 또한, 게이트 전극 및 한쌍의 소스/드레인 전극의 상표면이 소자분리막의 상표면과 거의 같은 높이로 형성되어 있어서, 전체로서 평탄한 구조로 되며, 그 결과, 상방에 형성되는 배선등의 패터닝을 용이하게 행할 수가 있다. 또한, 상술한 반도체 장치에 있어서, 게이트 전극의 하방에 위치하는 반도체 기판의 주표면에만 소스/드레인영역과는 다른 도전형의 불순물영역을 매립하도록 형성해도 좋다.
그 경우에는, 펀치스루 현상을 유효하게 억제할 수가 있다.
또, 상술한 반도체 장치에 있어서, 게이트 전극을, 게이트절연막에 형성된 U자형상의 폴리실리콘층과 그 U자형상의 폴리실리콘층을 충전하도록 형성된 금속 실리사이드층을 포함하도록 구성해도 좋다.
그 경우에는, 불순물이 확산하기 쉬운 금속 실리사이드층에 의해 폴리실리콘층에의 불순물의 확산을 보다 용이하게 행할 수가 있다.
또, 상술한 반도체 장치에 있어서, 소자분리막을, 제1의 절연막과 그위에 형성된 도전막과 그외에 형성된 제2의 절연막에 의해 구성해도 좋다.
그 경우에는, 도전막에 의해 필드 실드구조의 분리를 구성할 수가 있으며, 그 결과소자분리특성을 향상시킬 수가 있다.
본 발명의 다른 국면에 의한 반도체 장치는, 소자분리막과, 한쌍의 소스/드레인영역과, 게이트 전극과, 사이드월절연막과, 한쌍의 소스/드레인 전극과 게이트배선을 구비하고 있다.
게이트배선은 게이트 전극에 전기적으로 접속하도록 형성되 있다.
소자분리막은, 반도체 기판의 주표면에 형성된 제1의 절연막과 그 제1의 절연막에 형성된 홈부를 가지는 제2의 절연막을 포함하고 있다.
게이트배선은 제2의 절연막의 홈부를 매립하도록 형성되는 동시에 게이트전극과 일체적으로 형성되며, 제2의 절연막의 상표면과 거의 똑같은 높이의 상표면을 가지고 있다.
게이트배선 및 게이트전극과, 한쌍의 소스/드레인 전극과는 사이드월절연막에 의해 전기적으로 절연되어 있다.
이 반도체 장치에서는, 이와 같이 게이트 전극 및 한쌍의 소스/드레인 전극 뿐만 아니라 게이트배선도 홈부에 매립하도록 형성되어 있어서, 소자의 평탄성을 보다 향상시킬 수가 있다.
또, 게이트 전극과 게이트배선이 일체적으로 형성되므로, 게이트 전극과 게이트배선과를 동시에 형성할 수가 있다.
이것에 의해, 제조프로세스를 간략화할 수가 있다.
본 발명의 또다른 국면에 의한 반도체 장치는, 소자분리막과, 소스/드레인영역과, 게이트 전극과, 사이드월절연막과, 한쌍의 소스/드레인 전극과, 게이트배선을 구비하고 있다.
소자분리막은, 제1의 절연막과, 제2의 절연막과, 제3의 절연막과, 제4의 절연막을 포함하고 있다.
제2의 절연막은 제1의 절연막과는 다른 재질을 가지며, 제3의 절연막은 제2의 절연막과는 다른 재질을 가지며, 제4의 절연막은 제3의 절연막과는 다른 재질을 가진다.
제3및 제4의 절연막에는 공통의 홈부가 형성되어 있다.
게이트배선은, 상술한 홈부를 매립하도록 형성되는 동시에 게이트 전극과 일체적으로 형성되어 있다.
또 게이트배선은, 제4의 절연막의 상표면과 거의 같은 높이의 상표면을 가지며, 또한 제3의 절연막 두께와 제4의 절연막 두께와의 합에 거의 같은 막 두께를 가진다.
게이트배선 및 게이트 전극과, 한쌍의 소스/드레인 전극과는 사이드월절연막에 의해 전기적으로 절연되어 있다.
이 반도체 장치에서는, 게이트 전극 및 한쌍의 소스/드레인 전극 뿐만아니라 게이트배선도 홈부를 매립하도록 형성되어 있어, 소자의 평탄성을 보다 향상시킬 수가 있다. 또, 게이트 전극과 게이트배선이 일체적으로 형성되어 있어, 제조프로세스를 간략화할 수도 있다.
또, 게이트배선이, 제3의 절연막의 두께와 제4의 절연막의 두께와의 합에 거의 같은 막두께를 갖도록 형성되므로, 제3 및 제4의 절연막의 두께를 억제하므로서 용이하게 게이트배선의 두께를 억제할 수가 있다.
본 발명의 다른 국면에 의한 반도체 장치는, 소자분리막과, 한쌍의 소스/드레인영역과, 게이트 전극과, 사이드월절연막과, 한쌍의 소스/드레인 전극과, 게이트배선을 구비하고 있다.
소자분리막은, 제1의 절연막과, 제2의 절연막과, 제3의 절연막을 포함하고 있다.
제1의 절연막은 반도체 기판의 주표면상에 형성되어 있다.
제2의 절연막은 제1의 절연막상에 형성되어 있으며, 제1의절연막과는 다른 재질을 가지며, 제3의 절연막은 제2의 절연막과는 다른 재질을 가진다.
제3의 절연막은, 제2의 절연막상에 형성되어 있고 제2의 절연막과는 다른 재질을 가진다.
게이트배선은, 상술한 홈부를 매립하도록 형성되는 동시에 게이트 전극과 일체적으로 형성되어 있다.
또, 게이트배선은, 제3의 절연막의 상표면과 거의 같은 높이의 상표면을 가지며, 또한 제3의 절연막 두께와 거의 같은 막 두께를 가지고 있다.
게이트배선 및 게이트 전극과, 한쌍의 소스/드레인 영역과는 사이드월절연막에 의해 전기적으로 절연되어 있다.
이와 같이 본 반도체 장치에 있어서는, 평탄한 상면을 가지는 소자분리절연막의 개구내에 게이트 전극 및 한쌍의 소스/드레인 전극이 매립되는 동시에, 제2의 절연막에 형성된 홈부에 게이트배선이 매립되어 있어서, 소자의 평탄성을 보다 개선할 수가 있다.
또, 게이트배선과 게이트 전극이 일체적으로 형성되어 있어서, 게이트 전극과 게이트배선을 동시에 형성할 수가 있어, 제조프로세스를 간략화할 수가 있다.
또한, 제3의 절연막과 거의 같은 두께에 게이트 배선을 형성하므로, 제3의 절연막의 두께를 제어하므로서 게이트배선의 두께를 용이하게 제어할 수가 있다.
본 발명의 또다른 국면에 의한 반도체 장치는, 소자분리막과, 한쌍의 소스/드레인영역과, 게이트 전극과, 사이드월절연막과, 한쌍의 소스/드레인 전극과, 배선층과, 연결용홈과, 도전막과를 구비하고 있다.
소자분리막은, 평탄한 상표면을 가지는 동시에 소정의 개구를 가지며, 또한 홈부를 가지고 있다.
배선층은, 소자분리막의 홈부에 매립하도록 형성되는 동시에, 소자분리막의 상표면과 거의 같은 높이의 상표면을 가진다.
연결용홈은, 소스/드레인 전극의 한편과 배선층과의 사이에 위치하는 사이드윌절연막에 형성되어 있다.
도전막은, 연결용홈에 매립되어 있어, 소스/드레인 전극의 한편과 배선층과를 전기적으로 접속하기 위한 것이다.
게이트 전극과 한쌍의 소스/드레인 전극과는 사이드월절연막에 의해 전기적으로 분리되어 있다.
본 반도체 장치에서는, 평탄한 상표면을 가지는 소자분리막의 개구내에 게이트 전극 및 한쌍의 소스/드레인 전극이 형성되며, 소자분리막의 홈부에 배선층이 매립되어 있어서, 평탄한 소자구조를 제공할 수가 있다.
또한, 그 배선층과 소스/드레인 전극의 한편이 연결용홈에 매립된 도전막을 통해서 전기적으로 접속되어 있어서, 용이하게 소스/드레인 전극에 연결되는 배선층을 형성할 수가 있다.
본 발명의 다른 국면에 의한 반도체 장치는, 평탄한 상표면과 소정의 개구와를 가지는 소자분리막과, 한쌍의 소스/드레인영역과, 게이트 전극과, 사이드월절연막과, 한쌍의 소스/드레인 전극과, 층간절연막을 구비하고 있다.
층간절연막은, 소자분리막, 게이트 전극 및 한쌍의 소스/드레인 전극상에 형성되어 있다.
소자분리막은, 제1의 절연막과 제2의 절연막을 포함하고 있다.
제1의 절연막은 반도체 기판의 주표면상에 형성되어 있고, 제2의 절연막은 제1의 절연막상에 형성되어 제1의 절연막과는 다른 재질을 가진다.
사이드월절연막은, 소자분리막의 개구의 내측면과 게이트 전극의 양측면에 따라서 형성되어 있고, 제1의 사이드월절연막과 제2의 사이드월절연막과를 포함하고 있다.
제1의 사이드월절연막은 반도체 기판의 주표면상에 형성되어 있다.
제2의 사이드월절연막은, 제1의 사이드월절연막상에 형성되어 있으며 제2의 절연막과 같은 재질을 가지고 있다.
층간절연막은 제2의 절연막과 다른 재질을 가지고 있다. 소스/드레인 전극의 최소한 한편의 상연 및 측면을 노출하도록, 층간절연막, 제2의 절연막 및 제2의 사이드월절연막에 콘택트홀이 형성되어 있다.
그 콘택트홀을 충전하는 동시에, 콘택트홀 내에서 최소한 한편의 소스/드레인 전극의 상면 및 측면에 전기적으로 접촉하도록 배선이 형성되어 있다.
본 반도체 장치에서는, 콘택트홀 내에서 소스/드레인 전극의 상면뿐만 아니라 측면에도 전기적으로 접촉하도록 배선이 형성되어 있어서, 배선소스/드레인 전극과의 접촉면적을 증대시킬 수가 있고, 그 결과 콘택트저항을 저하시킬 수가 있다.
본 발명의 또 다른 국면에 의한 반도체 장치는, 평탄한 상면과 소정의 개구를 가지는 소자분리막과, 한쌍의 소스/드레인영역과, 상기개구내에 형성된 게이트 전극과, 사이드월절연막과, 상기 개구내에 형성된 한쌍의 소스/드레인 전극과, 층간절연막을 구비하고 있다.
층간절연막은, 소자분리막, 게이트 전극 및 한쌍의 소스/드레인 전극상에 형성되어 있다.
소자분리막은, 제1의 절연막과, 제2의 절연막과, 제3의 절연막을 포함하고 있다.
제1의 절연막은 반도체 기판의 주표면상에 형성되어 있다.
제2의 절연막은 제1의 절연막상에 형성되며, 제2의 절연막과 다른 재질을 가지고 있다.
제3의 절연막은, 제2의 절연막상에 형성되어 있으며, 제2의 절연막과는 다른 재질을 가진다.
사이드월절연막은, 최소한 제1사이드월절연막과 제2의사이드월절연막을 포함하고 있다.
제1의 사이드월절연막은 제2의 절연막과 같은 재질을 가지고 있다.
제2의 사이드월절연막은 제1의 사이드월절연막상에 형성되어 있으며, 제3의 절연막과 같은 재질을 가지고 있다.
소스/드레인 전극의 한편의 상면 및 측면을 노출하도록, 층간절연막, 제3의 절연막 및 제2의 사이드월절연막에 콘택트홀이 형성되어 있다.
그 콘택트홀을 충전하는 동시에, 콘택트홀내에서 한편의 소스/드레인 전극의 상면 및 측면에 전기적으로 접촉하도록 배선이 형성되어 있다.
본 반도체 장치에 있어서도, 콘택트홀내에서 소스/드레인 전극의 상면뿐만 아니라 측면에도 전기적으로 접촉하도록 배선이 형성되어 있어서, 소스/드레인 전극과 배선과의 접촉면적을 증대시킬 수가 있어, 콘택트저항을 저감할 수가 있다.
또, 평탄한 상면을 가지는 소자분리막의 개구내의 게이트 전극과 한쌍의 소스/드레인 전극이 매립되 있어서, 소자의 평탄성을 보다 개선할 수가 있다.
또한, 게이트 전극은 소자분리막의 개구내에 매립되도록 형성되어 있어서, 종래와 같은 얼라이먼트여유를 고려할 필요가 없어진다.
이것에 의해, 고집적화를 도모할 수가 있다.
본 발명의 다른 국면에 의한 반도체 장치는, 소자분리막과, 한쌍의 소스/드레인영역과, 게이트 전극과, 사이드월절연막과, 한쌍의 소스/드레인 전극을 구비하고 있다.
소자분리막은, 반도체 기판의 주표면상의 평탄한 상표면을 갖도록 형성되어 있고, 소정의 개구를 가지고 있다.
한쌍의 소스/드레인영역은, 상기소자분리막의 개구내에 위치하는 반도체 기판의 주표면에 소정의 간격을 두고 채널영역을 규정하도록 형성되어있다.
게이트 전극은, 채널영역상에 게이트 절연막을 통해서 형성되었고, 소자분리막의 상표면보다도 소정의 두께분높은 상표면을 가지고 있다.
또 게이트 전극은 소자분리막의 개구내의 소정영역을 매립하도록 형성되있다.
사이드월절연막은, 한쌍의 소스/드레인영역을 에워싸도록, 소자분리막이 개구의 내측면과 게이트 전극의 양측면에 따라서 형성되어 있다.
한쌍의 소스/드레인 전극은, 사이드월절연막에 의해 에워싸인 영역내를 충전하도록 형성되고, 한쌍의 소스/드레인영역에 전기적으로 접속되어 있다. 또, 한쌍의 소스/드레인 전극은 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지고 있다.
게이트 전극과 한쌍의 소스/드레인 전극과는 사이드월절연막에 의해 전기적으로 절연되어 있다.
본 반도체 장치에서는, 평탄한 상면을 가지는 소자분리막의 개구내의 소정 영역을 매립하도록 게이트 전극이 형성되어 있어서, 게이트 전극을 개구내에 자기정합적으로 형성할 수가 있으며, 그것에 의해 사진제판기술의 얼라이먼트정도를 고려할 필요가 없게 된다.
그 결과, 얼라이먼트여유를 취할 필요가 없고, 고집적화를 도모하는 것이 가능하게 된다.
본 발명의 또 다른 국면에 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
그 제1의 절연막상에 제1의 절연막과는 다른 재질을 가지는 제2의 절연막을 형성한다.
제2의 절연막과 제1의 절연막과의 소정영역을 에칭하므로서 트랜지스터용 개구를 형성한다.
트랜지스터용 개구를 매립하도록, 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다.
제3의 절연막의 소정영역에 게이트 전극용개구를 형성한다.
게이트 전극용 개구내에 위치하는 반도체 기판의 주표면상에 게이트절연막을 형성한다.
게이트 전극용 개구내의 절연막상에 게이트 전극용 개구를 매립하도록 게이트 전극을 형성한다.
제3의 절연막을 제거한 후 게이트 전극의 양측면에 접촉하도록 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되어 있지않는 반도체 기판의 주표면에 불순물을 이은 주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되 있지않는 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
본 반도체 장치의 제조방법에서는, 제3의 절연막에 형성된 게이트 전극용개구를 매립하도록 게이트 전극이 형성되므로, 게이트 전극을 자기정합적으로 형성할 수 있어, 그 결과 사진제판기술의 얼라이먼트정도를 고려하여 얼라이먼트여유를 취할 필요가 없다.
그것에 의해 고집적화를 도모하는 것이 가능한 반도체 장치를 용이하게 제조할 수가 있다.
또, 트랜지스터용개구내에 게이트 전극 및 한쌍의 소스/드레인 전극이 매립되어 형성되므로, 평탄성을 보다 개선할 수가 있으며, 뒤의 공정에서 배선등의 패터닝을 용이하게 행할 수가 있다.
또, 상술한 제조방법에 있어서, 게이트절연막을 형성하는 공정에 있어서, 제3의 절연막 및 소자분리막을 마스크로 하여 게이트 전극용 개구내의 반도체 기판의 표면에 불순물을 이온주입하므로서 소스/드레인영역과는 다른 도전형의 불순물영역을 형성해도 좋다. 이렇게하면, 펀치스루를 억제할 수 있는 불순물영역을 게이트 전극의 직하에만 자기정합적으로 선택적으로 형성할 수가 있다.
또, 상기 제조방법에 있어서, 게이트 전극용개구를 형성할 때에, 제3의 절연막상에 에칭 마스크를 형성한 후 그 에칭마스크에 게이트 전극을 위한 마스크개구를 형성하며, 그 마스크개구의 내면측면에 에칭마스크와 같은 재질로된 사이드월막을 형성하며, 에칭마스크와 사이드윌막을 마스크로 하여 제3의 절연막을 에칭하므로서 게이트 전극용 개구를 형성하도록 해도 좋다.
그렇게 하면, 사진제판기술의 한계보다도 작은 게이트 전극용 개구를 형성할 수 있으며, 보다 고집적화에 접합한 반도체 장치를 제조할 수가 있다.
상술한 제조방법에 있어서, 제3의 절연막을 제거할 때에, 게이트절연막의 막두께보다도 두꺼운 막 두께의 제3의 절연막이 잔여 하도록 제3의 절연막을 부분적으로 제거하도록 해도 좋다.
그렇게 하면, 제3의 절연막을 제거할 때의 에칭에 의해 게이트 절연막이 에칭되는 것을 방지할 수 있으며, 게이트 전극이 박리되는 것을 방지할 수가 있다.
이 경우, 남아 있는 제3의 절연막은 사이드월절연막형성시의 오버에칭에 의해 제거할 수가 있다.
본 발명의 다른 극면에 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
그 제1의 절연막상의 소정막상의 소정영역을 에칭하므로서 트랜지스터용 개구를 형성한다.
트랜지스터용개구를 매립하도록 제1의 절연막과는 틀린 재질을 가지는 제2의 절연막을 형성한다.
제2의 절연막의 소정영역에 게이트 전극용개구를 형성한다.
게이트 전극용 개구에 위치하는 반도체 기판의 주표면상에 게이트절연막을 형성한다.
게이트 전극용개구내의 게이트절연막상에 게이트 전극용개구를 매립하도록 게이트 전극을 형성한다.
제2의 절연막을 제거한후 게이트 전극의 양측면에 접촉하도록 사이드월절연막을 형성한다. 트랜지스터용개구내의 게이트 전극이 형성되어 있지 않는 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되어 있지 않은 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
이 반도체 장치의 제조방법에서는, 제1의 절연막 만으로 소자분리막을 구성하므로서, 소자분리막의 구조를 간단화할 수 있으며, 제조프로세스를 간략화할 수가 있다.
또, 게이트 전극의 끝부를 자기정합적으로 형성할 수가 있으며, 그것에 의해 사진제판기술의 얼라이먼트정도를 고려하여 얼라이먼트여유를 취할 필요가 없다.
그 결과 고집적도를 구하는 것이 가능한 반도체 장치를 용이하게 제조할 수가 있다.
본 발명의 또 다른 국면에 의한 반도체 장치의 제조방법은, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
그 제1의 절연막상에 도전막을 형성한다.
도전막상에 제2의 절연막을 형성한다.
제1의 절연막, 도전막 및 제2의 절연막의 소정영역을 에칭하여 트랜지스터용 개구를 형성한다.
트랜지스터용개구를 매립하도록 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다.
제3의 절연막의 소정영역에 게이트 전극용개구를 형성한다.
게이트 전극용 개구에 위치하는 반도체 기판의 주표면상에 게이트절연막을 형성하는 동시에 트랜지스터용 개구의 측벽에 노출하는 도전막의 측면에 제4의 절연막을 형성한다.
게이트 전극용 개구내의 게이트절연막상에 게이트 전극용 개구를 매립하도록 게이트 전극을 형성한다.
제3의 절연막을 제거한 후 게이트 전극의 양측면에 접촉하도록 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되어 있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되어 있지 않는 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
이 반도체 장치의 제조방법에서는, 소자분리막의 층간으로서 도전막을 채용하므로서, 필드실드구조의 분리를 할 수가 있으며, 소자분리특성이 뛰어난 반도체 장치를 제조할 수가 있다.
또한, 트랜지스터용개구의 측벽에 노출하는 도전막의 측면에는 제4의 절연막이 형성되므로, 그 도전막과 소스/드레인 전극이 전기적으로 접촉하는 것을 방지할 수가 있다.
본 발명의 다른 극면에 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막, 그위에 도전막, 그위에 제2의 절연막을 형성한다.
제2의 절연막, 도전막 및 제1의 절연막의 소정영역을 에칭하여 트랜지스터용개구를 형성한다.
트랜지스터용개구의 내측면에 따라서 제2의 절연막과 같은 재질을 가지는 제1의 사이드월절연막을 형성한다.
트랜지스터용개구를 매립하도록 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다. 제3의 절연막의 소정영역에 게이트 전극용개구를 형성한다.
게이트 전극용개구에 위치하는 반도체 기판의 주표면상에 게이트절연막을 형성한다.
게이트 전극용개구내의 게이트절연막상에 게이트 전극용개구를 매립하도록 게이트 전극을 형성한다.
제3의 절연막을 제거한 후 게이트 전극의 양측면에 접촉하도록 제2의 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되어 있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극과 제1및 제2의 사이드월절연막이 형성되어 있지 않은 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
이 반도체 장치의 제조방법에 의하면, 소자분리막의 층간으로서 도전막을 채용하므로서, 필드실드구조의 분리를 할 수가 있으며, 분리특성을 향상할 수 있는 반도체 장치를 제조할 수가 있다.
또, 제1의 사이드월절연막이 도전막의 측면을 덮도록 형성되므로, 그 도전막을 채용하므로서, 필드실드구조의 분리를 할 수가 있으며, 분리특성을 향상할 수 있는 반도체 장치를 제조할 수가 있다.
또, 제1의 사이드월절연막이 도전막의 측면을 덮도록 형성되므로, 그 도전막과 소스/드레인 전극과를 용이하게 절연할 수가 있다.
본 발명의 또 다른 국면에 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
제1의 절연막상에 제1의 절연막과는 다른 재질을 가지는 제2의 절연막을 형성한다.
제1및 제2의 절연막이 소정의 영역을 에칭하므로서 트랜지스터용개구를 형성한다.
트랜지스터용개구를 매립하도록 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다.
제2의 절연막의 소정영역에 제1의 절연막에 까지는 이르지 못하는 배선용홈을 형성한다.
제3의 절연막을 소정영역에 게이트 전극용개구를 형성한다.
게이트 전극용 개구에 위치하는 반도체 기판의 주표면상에 게이트절연막을 형성한다.
게이트전극용개구 및 배선용홈에 매립하도록, 게이트 전극 및 게이트 전극배선을 구성하는 도전막을 형성한다.
트랜지스터용개구내에 위치하는 제3의 절연막을 제거한후 게이트 전극의 양측면에 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되어 있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되어 있지 않은 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
본 반도체 장치의 제조방법에서는, 상술한 것과 같이 게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극 게이트 전극배선을 구성하는 도전막이 형성되므로, 게이트 전극 및 게이트 전극배선을 동시에 형성할 수가 있으며, 그 결과 제조프로세스를 간략화할 수가 있다.
또, 게이트 전극용개구를 매립하도록 게이트 전극이 형성되므로, 게이트 전극의 끝부를 자기정합적으로 형성할 수가 있어, 그것에 의해 사진제판의 얼라이먼트정도를 고려하여 얼라이먼트여유를 취할 필요가 없다.
그 결과, 고집적화에 적합한 반도체 장치를 용이하게 제조할 수가 있다.
본 발명의 다른 국면에 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
그 제1의 절연막상에 제1의 절연막과는 다른 재질을 가지는 제2의 절연막을 형성한다.
제2의 절연막상에 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다.
제3의 절연막상에 제3의 절연막과는 다른 재질을 가지는 제4의 절연막을 형성한다.
제1, 제2, 제3 및 제4의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구를 형성한다.
트랜지스터용개구를 매립하도록 제2및 제4의 절연막과는 다른 재질을 가지는 제5의 절연막을 형성한다.
동일한 에칭마스크를 사용하여, 제3, 제4및 제5의 절연막의 소정영역을 에칭하여, 제3 및 제4의 절연막에 제2의 절연막에 이르는 배선용홈을 형성하는 동시에 제5의 절연막에 게이트전극용개구를 형성한다.
게이트 전극용개구에 위치하는 반도체 기판의 주표면상에 게이트절연막을 형성한다.
게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극 및 게이트 전극 배선을 구성하는 도전막을 형성한다.
트랜지스터용개구에 위치하는 제5의 절연막을 제거한후 게이트 전극의 양측면에 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되어 있지 않은 반도체 기판의 주표면상에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다. 트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되어 있지 않은 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
본 반도체 장치의 제조방법에서는, 동일한 에칭마스크를 사용하여 배선용홈과 게이트 전극용개구가 동시에 형성되므로, 제조프로세스를 간략화할 수가 있다.
또, 게이트 전극 및 게이트 전극용배선을 구성하는 도전막을 게이트 전극용 개구 및 배선용홈을 매립하도록 형성하므로, 게이트 전극과 게이트 전극 배선이 일체화된 구조를 용이하게 제조할 수가 있다.
또한, 게이트 전극배선의 두께는 제3 및 제4의 절연막의 두께의 합에 의해 결정되므로, 제3및 제4의 절연막의 막두께를 소정의 값으로 제어함으로서 용이하게 게이트 전극배선의 막두께도 제어할 수가 있다.
본 발명의 또 다른 국면에 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다. 그 제1의 절연막상에 제1의 절연막과는 다른 재질을 가지는 제2의 절연막을 형성한다.
제2의 절연막상에 제2의 절연막상에 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다.
제1, 제2 및 제3의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구를 형성한다.
트랜지스터용개구의 표면상 및제3의 절연막의 표면상에 따라서 제3의 절연막과는 다른 재질을 가지는 제4의 절연막을 형성한다.
트랜지스터용개구를 매립하도록 제4의 절연막과는 다른 재질을 갖는 제5의 절연막을 형성한다.
동일한 에칭마스크를 사용하여, 제3및 제4의 절연막의 소정 영역을 에칭하여, 제3 및 제4의 절연막에 제2의 절연막에까지 이르는 배선용홈을 형성하는 동시에 제4 및 제5의 절연막의 소정영역을 에칭하여 제4및 제5의 절연막에 게이트 전극용개구를 형성한다.
그 게이트 전극용개구에 위치하는 반도체 기판의 주표면사이에 게이트 절연막을 형성한다.
게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극 및 게이트 전극배선을 구성하는 도전막을 형성한다.
트랜지스터용개구내에 위치하는 제4 및 제5의 절연막을 제거한 후 게이트 전극의 양측면에 사이트월 절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되어 있지 않은 반도체 기판의 주표면에 불순물을 이온 주입하므로서 한쌍의 소스/드레인영역을 형성한다.
게이트 전극 및 사이드월절연막이 형성되어 있지 않은 트랜지스터용개구내의 영역을 매립하는 동시에 한쌍의 소스/드레인영역을 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
본 반도체 장치의 제조방법에서는, 게이트 전극용 개구 및 배선용홈을 매립하도록 게이트 전극과 게이트 전극배선이 일체화된 구조를 제조 프로세스를 간략화하면서 용이하게 형성할 수가 있다.
또, 제5의 절연막을 제거할 때에 게이트절연막의 측부에는 제4의 절연막이 존재하므로, 제5의 절연막을 제거할때의 에칭에 의해 게이트 절연막이 가로방향으로부터 에칭되는 것을 방지할 수가 있다.
이것에 의해 게이트 전극의 박리를 방지할 수가 있다.
본 발명의 다른 국면에 의한 반도체장치의 제조방법에서는, 반도체 기판의 주표면상에 실리콘 산화막으로된 제1의 절연막을 형성한다.
그 제1의 절연막상에 실리콘 질화막으로된 제2의 절연막을 형성한다.
제2의 절연막상에 실리콘 산화막으로 된 제3의 절연막을 형성한다.
제1, 제2 및 제3의 절연막의 소정영역을 에칭함으로서 트랜지스터용개구를 형성한다.
트랜지스터용개구를 매립하도록 인이 도프된 실리콘산화막으로된 제4의 절연막을 형성한다.
동일한 에칭마스크를 사용하여, 제3및 제4의 절연막을 에칭하여 게이트 전극용 개구와 제2의 절연막에 이르는 배선홈을 형성한다.
게이트 전극용개구에 위치하는 반도체 기판의 주표면상에 게이트 절연막을 형성한다.
게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극 및 게이트 전극배선을 구성하는 도전막을 형성한다.
트랜지스터용개구내에 위치하는 제4의 절연막불화수소의 증기를 함유하는 가스에 의해 제거한다.
게이트 전극의 양측면에 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되어있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되어 있지 않은 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스드레인 전극을 형성한다.
이 반도체 장치의 제조방법에서는, 게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극배선을 구성하는 도전막이 형성되므로, 게이트 전극과 게이트 전극배선이 일체화된 구조를 제조프로세스를 간략화하면서 용이하게 형성할 수가 있다.
또, 게이트 전극배선의 막두께는 제3의 절연막의 막두께와 거의 같게 되므로, 제3의 절연막의 막두께를 제어하므로서 게이트 전극배선의 막두께를 용이하게 제어할 수가 있다.
본 발명의 다른 국면에 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
제1의 절연막상에 제1의 절연막과 다른 재질을 가지는 제2의 절연막을 형성한다.
제2의 절연막상에, 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다.
제3의 절연막상에 제3의 절연막과는 다른 재질을 가지는 제4의 절연막을 형성한다.
제1, 제2, 제3 및 제4의 절연막에 소정영역을 에칭하므로서, 트랜지스터용개구를 형성한다.
트랜지스터용개구를 매립하도록 제4의 절연막과는 다른 재질을 가지는 제5의 절연막을 형성한다.
제1의 에칭마스크를 사용하여 제4의 절연막의 소정영역을 에칭하므로서 제3의 절연막에 이르는 제1의 배선용홈을 형성한다.
제2의 에칭마스크를 사용하여, 제3 및 제5의 절연막의 소정영역을 에칭하므로서 제2의 절연막에까지 이르는 제2의 배선용홈과 게이트 전극용개구와를 구성한다.
게이트 전극용개구에 위치하는 반도체 기판의 주표면상에 게이트절연막을 형성한다.
게이트 전극용개구 및 제2의 배선용홈을 매립하도록 게이트 전극 및 게이트전극배선을 구성하는 도전막을 형성한다.
트랜지스터용개구내에 위치하는 제5의 절연막을 제거한 후 게이트 전극의 양측면에 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되어있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되어 있지 않은 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스드레인 전극을 형성한다.
이 반도체 장치의 제조방법에서는, 게이트 전극용개구 및 제2의 배선용홈을 매립하도록 게이트 전극배선을 일체적으로 구성하는 도전막을 형성하므로, 제조프로세스를 간략화하면서 게이트 전극과 게이트전극배선이 일체화된 구조를 용이하게 제조할 수가 있다.
또, 게이트 전극을 구성하는 도전막이 게이트 전극용개구를 매립하도록 형성되므로, 게이트 전극의 끝부도 자기정합적으로 형성된다.
이것에 의해, 사진제판의 얼라이먼트정도를 고려하여 얼라이먼트여유를 취할 필요가 없고 그 결과 고집적화에 적합한 반도체 장치를 용이하게 제조할 수가 있다.
본 발명의 다른 국면에 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
그 제1의 절연막상에 제1의 절연막과 다른 재질을 가지는 제2의 절연막을 형성한다.
제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구를 형성한다.
트랜지스터용개구를 매립하도록 제2의 절연막과는 다른 제3의 절연막을 형성한다.
제2 및 제3의 절연막의 소정영역을 에칭하므로서 제1의 절연막에는 이르지 않는 배선용홈과 게이트 전극용개구와를 형성한다.
게이트 전극용개구내의 반도체 기판의 주표면상에 게이트 절연막을 형성한다.
게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극 및 매립배선을 형성한다.
트랜지스터용개구내에 위치하는 제3의 절연막을 제거한후 게이트 전극의 양측면과 트랜지스터용개구의 내측면에 따라서 사이드월절연막을 형성한다. 트랜지스터용개구내의 게이트 전극이 형성되어 있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되 있지 않는 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
매립배선과 소스/드레인 전극과의 사이에 위치하는 사이드월절연막을 제거하여 연결용홈을 형성한다.
그 연결용홈을 매립하도록 도전막을 형성한다.
이 반도체 장치의 제조방법에서는, 매립배선과 소스/드레인 전극과의 사이에 위치하는 사이드월절연막을 제거하여 연결용홈을 형성한 후 그 연결용홈을 매립하도록 도전막을 형성하므로서, 매립배선과 소스/드레인 전극과를 용이하게 접속할 수가 있다.
본 발명의 또다른 국면에 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
제1의 절연막상에 제1의 절연막과 다른 재질을 가지는 제2의 절연막을 형성한다.
제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구를 형성한다.
트랜지스터용개구를 매립하도록 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다.
제2 및 제3의 절연막의 소정영역을 에칭하므로서 게이트 전극용개구를 형성한다.
게이트 전극용개구내의 반도체 기판의 주표면상에 게이트절연막을 형성한다.
게이트 전극용개구를 매립하도록 게이트 전극을 형성한다.
트랜지스터용개구내에 위치하는 제3의 절연막을 제거한후, 게이트 전극의 양측면과 트랜지스터용개구의 내측면에 따라서 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되어 있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되어 있지 않은 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
사이드월절연막의 상부를 제거하므로서 절연용홈을 형성한다.
절연용홈을 매립하도록 제2의 절연막과 같은 재질의 제4의 절연막을 형성한다.
제2및 제4의 절연막, 한쌍의 소스/드레인 전극 및 게이트 전극상에 제2의 절연막과 다른 재질을 가지는 층간절연막을 형성한다.
그 층간절연막의 소정영역에 콘택트홀을 형성한다.
콘택트홀의 저부에 위치하는 제2 및 제4의 절연막의 상부를 에칭하여 소스/드레인 전극의 측표면의 일부를 노출시킨다.
콘택트홀을 충전하는 동시에 소스/드레인 전극의 상표면 및 측표면에 접촉하는 소스/드레인 전극배선을 형성한다.
이 반도체 장치는 제조방법에서는, 소스/드레인 전극과 소스/드레인 전극 배선이 소스/드레인의 전극의 상표면 뿐만 아니라 측표면에 있어서도 접촉하므로, 접촉면적이 증대하여 콘택트저항을 저하시킬 수가 있다.
또, 층간절연막의 재질은 그 밑에 위치하는 제2의 절연막과는 틀리므로, 층간절연막에 콘택트홀을 형성한 후 제2 및 제4의 절연막의 상부를 에칭할 수가 있다.
그 결과, 제2및 제4의 절연막의 에칭량의 제어가 용이하게 행할 수가 있다.
본 발명의 다른 국면에 위한 의한 반도체 장치의 제조방법에서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
그 제1의 절연막상에 제1의 절연막과는 다른 재질을 가지는 제2의 절연막을 형성한다.
제2의 절연막상에, 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다.
제1, 제2 및 제3의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구를 형성한다.
트랜지스터용개구를 매립하도록 제3의 절연막과 다른 재질을 가지는 제4의 절연막을 형성한다.
제2, 제3 및 제4의 절연막의 소정영역을 에칭하므로서, 제1의 절연막에 이르지 않는 깊이의 배선용홈과 게이트 전극용개구와를 형성한다.
게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극 및 매립배선을 형성한다.
트랜지스터용개구내에 위치하는 제4의 절연막을 제거한후 게이트 전극의 양측면에 제2의 절연막과 같은 재질의 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되 있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
게이트 전극 및 사이드월절연막이 형성되어 있지 않은 트랜지스터용개구내의 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
사이드윌절연막의 상부를 제거하여 절연막용홈을 형성한다.
절연막용홈을 매립하도록 제3의 절연막과 같은 재질의 제5의 절연막을 형성한다.
제3 및 제5의 절연막상과 소스/드레인 전극상에 제3의 절연막과 같은 재질의 층간절연막을 형성한다.
그 층간절연막의 소정영역에 콘택트홀을 형성한다.
콘택트홀의 저부에 위치하는 제3 및 제5의 절연막을 에칭하여 소스/드레인 전극의 측표면의 일부를 노출시킨다.
콘택트홀을 충전하는 동시에 소스/드레인 전극의 상표면 및 측표면에 접촉하는 소스/드레인 전극배선을 형성한다.
이 반도체 장치의 제조방법에서는, 소스/드레인 전극과 소스/드레인 전극 배선이 소스/드레인의 전극의 상표면 뿐만 아니라 측표면에 있어서도 접촉하도록 형성되므로, 접촉면적이 증대하고, 콘택트저항을 저감시킬 수가 있다.
또, 층간절연막과 제3 및 제5의 절연막이 동일한 재질을 가지므로, 층간절연막에 콘택트홀을 형성할 때의 에칭에 의해, 연속해서 제3 및 제5의절연막을 에칭할 수가 있다.
이것에 의해, 제조프로세스를 간략화할 수가 있다.
본 발명의 또다른 국면에 위한 의한 반도체 장치의 제조방법에 있어서는, 반도체 기판의 주표면상에 제1의 절연막을 형성한다.
그 제1의 절연막상에 제1의 절연막과는 다른 재질을 가지는 제2의 절연막을 형성한다.
제1 및 제2의 절연막의 소정영역을 에칭하여 트랜지스터용개구를 형성한다.
트랜지스터용개구를 매립하도록 제2의 절연막과는 다른 재질을 가지는 제3의 절연막을 형성한다.
동일한 에칭마스크를 제1 및 제2의 절연막의 소정영역과 제3의 절연막의 소정영역을 에칭하므로서 제1및 제2의 절연막에 반도체 기판에 이르지 않는 깊이의 배선용홈을 형성하는 동시에 제3의 절연막에 게이트 전극용개구를 형성한다.
게이트 전극용개구내의 반도체 기판의 주표면상에 게이트절연막을 형성한다.
게이트 전극용개구 및 배선용홈을 매립하도록, 게이트 전극 및 게이트 전극배선을 구성하는 도전막을 형성한다.
트랜지스터용개구내에 위치하는 제3의 절연막을 제거한후 게이트 전극의 양측면에 사이드월절연막을 형성한다.
트랜지스터용개구내의 게이트 전극이 형성되 있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되어 있지 않은 영역을 매립하는 동시에 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
이 반도체 장치의 제조방법에서는, 게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극 및 게이트 전극배선을 구성하는 도전막이 형성되므로, 게이트 전극과 게이트 전극배선이 일체화된 구조를 용이하게 제조할 수가 있다. 또, 동일한 에칭 마스크를 사용해서 제1 및 제3의 절연막과, 제1 및 제3의 절연막은 피(被)에칭속도가 다른 제2의 절연막이 에칭되므로서, 반도체 기판에 이르지 않는 깊이의 배선용홈과 게이트 전극용개구가 동시에 형성되므로, 제조프로세스를 더 간략화할 수가 있다.
본 발명의 다른 국면에 의한 반도체 기판의 제조방법에서는, 반도체 기판의 주표면상에 실리콘산화막으로 된 제1의 절연막의 소정영역을 에칭하여 트랜지스터용개구를 형성한다.
트랜지스터용개구내의 반도체 기판의 주표면상에 하부(下敷)산화막상에 트랜지스터용개구를 매립하도록 실리콘질화막으로 된 제2의 절연막을 형성한다.
동일한 에칭마스크를 사용하여, 제1의 절연막의 소정영역과 제2의 절연막 및 하부 산화막의 소정영역과를 에칭하므로서, 제1의 절연막에 반도체 기판에 이르지 않은 깊이의 배선용홈을 형성하는 동시에 제2의 절연막 및 하부(下敷)산화막에 게이트 전극용개구를 형성한다.
게이트 전극용개구내에 위치하는 반도체 기판의 주표면상에 게이트절연막을 형성한다.
게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극배선을 구성하는 도전막을 형성한다.
트랜지스터용개구내에 위치하는 제2의 절연막을 제거한다.
게이트 전극의 양측면에 사이드월절연막을 형성하는 동시에 하부(下敷)산화막을 제거한다.
트랜지스터용개구내의 게이트 전극이 형성되어 있지 않은 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역을 형성한다.
트랜지스터용개구내의 게이트 전극 및 사이드월절연막이 형성되어 있지 않은 영역을 매립하도록 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극을 형성한다.
이 반도체 장치의 제조방법에서는, 게이트 전극용개구 및 배선용홈을 매립하도록 게이트 전극 및 게이트 전극배선을 구성하는 도전막이 형성되므로, 게이트 전극과 게이트 전극배선이 일체화된 구조를 용이하게 제조할 수가 있다.
또한, 동일한 에칭 마스크를 사용하여 실리콘 산화막으로 된 제1의 절연막과 실리콘 질화막으로된 제2의 절연막과의 선택비를 이용하여 배선용홈과 게이트 전극용개구가 동시에 형성되므로, 제조프로세스를 더 간략화할 수가 있다.
이 경우, 소자분리막은 제1의 절연막의 1층이므로 복수의 층에 의해 소자분리막을 형성하는 경우에 비하여 제조프로세스가 보다 간략화된다.
이하, 본 발명의 실시의 형태를 도면에 기초하여 설명한다.
(실시예 형태 1)
제1도~제17도에는, 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도, 평면도 및 사시도가 표시되어 있다.
먼저, 제14도를 참조하여, 실시의 형태 1의 구조에 대해서 설명한다.
반도체 기판(1)의 주표면의 활성영역에는 채널영역을 규정하도록 소정의 간격을 두고 한쌍의 고농도불순물확산층(13)이 형성되어 있다.
고농도불순물 확산층(13)의 양측 끝부에는 저농도불순물 확산층(11)이 형성되어 있다.
고농도불순물확산층(13)과 저농도불순물확산층(11)에 의해 LDD의 구조의 소스/드레인영역이 구성된다.
또, 활성영역에 인접하도록 채널스토퍼층이 되는 이온주입층(5a)이 매립되도록 형성되어 있다.
또, 활성영역의 하방에는 이온 주입층(5b)이 매립되도록 형성되 있다.
이온 주입층(5a) 및 (5b)는, 저농도불순물확산층(11) 및 고농도불순물확산층(13)과는 역의 도전형을 가지고 있다.
반도체 기판(1)의 소자분리영역상에는 제1의 절연막(2)이 형성되며, 그 제1의 절연막(2) 상에는 제2의 절연막(3)이 형성되 있다.
이 제1의 절연막(2)과 제2의 절연막(3)에 소자분리절연막이 구성된다.
제1의 절연막(2)은 예를들면 실리콘산화막으로된 50nm 정도의 두께를 가진다.
제2의 절연막은 예를들면 실리콘질화막으로 된 400nm 정도의 두께를 가진다.
또, 소자분리절연막을 구성하는 제2의 절연막(3)의 상면은 평탄하게 형성되어 있으며, 제1의 절연막(2) 및 제2의 절연막(3)의 활성영역상에 위치하는 영역에는 트랜지스터형성용개구부(4)가 형성되 있다.
트랜지스터형성용개구부(4)내에 매립되도록 게이트 전극(10)과 한쌍의 소스/드레인 전극(14)이 형성되 있다.
게이트 전극(10)은, 채널영역상에 게이트절연막(9)을 통해서 형성되어 있다. 소스/드레인 전극(14)는 고농도불순물확산영역(13)에 접촉하도록 형성되어 있다.
게이트 전극(10)과 소스/드레인영 전극(14)과의 사이와, 소스/드레인 전극(14)과 제1의 절연막(2) 및 제2의 절연막(3)과의 사이에는, 각각 사이드월절연막(12)이 형성되어 있다.
이 사이드월절연막(12)에 의해, 게이트 전극(10)과 한쌍의 소스/드레인 전극(14)이 전기적으로 분리되 있다.
또한, 게이트 전극(10)과 한쌍의 소스/드레인 전극(14)과의 상면은, 제2의 절연막(3)의 상표면과 거의 같은 높이를 가지고 있다.
즉, 제2의 절연막(3), 게이트 전극(10) 및 한쌍의 소스/드레인 전극(14)의 상표면은 전체적으로 평탄한 구조를 가지고 있다.
또, 한편의 소스/드레인 전극(14)의 상면에는 배리어메탈(15) 및 제1의 배선(16)이 전기적으로 접속되어 있다.
또, 제2의 절연막(3), 사이드월절연막(12), 한쌍의 소스/드레인 전극(14) 및 게이트 전극(10)을 덮도록 층간절연막(17)이 형성되어 있다.
그 층간절연(17)의 타편의 소스/드레인 전극(14)상에 위치하는 영역에는 콘택트홀(18)이 형성되어 있다.
콘택트홀(18)내에서 타편의 소스/드레인 전극(14)의 상면에 접촉하도록 배리어메탈(19)이 형성된다.
배리어메탈(19)의 상표면에는 제2의 배선(20)이 형성되어 있다.
이와 같이, 이 실시의 형태 1에 의한 구조에서는, 소자분리절연막을 구성하는 제1의 절연막(2) 및 제2의 절연막(3)에 설치된 트랜지스터 형성용개구부(4)내에 전극(10)이 매립되므로, 게이트 전극(10)의 끝부는 자기정합적으로 결정되어서 트랜지스터형성용개구부(4)로부터는 비어져나오는 일이 없다.
그것에 의해, 제131도 및 제132도에 표시한 종래의 구조와 같이 게이트전극의 얼라이먼트정도(精度)를 고려한 얼라이먼트여유 La가 없는 분만 고집적화할 수가 있다.
또, 트랜지스터형성용개구부(4)내에 매입된 게이트 전극(10) 및 한쌍의 소스/드레인 전극(14)의 상표면과, 제2의 절연막(3)의 상표면이 거의 같은 높이를 가지고 있어, 전체적으로 평탄성이 개선된 구조를 얻을 수가 있다.
이것에 의해, 뒤의 공정으로 형성되는 배선등의 패터닝이 용이하게 된다는 효과를 얻을 수가 있다.
또한, 이 실시의 형태 1의 구조에서는, 콘택트홀(18)의 끝부는, 제136도 및 제137도에 표시한 종래의 경우와 틀리며, 소자분리절연막을 구성하는 제2의 절연막(3) 위에 얹혀져도 문제는 없다.
제14도에 표시한 실시예 1의 구조에서는 콘택트홀(18)은 반도체 기판(1)에 이르지 못하므로 제136도 및 제137도에 표시한 종래의 구조와 같이 접합을 파괴하는 일은 없다.
요컨대, 제14도에 표시한 실시의 형태 1의 구조에서는 제131도 및 제134도에 표시한 얼라이먼트여유 La는 0또는 부(負)의 값 이하라도 좋다.
따라서, 이에 의해도 고집적화를 도모할 수가 있다.
이하, 제1도~제17도를 참조하여, 실시의 형태 1에 의한 반도체 장치의 제조프로세스에 대해서 설명한다.
먼저,제1도에 표시하는 거와 같이, 반도체 기판(1)상에 CVD 법 또는 열산화법을 사용하여 예를들면 실리콘산화막으로 된 제1의 절연막(2)을 50nm 정도의 두께로 형성한다.
제1의 절연막(2) 상에 제1의 절연막(2)과는 다른 재질로된 제2의 절연막(3)(예를들면 실리콘산화막)을 400nm 정도의 두께로 형성한다. 이들의 2층의 절연막은 소자분리절연막을 구성한다.
다음에, 제2도에 표시하는 거와 같이, 사진제판기술 및 RIE(Reactive Ion Exthching)법을 사용하여, 제2의 절연막(3) 및 제1의 절연막(2)의 소정영역을 차례로 에칭하므로서, 반도체 기판(1)의 표면에 이르는 트랜지스터용개구부(4)를 형성한다.
이 트랜지스터용개구부(4)는, 예를들면, 1.2㎛x0.6㎛의 치수를 가지며, 이경우, 0.6㎛가 게이트폭이 된다. 이온주입법을 제1의 절연막(2)과 반도체 기판(1)의 계면근방에 예를들면 보론(B)를 100~300KeV, 1X1012~1x1012~1x1013㎝-2의 조건하에서 주입하므로서 P형의 이온주입층(5a)을 형성한다.
이 이온 주입층(5a)는, 채널스토퍼층을 구성하므로, 소자분리의 효과를 가진다.
이 이온주입층(5a)는, 소자분리절연막(2,3)에 의해 자기정합적으로 형성할 수가 있다.
이때, 트랜지스터용개구부(4)에서는, 이온주입형(5b)이 반도체 기판(1)의 표면에서 수백 nm하에 형성된다.
이 주입층(5b)는 트랜지스터 특성에는 영향을 주지않는다.
다음에, 제3도를 표시하는 것과 같이, 제2의 절연막(3)과는 다른 재질로된 제3의 절연막(6)(예를들면 실리콘산화막)을 500nm 정도의 두께로 CVD 법을 사용하여 형성한다.
이 제3의 절연막(6)는 트랜지스터용개구부(4)를 매립하도록 형성한다.
이 제3의 절연막(6)의 상면부를 연마법 또는 에치백법을 사용하여 제거하여 제4도에 표시하는 거와 같이 트랜지스터용개구부(4)내에 선택적으로 제3의 절연막(6)을 남긴다.
제3의 절연막(6)을 연마하는 경우, 실리콘산화막으로된 제2의 절연막(3)은 스토퍼로서 기능하므로, 용이하게 평탄화할 수가 있다.
다음에, 사진제판기술을 사용하여 게이트 전극형성용의 에칭마스크가 되는 포토레지스트(7)를 형성한다.
제5도는 이 공정의 평면도이다.
포토레지스트(7)의 패턴은 게이트 전극을 개구하는 형상을 가지고 있는 동시에, 게이트 전극의 패턴의 100-100선에 따른 방향의 길이는 제3의 절연막(6)의 같은 방향의 길이 보다도 넓다.
따라서, 제5도에 표시하는 거와 같이 포토레지스트(7)의 개구부에서는 제3의 절연막(6) 및 제2의 절연막(3)의 일부가 노출된다.
한편의 제2의 절연막(3)이 노출하고 있는 폭은, 사진제판의 얼라이먼트 정도를 고려한 La와 같게 한다.
또, 제5도의 200-200선에 따른 방향의 포토레지스트(7)의 개구부의 폭 L 는 예를들면 0.3㎛로 한다.
이 폭 L이 게이트길이가 된다.
또한, 게이트 전극의 100-100선에 따른 방향의 길이를 게이트폭이라 하며, 200-200선에 따른 방향의 길이를 게이트 길이라 한다.
이후, 포토레지스트(7)를 마스크로 하여 선택적으로 제3의 절연막(6)을 에칭하므로서, 제6도에 표시되는 게이트 전극용 개구부(8)를 형성한다.
제6도는 제도의 200-200선에 따른 방향의 단면도이다.
게이트 전극용개구부(8)를 형성할때에, 제2의 절연막(3)(실리콘 질화막)은 제3의 절연막(실리콘산화막)과는 재질이 틀리므로, 포토레지스트(7)를 마스크로서 에칭을 했을 경우에도 제3의 절연막(6)만을 선택적으로 제거할 수가 있다.
이후 포토레지스트(7)를 제거한다.
다음에, 제7도에 표시하는 거와 같이, 트랜지스터용개구부(8)내의 반도체 기판(1)의 주표면상에 열산화막법 또는 CVD법을 사용하여 게이트절연막(9)(예를들면 실리콘산화막)을 5nm의 두께로 형성된다.
CVD법으로 게이트절연막(9)를 형성하는 경우에는 게이트 전극개구부(8)의 측벽부에도 게이트절연막(9)이 형성된다.
그러나, 게이트 전극개구부(8)의 게이트 전극부 이외는 제3의 절연막(6)에 의해 덮여지므로, 반도체 기판(1)의 트랜지스터의 채널영역의 표면에 게이트절연막(9)을 선택적으로 형성하는 것과 같다.
다음에, CVD법을 사용하여 도전성막(예를들면 다결정실리콘층 또는 금속실리사이드층 또는 금속질화막)(10a)를 0.5㎛ 이상의 두께로 형성하므로서 게이트 전극용개구부(8)를 도전성막(10a)로 매립한다.
그리고 이 도전성막(10a)의 상면을 연마 또는 에치백하여 도전성막(10a)를 게이트 전극용 개구부(8)에게만 잔여시키므로서, 제8도에 표시되는 게이트 전극(10)을 형성한다.
이와 같이, 게이트 전극(10)은, 선택적으로 형성된 게이트 절연막(9)상에, 선택적 또한 자기정합적으로 형성된다.
게이트 전극(10)의 치수는 게이트 전극용개구부(8)의 사이즈에 결정된다.
이 경우, 게이트 길이는 0.3㎛, 게이트폭은 0.6㎛이다.
이 공정에서 게이트 전극(10)이 게이트절연막(9)상에 형성되지만, 종래의 제조방법과는 틀리며, 얇은 게이트 절연막(9)를 에칭스토퍼로서 게이트 전극(10)을 에칭하지 않는다.
따라서, 에칭시에 게이트절연막(9)이 소실하여 반도체 기판(1)의 표면을 에칭한다는 문제는 생기지 않는다.
이후, 포토레지스트(7)를 마스크로 하여 선택적으로 제3의 절연막(6)을 에칭하므로서, 제6도에 표시하는 게이트 전극용개구부(8)를 형성한다.
제6도는 제5도의 200-200선에 따른 방향의 단면도이다.
게이트 전극용개구부(8)를 형성할 때에, 제2의 절연막(3)(실리콘 질화막)은 제3의 절연막(실리콘산화막)과는 재질이 틀리므로, 포토레지스트(7)를 마스크로서 에칭을 했을 경우에도 제3의 절연막(6)만을 선택적으로 제거할 수가 있다. 이후 포토레지스트(7)을 제거한다.
다음에, 제7도에 표시하는 거와 같이, 트랜지스터용개구부(8)내의 반도체 기판(1)의 주표면상에 열산화막법 또는 CVD법을 사용하여 게이트절연막(9)(예를들면 실리콘산화막)을 5nm의 두께로 형성된다.
CVD법으로 게이트절연막(9)를 형성하는 경우에는 게이트 전극용개구부(8)의 측벽부에도 게이트절연막(9)이 형성된다.
그러나, 게이트 전극용개구부(8)의 게이트 전극부 이외는 제3의 절연막(6)에 의해 덮여지므로, 반도체 기판(1)의 트랜지스터의 채널영역의 표면에 게이트절연막(9)을 선택적으로 형성하는 것과 실질적으로 같다.
다음에, CVD법을 사용하여 도전성막(예를들면 다결정실리콘층 또는 금속실리콘층 또는 금속질화막)(10a)를 0.5㎛ 이상의 두께로 형성하므로서 게이트 전극용개구부(8)를 도전성막(10a)로 매립한다.
그리고 이 도전성막(10a)의 상면을 연마 또는 에치백하여 도전성막(10a)를 게이트 전극용 개구부(8)에만 남기므로서, 제8도에 표시되는 거와 같은 게이트 전극(10)을 형성한다.
이와 같이, 게이트 전극(10)은, 선택적으로 형성된 게이트 절연막(9)상에, 선택적 또한 자기종합적으로 형성된다.
게이트 전극(10)의 치수는 게이트 전극용개구부(8)의 사이즈에 의해 결정된다.
이 경우, 게이트 길이는 0.3㎛, 게이트폭은 0.6㎛이다.
이 공정에서 게이트 전극(10)이 게이트절연막(9)상에 형성되지만, 종래의 제조방법과는 틀리며, 얇은 게이트 절연막(9)을 에칭스토퍼로서 게이트 전극(10)을 에칭하지 않는다.
따라서, 에칭시에 게이트절연막(9)이 소실하여 반도체 기판(1)의 표면을 에칭한다는 문제는 생기지 않는다.
다음에, 제2의 절연막(3)을 에칭마스크로서 제3의 절연막(6)을 제거하므로서 제9도에 표시되는 형상으로 된다.
또 제1의 절연막(2), 제2의 절연막(3) 및 게이트 전극(10)을 마스크로 하여 예를 들면 비소(As) 또는 인(P)를 수십 KeV, 1x1013~1x1014㎝-2의 조건하에서 이온주입하므로서 저농도 불순물 확산층(11)을 형성한다.
이후, CVD법에 의해 예를들면 실리콘산화막으로된 절연막(도시하지 않음)을 50nm의 두께로 형성한 후 RIE법을 사용하여 그 절연막을 에칭하므로서 제10도에 표시되는 형상의 사이드월절연막(12)이 형성된다.
이후, 사이드월절연막(12), 제1의 절연막(2), 제2의절연막(3) 및 게이트 전극(10)을 마스크로서 예를들면 As 또는 P를 수십 KeV, 1x1015~1x1016㎝-2의 조건하에서 이온주입함으로서 고농도불순물확산층(13)을 형성한다.
또한, 저농도불순물확산층(11) 및 고농도불순물확산층(13)에 의해 통상의 LDD 구조를 가지는 소스/드레인영역이 구성된다.
이후, 제7도 및 제8도에서 설명한 게이트 전극(10)의 형성방법을 사용하여 도전성막(예를들면 결정실리콘층 또는 금속실리사이드층 또는 금속질화막)을 CVD법에 의해 형성한 후 연마법 또는 에치백법을 사용하여 트랜지스터 형성용개구부(4)의 게이트 전극 이외의 부분을 매립하도록 제11도에 표시되는 소스/드레인 전극(14)을 형성한다.
게이트 전극(10)과 한쌍의 소스/드레인 전극(14)과는 사이드월절연막(12)에 의해 전기적으로 절연(분리)되어 있다.
이와 같이 게이트 전극(10)의 형성후에 형성되는, 사이드월절연막(12) 및 한쌍의 소스/드레인 전극(14)은, 자기정합적으로 형성되어 있어서, 사진제판기술을 필요로 하지 않는다.
따라서, 사진제판의 한계보다도 작은 치수의 소스/드레인 전극(14)을 형성하는 것이 가능하게 된다.
제12도는, 제11도에 표시한 공정에 있어서의 100-100선에 따른 단면도(제5도 참조)이다.
제11도 및 제12도를 참조하여, 본 실시의 형태 1에 의한 게이트 전극(10)은, 종래의 게이트 전극과는 틀려, 소자분리용절연막에 형성된 트랜지스터형성개구부(4)내에 매립되어서 형성되어서, 게이트 전극(10)의 끝부는 자기정합적으로 결정된다.
이때문에, 게이트 전극(10)의 끝부가 트랜지스터용개구부(4)로부터 비어져나오는 일이 없다.
요컨대, 제5도의 포토레지스트(7)에서 고려한 얼라이먼트여유 La는, 최종적으로 형성된 반도체 장치에 있어서는 실질적으로 0가 된다.
제13도는, 제11도 및 제12도의 공정에 있어서의 사시도이다.
제13도를 참조하여, 본 실시의 형태 1의 구조에서는, 트랜지스터를 형성하는, 게이트 전극(10)과 한쌍의 소스/드레인 전극(14)과는, 소자분리용절연막(2,3)에서 확정되는 영역에 매립되는 동시에, 반도체 장치는 완전히 평탄한 형상을 가지고 있다.
상기와 같은 공정에 의해 MISFET의 본질적인 부분이 형성된다.
이하 통상의 반도체 장치와 마찬가지로, 각전극에 적당한 전위를 제공하는 도전성배선을 형성한다.
구체적으로는, 제14도에 표시하는 거와 같이, CVD법이나 PVD법을 상용하여 TiN 등의 배리어메탈(15)을 100nm 정도의 두께로 형성한 후, 그 배리어메탈(15) 상에 PVD법이나 CVD법을 사용하여 Al합금등으로된 제1의 배선(16)을 400nm 정도의 두께로 형성한다.
제1의 배선(16)은 게이트 전극(10) 및 한쌍의 소스/드레인 전극(14)이 어느 것인가에 접속한다.
제4도에 표시했을 경우에서는 한편의 소스/드레인 전극(14)에 제1의 배선(16)이 접속되어 있다.
또, CVD법등을 사용하여 예를들면 실리콘산화막으로된 층간절연막(17)을 800nm 정도의 두께로 형성한후, 콘택트홀(18)을 형성한다.
콘택트홀 내에 배리어메탈(19)를 형성한 후 Al합금등의 도전성막으로된 제2의 배선(20)을 형성한다.
이 제2의 배선(20)도 어느 전극에 접속한다.
제14도의 경우는 타편의 소스/드레인 전극(14)에 표시하는 거와 같이, 콘택트홀(18)의 끝부는 소자분리절연막을 구성하는 제2의 절연막(3)상에 얹혀있어도 좋다.
또한, 상술한 실시의 형태 1에서는, 소자분리용절연막(2,3)을 형성한후 채널스토퍼층이 되는 이온주입층(5a)를 형성하고 있지만, 본 발명은 이에 한정되 있지 않고, 먼저 채널스토퍼층이 되는 이온주입층(5a)를 형성한 후 소자분리용절연막(2,3)을 형성해도 좋다.
요컨대, 채널스토퍼층이 되는 이온주입층(5a)을 사전에 반도체 기판(1)에 예를들면 보론을 10~20 KeV, 1x1012~1x1013㎝-2의 조건하에서 이온주입하므로서 형성한후, 제1도에 표시하는 소자분리절연막(2,3)를 형성해도 좋다.
본 실시예의 형태 1에 있어서, 소자분리막을 실리콘산화막으로된 제1의 절연막(2)과 실리콘질화막으로된 제2의 절연막(3)의 2층 구조로한 것은, 이하의 이유 때문이다.
먼저, 반도체 기판(1)에 직접 실리콘질화막을 접하는 구조로 하면, 불요 한계면준위가 형성되어서 분리특성이 열화한다.
또, 상층에 실리콘질화막을 형성한 것은, 제3의 절연막(6)을 연마법에 의해 평탄화하는 경우, 연마해야할 제3의 절연막(6)을 실리콘산화막으로하고, 연마스토퍼가 되는 제2의 절연막(3)을 연마속도가 낮은 실리콘질화막을 하는 편이 기술적으로 용이하게 평탄화할 수 있기 때문이다.
또, 본 실시의 형태에서는 NMISFET의 예를 표시했지만, PMISFET의 경우에도 적용할 수 있는 것은 물론이다.
또, 반도체기판으로서는 SOI(Silicon On Insulator)기판이라도 좋다.
또, 본 실시의 형태에서는 LDD구조의 MISFET를 표시했지만, 본 발명은 이에 한정되 있지않고, 저농도불순물확산층(11) 또는 고농도불순물확산층(13)의 어느한편만을 형성한 MISFET일지라도 좋다.
소스/드레인 전극(14)로서 TiN과 같은 금속질화막이나 금속질화막과 금속실리사이드막과의 적층막이라도 좋다.
고농도불순물확산층(13)상에 금속실리사이드층을 형성하면, 그 후의 열처리(예를들면 층간절연막(17)에 BPSG막을 사용했을 경우의 리플로를 위한 열처리)에 의해 고농도불순물확산층(13)의 불순물이 소스/드레인 전극(14)중에 확산하여 고농도불순물확산층(13)의 불순물농도가 저하하는 경우가 있다.
소스/드레인 전극(14)로서 금속질화막을 사용하면 불순물의 확산을 방지할 수 있다.
단, 금속질화막과 고농도불순물확산층(13)과의 계면에는 티탄실리사이드층을 20nm 정도의 두께로 형성하므로서, 금속질화막과 고농도불순물확산층(13)과의 콘택트저항이 증가하는 것을 방지하는 것이 바람직하다.
또, 게이트 전극(10) 및 소스/드레인 전극(14)는, 다결정실리콘층의, 어머퍼스실리콘층, 금속실리사이드층(TiSi2, MoSi2, WSi2, TaSi2, CoSi2, NiSi2, PtSi2, PdSi2등), 금속질화막(TiN, TaN, WN, MoN), 금속막(W, Mo, Ta, Ni, Ti, Co, Al, Cu등)이라도 좋고, 이들의 임의의 조합의 적층막이라도 좋다.
금속실리사이드막은 CVD법으로 형성해도 좋고, 또 실리사이드(SILICIDE)법에 의하여 형성해도 좋다.
또, 각 전극을 구성하는 도전성막은, P,As,B와 같은 불순물을 함유해도 좋다.
이들의 불순물은, 성막시에 이들의 원소를 포함하는 가스(예를들면 AsH3,PH3,B2H6)를 혼입시키든지, 또는 이온주입에 의해 함유시킬 수가 있다. 또, 저농도불순물확산층(11) 및 고농도불순물확산층(13)은, 불순물을 함유하고 있는 도전성막으로부터 확산시키므로서 형성해도 좋다.
저농도불순물확산층(11)은, 사이드월절연막(12)를 PSG막으로 형성한 후 그 사이드월절연막(12)로부터 인(P)를 확산시키므로서 형성해도 좋다.
또 게이트절연막(9)는 실리콘산화막의 타의 실리콘질화막이나, 실리콘질화막과 실리콘 산화막과의 적층막이라도 좋다.
또, 실시의 형태 1에 의한 MISFET에서는 게이트 전극(10)과 소스/드레인 전극(14)과는 사이드월절연막(12)에 의해 절연되 있지만, 그 사이드월절연막(12)의 상부는 일반적으로 테이퍼형상으로 하고 있다.
즉, 사이드월절연막(12)은 상방에 갈수록 막 두께가 얇게 되므로, 사이드월절연막(12)의 상방 일수록 절연특성이 불충하게 되는 경우가 있다.
제15도는, 게이트 전극(10)과 소스/드레인 전극(14)과를 사이드월절연막(12)에 의해 절연하고 있는 부분을 확대한 단면도이며, 제11도의 공정에 상당하는 것이다.
제11도 및 제15도의 공정후 게이트 전극(10)과 소스/드레인 전극(14)과를 사이드월절연막(12)의 막두께분만큼 에치백하므로서 제16도에 표시하는 거와 같이 게이트 전극(10)과 소스/드레인 전극(14)과의 절연을 확실히 해도 좋다.
이 경우, 사이드월절연막(12) 제2의 절연막(3)(제11도 참조)도 동시에 연마하여 평탄화하므로서 제17도에 표시하는 형상이 구하여진다.
이 제15도~제17도에 표시한 거와 같은 제조프로세스를 사용해도 좋다.
이렇게 하면 게이트 전극(10)과 소스/드레인 전극(14)과의 절연을 보다 확실하게 할 수가 있다.
또한, 본 실시의 형태 1에 의하면, 종래의 LOCOS분리를 사용하지 않고 2층의 평탄한 절연막으로된 소자분리막을 사용하므로, LOCOS분리의 버스비크에 의해 실질적인 게이트폭이 감소하는 소위 협채널효과를 방지할 수가 있다.
또, 실시예 1의 구조에서는, MISFET는 완전히 평탄화된 구조를 가지고 있어서, 그 위에서의 배선등의 패터닝이 용이하게 된다는 이점도 있다. 또한, 제18도에 표시하는 거과 같이, 게이트 전극(10)을, 폴리실리콘층(10a)과 금속실리사이드층(10b)에 의해 구성하며, 한쌍의 소스/드레인 전극(14)를 폴리실리콘층(14a)과 금속실리사이드층(14b)에 의해 구성하도록 해도 좋다.
이 경우, 폴리실리콘층(10a) 및 (14a)는 U모양이 되도록 형성하며, 그 폴리실리콘층(10a) 및 (14a)내를 매립하도록 금속실리사이드층(10b) 및 (14b)를 형성한다.
이 경우의 게이트 전극(10)의 구체적인 제조프로세스를 제19도~제22도를 사용하여 설명한다.
또, 제19도에 표시하는 거와 같이, 게이트 전극용개구부(8)의 200-200선에 따른 방향의 폭이 0.3㎛(300nm)인 경우, 게이트 전극용개구부(8)의 저면 및 측면 및 제3의 절연막(6) 및 제2의 절연막(3)의 상면에 따라서 50nm 정도의 두께를 가지는 폴리실리콘층(10a)를 형성한다.
그리고 그 폴리실리콘층(10a) 상에 100nm 이상의 두께를 가지는 금속 실리사이드층(예를들면 WSi2)를 형성한다.
이 금속실리사이드층(10b)는 폴리실리콘층(10a)에 의해 형성되는 U자모양의 공간을 매립하도록 형성한다.
이후 CMP(Chemical Mechanical Polishing)(화학기계연마)법 또는 에치백법을 사용하여 금속실리사이드층(10b) 및 폴리실리콘층(10a)의 상부를 선택적으로 제거하므로서 제20도에 표시되는 형상이 구하여진다.
이후, 제21도에 표시하는 폴리실리콘층(10a) 및 금속실리사이드층(10b)에 불순물(예를들면 As 또는 P)를 이온주입한다.
이 이온주입시에 의해 불순물은 폴리실리콘층(10a)의 편에 의해 깊이주입되며, 제22도에 표시하는 분포가 된다.
여기서, 폴리실리콘층(10a) 내에서는 불순물의 확산효과가 그렇게 뛰어나지 못한것에 비하여 금속실리사이드층(10b)는 불순물의 확산효과가 뛰어나있다.
따라서, 불순물의 주입후에 800~850℃로 20분~60분간의 열처리를 하면, 제22도에 표시하는 거와 같이, 금속실리사이드층(10b)의 상부에 주입된 불순물이 금속 실리사이드층내에 균일하게 확산하는 동시에 폴리실리콘층(10a)의 측부 및 저부에도 확산된다.
이것에 의해, 폴리실리콘층(10a)에도 불순물이 균일하게 확산된다.
이와 같이 게이트 전극(10)을 U자 모양의 폴리실리콘층(10a)과 그중에 매립되는 불순물확산효과가 뛰어난 금속실리사이드층(10b)에 의해 구성하므로서, 폴리실리콘층(10a)내의 불순물을 균일하게 확산시킬 수가 있다는 효과를 나타낸다.
따라서, 게이트 전극에 전압을 인가했을 경우, 폴리실리콘층이 공핍화하며, MISFET의 Vth가 불필요하게 증가하는 것을 방지할 수가 있다.
(실시의 형태 2)
제23도 및 제24도에는, 본 발명의 실시예 2에 의한 반도체 장치의 제조프로세스를 설명하기 위한 단면도가 표시된다.
먼저 제24를 참조하여 이 실시의 형태 2의 구조적인 특징점으로서는, 상술한 실시의 형태 1의 구조에 더해서, 채널영역에 트랜지스터의 한계치 전압의 제어를 하기 위한 채널도프층 또는 펀치스루를 억제하기 위한 펀치스루스토퍼층이 되는 불순물확산층(21)이 게이트 전극밑에 만이 선택적으로 형성되어있는 일이다.
구체적인 재조프로세스로서는, 제6도에 표시한 실시의 형태 1의 공정후, 제23도에 표시하는 거와 같이, 제1의 절연막(2) 및 제3의 절연막(6)을 마스크로 하여 예를들면 보론(B)를 5~30KeV, 1x1013~1x1014㎝-2의 조건하에서 주입하므로서, 반도체 기판(1)의 표면으로부터 0.1~0.2㎛의 깊이의 위치에 불순물 확산층(21)을 형성한다.
이 불순물확산층(21)은, 고농도불순물확산층(13)의 접합영역부근에 형성한다.
불순물확산층(21)은, 제1의 절연막(2), 제2의 절연막(3), 제3의 절연막(6)을 마스크로하여 형성되므로, 소자분리절연막(2,3) 및 소스/드레인영역에는 형성되지 않는다.
이후, 제7도~제13도에 표시한 실시의 형태 1과 같은 프로세스를 사용하여 제24도에 표시하는 실시의 형태 2의 반도체 장치가 완성된다.
여기서, 종래의 제조방법에서는, LOCOS법에 의한 소자분리절연막을 마스크에 이온주입을 하면, 게이트 전극직하 뿐만 아니라 고농도불순물확산층의 접합영역에도 이온주입층(21)이 형성되고 만다.
이온주입층(21)과 고농도불순물확산층(13)이 겹친부분의 접합내압이 저하하여 접합리크(류가 증가하거나, 또는, pn의 접합의 용량이 증가하여 디바이스의 응답속도가 저하하고나 한다는 좋지 않은 상태가 생겼었다.
이에 대해서, 이 실시예의 형태 2에서는, 게이트전극(10)의 직하에만 자기 종합적으로 선택적으로 이온주입층(불순물확산층)(21)을 형성할 수가 있으므로, 사진제판의 마스크를 추가하지 않고 상기 좋지 않은 상태를 해소할 수가 있다.
또, 종래의 제조방법에서는, 선택적으로 이온주입층(21)를 형성하려면, 게이트 전극형성전에, 사진제판에 의해 이온주입용 포토레지스트마스크를 추가적으로 형성할 필요가 있다.
이 겨우, 게이트 전극과 이온주입층(21)과는, 다른 사진제판공정으로 형성되기 때문에, 이온주입층(21)과는 자기정합적으로는 형성되지 않고, 그 결과, 게이트 전극과 이온주입층(21)은 얼라이먼트 정도의 범위에서 어긋난다.
예를들면, 이온주입층(21)은, 0.1~0.2㎛ 정도 고농도불순물확산층(13)측에 어긋난다.
그 때문에, 이 얼라이먼트정도를 사전에 고려하여 게이트 전극의 끝부보다도 0.2㎛ 정도씩 넓은 마스크를 사용하여 이온주입을 한다.
그러나, 게이트 전극의 사이드월절연막의 폭이 0.05~0.1㎛로 좁은 경우, 이온주입층(21)과 고농도불순물확산층(13)이 일부 겹쳐진부분에서의 접합내압의 열화나 접합용량의 증가는 피할 수 없다라는 문제가 있다.
이에 대해서, 이 실시의 형태 2에서는, 추가적으로 레지스트마스크를 필요로 하지 않고 게이트 전극(10)과 이온주입층(21)과를 자기정합적으로 형성할 수가 있어, 이와 같은 문제는 해소할 수 있다.
또한, 이 실시의 형태 2의 이온주입층(21)은, 이하에 설명하는 각 실시의 형태에 적용하는 것이 가능하게 된다.
(실시의 형태 3)
이 실싱의 형태 3에서는, 사진제판에서 결정되는 최소치수이하에 게이트 전극을 패터닝 할수가 있다.
제25도~제28도를 참조하여, 실시의 형태 3의 제조 프로세스에 대해서 설명한다.
먼저, 제4도에 표시한 실시의 형태 1의 공정후, 제25도에 표시하는 거와 같이, 예를들면 실리콘질화막으로 된 에칭마스크(22)를 200nm 정도의 두께로 형성한다.
사진제판기술 및 RIE법을 사용하여 게이트 전극용개구패턴(23)을 형성한다. 제26도는 제25도에 대응하는 평면도이며, 제27도는 제26도의 200-200선에 따른 단면도다.
이후, CVD법을 사용하여 실리콘 질화막(도시하지 않음)을 50nm 정도의 두께로 형성한 후, RIE 법을 사용하여 제27도에 표시하는 사이드월절연막(24)를 형성한다.
이 사이드월절연막(24)의 폭은 에칭전의 실리콘산화막의 막두께에 의해 결정된다.
이 경우의 에칭마스크(22)의 개구부분의 200-200선에 따른 방향의 길이는 사이드월절연막(24)에 의해 100nm 감소하게 된다.
이 에칭마스크(22) 및 사이드월절연막(24)를 마스크로 하여, 제3의 절연막(6)을 에칭한다.
그후, 제7도 및 제8도에 표시한 실시의 형태 1과 같은 프로세스를 사용하여, 제28도에 표시되는 게이트 절연막(9) 및 게이트 전극(10)을 형성한다.
이때, 게이트 전극(10)의 상면은 에칭마스크(22) 보다도 낮고, 또한 제3의 절연막(6)의 상표면과 일치하도록 전극(10)을 형성한다.
구체적으로는, 게이트 전극(10)을 매립한 후 다시 RIE법에 의해 그 막두께를 감소시킨다.
이후, 연마법을 사용하여 실리콘질화막으로된 에칭마스크(22) 및 사이드월절연막(24)를 제거한다.
그후의 공정은 제9도~제14도에 표시한 실시예 형태 1과 마찬가지이다.
또, 제29도에 표시하는 거와 같이, 제4도에 표시한 공정후, 예를들면 실리콘산화막으로된 제6의 절연막(33)을 100nm 정도의 두께로 형성하며, 그 위에 실리콘 질화막으로 된 에칭마스크(22)를 200nm 정도의 두께로 형성하며, 그 후 제6의 절연막(33)을 에칭스토퍼로서 에칭마스크(22)를 패터닝함으로서 게이트 전극용개구패턴(23)을 형성해도 좋다.
그후, 제27도 및 제28도와 같이 사이드월절연막(24)를 형성하며, 제6의 절연막(33)과 제3의 절연막(6)과를 에칭하여 게이트 전극(10)을 형성해도 좋다.
이경우, 실리콘산화막으로된 에칭마스크(22) 및 사이드월절연막(24) 밑에는 실리콘산화막으로된 제6의 절연막(33)이 존재하므로, 에칭마스크(22) 및 사이드월절연막(24)를 열인산에 의해 용이하게 제거 할 수가 있다.
(실시예 형태 4)
제8도에 표시한 실시의 형태 1의 공정후, 제3의 절연막(6)을 에칭제거하는 경우, RIE의 이방성이 불충분한 경우에는 노출을 게이트절연막(9)가 가로 방향으로부터 에칭되는 일이 있다.
가로방향으로부터 게이트절연막(9)이 에칭되며는, 게이트길이가 짧은 경우 게이트 전극(10)이 박리한다는 좋지 않은 상태가 생긴다.
이 문제를 해소하는 방법을 실시의 형태 4의 제조프로세스로서 제30도에 표시한다.
제8공정후, RIE법을 사용하여 제3의 절연막(6)을 에칭한다. 이때, 제3의 절연막(6)을 완전하게는 제거되지 않고, 소정의 두께분 남긴다.
그 남겨놓은 제3의 절연막(6)의 막두께는 게이트 절연막(9)보다도 두껍게 하고, 예를 들면 20nm로 한다.
게이트절연막(9)의 측면은 남겨진 제3의 절연막(6)에 의해 덮여져 있어, 이 공정에서 게이트절연막(9)이 에칭되는 일은 없다.
또한, 남겨진 제3의 절연막(6)은 사이드월절연막(12)(제10도 참조)를 형성할때의 오버에칭에 의해 제거할 수 있어, 소스/드레인 전극(14)과 그 밑의 반도체 기판(1)이 제3의 절연막(6)에 의해 절연되는 일은 없다.
(실시의 형태 5)
본 실시의 형태 5에서는, 소자분리용절연막의 구조를 간단히 할 수가 있다. 이하, 제31도~제35도를 참조하여 실시의 형태 5의 제조프로세스에 대해서 설명한다.
먼저, 제31도에 표시하는 거와 같이, 반도체 기판(1)상에 예를들면 실리콘산화막으로된 제1의 절연막(2)을 400nm 정도의 두께로 CVD법을 사용하여 형성한다.
그리고, 사진제판기술과 드라이에칭기술과를 사용하여 제32도에 표시되는 트랜지스터용 개구부(4)를 형성한다.
제1의 절연막(2)를 마스크에 이온주입을 행하므로서 이온주입층(5a) 및 (5b)를 형성한다.
다음에, CVD법을 사용하여 예를들면 실리콘산화막으로된 제2의 절연막(3)을 500nm정도의 두께로 형성한 후, 연마법 또는 에치백법을 사용하여, 제2의 절연막(3)이 트랜지스터용개구부(4)에 매립되도록 형성한다.
이후, 제5도~제8도에 표시한 실시의 형태 8과 같은 프로세스를 사용하여, 제34도에 표시되는 게이트 전극개구부(8)에 매립된 게이트 절연막(9) 및 게이트 전극(10)을 형성한다.
이후, 열인산 또는 드라이에칭법을 사용하여, 제2의 절연막(3)을 제거하므로서 제35도에 표시되는 형상이 구하여진다.
그후, 제1의 절연막(2) 및 게이트 전극(10)을 마스크로하여 이온주입하므로서 저농도불순물확산층(11)을 형성한다.
그후, 제10도~제14도에 표시한 실시의 형태 1과 같은 공정을 거쳐 실시의 형태 5의 반도체 장치가 완성된다.
(실시의 형태 6)
상술한 제1~실시의 형태 5에서는 소자분리막을 절연막 만으로 형성하고 있지만, 이 실시의 형태 6에서는 제1의 절연막(2)과 제2의 절연막(3)과의 사이에 도전성막(25)를 형성하므로서 필드실드 구조의 분리를 구성하고 있다.
이하에 그 실시의 형태 6의 제조프로세스 제36도~제38도를 참조하여 설명한다.
먼저, 반도체 기판(1)상에 열산화막법 또는 CVD법을 사용하여 실리콘산화막으로된 제1의 절연막(2)를 20nm정도의 두께로 형성한다.
제1의 절연막(2)상에 CVD법을 사용하여 다결정실리콘층으로된 도전성막(25)를 100nm정도의 두께로 형성한다.
도전성막(25)상에 CVD법을 사용하여 실리콘질화막으로된 제2의 절연막(3)을 300nm정도의 두께로 형성한다.
이후, 제2도~제8도에 표시한 실시의 형태 1의 제조프로세스와 마찬가지로, 제2의 절연막(3)과는 재질이 다른 제3의 절연막(실리콘산화막)을 트랜지스터용개구부(4)에 매립하고, 게이트 전극용개구부(8)를 형성한 후, 게이트절연막(9) 및 게이트 전극(10)을 형성한다.
본 실시의 형태의 경우, 주간에 다결정실리콘층으로된 도전성막(25)이 형성되어 있어, 트랜지스터용개구부(4)를 형성할 때의 에칭 공정에 있어서, 도전성막(25)의 에칭공정이 추가된다.
이외는 실시의 형태 1의 제조프로세스와 마찬가지이다.
제37도는 게이트장방향(200-200 단면방향)에 따른 단면도이며, 제38도는 제37도와 같은 공정에 있어서의 게이트폭방향(100-100 단면방향)에 있어서의 단면도이다.
제37도 및 제38도를 참조하여, 이 도면에서는 열산화법에 의해 게이트절연막(9)을 형성했을 경우를 표시하고 있다.
이 게이트절연막(9)을 열산화법으로 형성하므로서, 다결정실리콘으로된 도전성막(25)의 게이트 전극용 개구부(8)에 노출한 측면부분도 산화된다.
이것에 의해 도전성막(25)의 측면에 제4의 절연막(26)이 형성된다.
그 결과, 이 제41의 절연막(26)에 의해 도전성막(25)과 게이트 전극(10)이 제38도에 표시되는 거와 같이 전기적으로 절연된다.
이 실시의 형태 6에서는, 제2의 절연막(3)으로서 실리콘질화막, 제3의 절연막(6)으로서 실리콘산화막을 사용했지만, 본 발명은 이에 한정되어 있지 않고, 제2의 절연막(3)으로서 실리콘산화막, 제3의 절연막(6)으로서 실리콘산화막을 사용해도 좋다.
(실시의 형태 7)
이 실시의 형태 7에 있어서도, 상술한 실시의 형태 6와 같은 필드실드 구조의 분리구조를 채용하고 있다.
더우기, 본 실시의 형태 7에서는, 상술한 실시의 형태 6과 틀려, 도전성(25)의 측면에 별도절연막을 형성하고 있다.
여기서, 도전막(25)으로서 금속실리사이드층이나 인이 도프된 다결정실리콘층을 사용하는 경우에는, 도전성막(25)을 산화하는 것으로서는 충분한 절연내압을 가지는 제4의 절연막(26)이 구하여지지 않는 경우가 있다.
특히, 게이트절연막(9)의 막두께가 5nm이하로 얇은 경우에는 이 경향이 현저하다.
이와같은 경우, 도전성막(25)의 측면에 별도절연막을 형성해 두어도 좋다.
이하, 제39도~제42도를 참조하여 실시의 형태 7의 제조프로세스에 대해서 설명한다.
먼저, 제36도에 표시한 실시의 형태 6의 공정후, 제39도에 표시하는 거와 같이 이 트랜지스터용개구부(4)를 형성한다.
그후 열산화법을 사용하여 20nm 정도의 두께를 가지는 실리콘산화막(27)을 형성한다.
다음에 CVD법을 사용하여 제2의 절연막(3)과 같은 재질의 제5절연막(실리콘산화막)(28)을 20nm정도의 두께로 형성한다.
이후, RIE법을 사용하여 제5의 절연막(28)을 에칭하고, 다시 RIE법에 의해 열산화막(27)을 에칭하므로서, 열산화막(27)과 제5의 절연막(28)으로된 제40도에 표시되는 사이드월절연막(29)이 형성된다.
이후, 제3도~제12도에 표시한 실시의 형태 1의 공정과 같은 공정을 사용하여 제41도 및 제42도에 표시되는 구조가 형성된다.
제42도는 제41도의 공정에 있어서의 게이트폭방향에 따른 단명도이다.
제42도를 참조하여, 게이트 전극(10)과 도전성막(25)과는 사이드월절연막(29)에 의해 절연되어 있다.
여기서, 사이드월절연막(29)을, 실리콘산화막과 그 밑의 실리콘산화막으로 구성한 것은, 실리콘산화막이 직접 반도체 기판(1)에 접촉하면 불필요한 계면준위가 형성되어서 핫 커리어에 의한 신뢰성의 열화가 생겨, 그것을 방지하기 위함이다.
또한, 이 실시의 형태 7에서는, 트랜지스터용개구부(4)를 형성후에 사이드월절연막(29)을 형성했지만, 본 발명은 이에 한하지 않고, 사이드월절연막(29)은 게이트 전극용개구부(8)를 형성후에 실리콘산화막(27) 및 실리콘질화막(28)로 된 사이드월절연막(29)을 형성해도 좋다.
(실시의 형태 8)
본 실시의 형태 8에서는, 게이트 전극배선을 용이하게 형설할 수 있는 구조 및 제조프로세스에 대해서 설명한다.
실시의 형태 1에서는, 제14도를 사용하여 설명한 거와 같이, MISFET에의 배선의 접속법으로서는 종래의 방법을 사용했다.
그러나, 본 발명에서는 게이트 전극(10)과 소스/드레인 전극(14)과는 얇은 사이드월절연막(12)에의해 절연되어있어서, 게이트 전극(10)에의 배선은, 사진제판의 얼라이먼트어긋남에 의해 예를들면 100nm 정도배선이 어긋나면, 게이트 전극(10)과 소스/드레인 전극(14)과를 그 배선이 단락하고 만다. 이하에서는 이 문제점을 해소하는 방법을 제43도~제51도를 참조하여 설명한다.
먼저, 제43도는, 제4도에 표시한 실시의 형태 1의 공정후의 단면도이다.
이후, 제44도에 표시하는 거와 같이, 게이트 전극과 접속하는 배선의 패턴을 결정하기 위한 포토레지스트(30)를 형성한다.
이후, 포토레지스트(30)를 마스크로하여 제2의 절연막(3)을 에칭함으로서 제45도에 표시되는 거와 같은 배선용홈(31)을 형성한다.
제2의 절연막(3)의 에칭량은 100nm로 한다.
제2의 절연막(3)의 막두께는 400nm이기 때문에, 배선용홈(31)은 제1의 절연막(2)까지는 이르지 않는다.
이후, 제5도 및 제6도에 표시한 실시의 형태 1과 같은 프로세스를 사용하여, 제46도에 표시되는 게이트 전극용개구(8)를 형성한다.
제47은 제46도에 표시한 제조프로세스에 있어서의 게이트 장방향(200-200 단면방향)에 있어서의 단면도이다.
이후, 제8도에 표시한 실시의 형태 1의 공정과 같은 공정을 사용하여, 게이트절연막(9)과 배선겸 게이트 전극(32)과를 형성한다.
배선겸 게이트 전극(32)는, 예를들면 다결정실리콘층으로된 도전성막을 형성한후 그 도전성막을 연마 또는 에치백하므로서 게이트 전극용개구(8)과 배선용홈(31)에게만 매립하도록 형성한다.
제49도는 제48도의 공정에 있어서의 게이트장방향에 따른 단면도이다.
이후, 제9도~제12도에 표시한 실시의 형태 1과 같은 프로세스를 사용하여 소스/드레인 전극(14)을 형성한다.
제50도는, 소스/드레인 전극(14)이 형성후의 반도체 장치의 반도체의 평면도이다.
배선용홈(31)과 게이트 전극용개구(8)와를 별개의 마스크를 사용하여 형성했으므로, 얼라이먼트어긋남이 생겼을경우를 상정(想定)하여 표시하고 있다.
이 경우에도, 배선겸 게이트 전극(32)의 배선홈의 부분은 사이드월절연막(12)의 존재에 의해 소스/드레인 전극(14)과는 단락하는 경우는 없다.
상기와 같이, 이 실시의 형태 8에서는, 배선과 게이트 전극과를 동시에 형성할 수가 있다.
또, 실시의 형태 8의 변형예로서, 제51도에 표시하는 거와 같이, 배선부와 게이트전극부가 접속되는 부분만이 배선폭을 굵게 하므로서 게이트 전극부와 배선부와의 접촉면적을 늘릴수가 있다.
이것에 의해, 접속부에서의 저항을 감소시킬수가 있다.
이경우, 배선부의 폭 및 게이트길이에 대응하는 사진제판의 얼라이먼트 정도에 의해 결정되도록, 예를 들면, 0.1㎛만 게이트부와 배선부와의 접속부의 폭을 굵게 한다.
또, 배선겸 게이트 전극(32)은 실리사이드상드법을 사용하여 그 표면을 금속 실리사이드층으로 해도 좋다.
또, 배선겸 게이트 전극(32)은, 이미 기술한 게이트 전극(10)의 경우와 마찬가지로, 금속실리사이드층에 의해 형성해도 좋고, 금속만, 또는 금속질화막이라도 좋다.
(실시의 형태 9)
상술한 실시의 형태 8에서는, 배선용홈(31)과 게이트 전극용개구(8)와는 별개의 마스크를 사용하여 형성하고 있었지만, 이 실시의 형태(9)에서는 동일마스크를 사용하여 형성한다.
이하, 제52도~제55도를 사용하여 실시의 형태 9의 프로세스에 대해서 설명한다.
먼저, 제1도~제4도에 표시한 실시의 형태 1과 같은 프로세스를 사용하여 제52도에 표시되는 형상을 형성한다.
이후, 사진제판기술을 사용하여 제53도에 표시되는 포토레지스트(35)를 형성한다.
포토레지스트(35)는 종래의 게이트 전극용의 레지스트패턴과 같이 얼라이먼트 정도를 고려한 La의 얼라이먼트 여류를 취하고 있다.
이와 같은 개구패턴을 가지는 포토레지스트(35)를 마스크로하여 먼저 제2의 절연막(3)을 소정량 에칭한다.
이 에칭량은 이후의 공정의 배선부의 도전성막의 막두께를 결정하는 것이며, 예를들면 100nm로 한다.
이후 계속하여 포토레지스트(35) 및 제2의 절연막(3)을 마스크로하여 제3의 절연막(6)을 에칭에 의해 제거함으로서 제54도에 표시되는 전극용개구부(8)를 형성한다.
이후 포토레지스트(35)를 제거한다.
다음에 열산화법 또는 CVD법에 의한 예를들면 실리콘산화막으로된 게이트절연막(9)를 5nm의 두께로 제55도에 표시하는 거와 같이 형성한다.
CVD법에 의해 도전성막을 형성한 후 그 도전성막을 연마 또는 에치백하므로서, 게이트 전극용개구(8) 및 배선용홈(31)에 매립배선겸 게이트 전극(32)을 형성한다.
이 실시의 형태(9)에서는, 게이트전극(32)은 상기한 실시의 형태(8)와 틀려, 얼라이먼트여유 La를 0로 할 수 없는 것으로, 마스크매수가 실시의 형태(8)보다도 적어도 끝낸다는 이점이 있다.
(실시의 형태 10)
이 실시의 형태10도, 게이트 전극과 배선과를 동시에 형성한 구조 및 방법이다.
제56~제61도를 참조하여, 이하에 실시의 형태 10의 제조프로세스에 대해서 설명한다.
먼저, 제56도에 표시하는 거와 같이, 반도체 기판(1)상에 실리콘산화막으로된 제1의 절연막(2)을 열산화법 또는 CVD법을 사용하여 20nm 정도의 두께로 형성한다.
그리고 제1의 절연막(2)상에 CVD법을 사용하여 실리콘산화막으로된 제2의 절연막(3)을 250nm 정도의 두께로 형성한다.
그 제2의 절연막상에 제2의 절연막과 재질이 다른 제6의 절연막(실리콘산화막)(33)을 CVD법을 사용하여 150nm 정도의 두께로 형성된다.
제6의 절연막(33)상에 제6의 절연막과는 다른 재질의 제7의절연막(실리콘질화막)(34)을 CVD법을 사용하여 50nm 정도의 두께로 형성한다.
이후, 제2도~제4도에 표시한 실시의 형태 1과 같은 공정을 사용하여, 트랜지스터용개구부(4) 및 트랜지스터용개구부(4)에 매립되는 제3의 절연막(6)을 형성한다.
이후, 게이트 전극과 그 게이트 전극에 접속하는 배선과의 패턴을 확정하기 위한 포토레지스트(35)를 제58도에 표시하는 거와 같이 형성한다.
이 포토레지스트(35)의 패턴은 게이트폭방향의 얼라이먼트여유 La를 예상한 형상으로 한다.
제59도는 제58도의 공정에 있어서의100-100선에 따른 단면도다.
제59도에 표시하는 포토레지스트(35)를 마스크로 하여 제7의 절연막(34)를 에칭하며, 더우기 포토레지스트(35) 및 제7의 절연막(34)을 마스크로 하여 제6의 절연막(33) 및 제3의 절연막(6)을 에칭한다.
이것에 의해, 제60도에 표시되는 배선용홈(31) 게이트 전극용개구부(8)가 동시에 형성된다.
이후, 포토레지스트(35)를 에칭에 의해 제거한다.
제61도는 제60도의 공정에 있어서의 게이트장방향에 따른 단면도이다.
이후의 공정은, 제48도 및 제49도에 표시한 실시의 형태 8과 같은 프로세스를 사용하여 배선겸 게이트전극(32)를 형성하며, 그후 제9도~제12도에 표시한 실시의 형태 1과 같은 공정을 사용하여 트랜지스터를 완성시킨다.
이 경우의 배선부의 막두께는 제6의 절연막(33)과 제7의 절연막(34)과의 막과의 막두께의 합과 같게된다.
따라서, 제6의 절연막(33) 및 제7의 절연막(34)의 막두께를 제어하므로서, 용이하게 배선부의 막두께를 제어할 수가 있다.
그 결과, 상술한 실시의 형태 9와 같이 배선부의 막두께가 에칭조건에 의해 흔들리는 일 없이, 배선저항의 균일성을 향상시킬 수 있다.
(실시의 형태 11)
이 실시의 형태 11도, 게이트 전극과 배선과를 일체적으로 동시에 형성하는 구조 및 방법에 관한 것이다.
제62도~제70도를 참조하여, 이하에 실시의 형태 11의 제조프로세스에 대해서 설명한다.
먼저, 제62도에 표시하는 거와 같이, 반도체 기판(1)상에, 400nm 정도의 두께를 가지는 실리콘산화막으로된 제1의 절연막(2), 제1의 절연막(2)과는 다른 재질을 가지는 제2의 절연막(100nm 의 실리콘산화막)(3) 제2의 절연막과는 다른 재질의 제6의 절연막(100nm의 실리콘산화막)(33)을 순차 CVD법에 의해 형성한다.
그리고, 트랜지스터용개구부(4)를 사진제판기술과 드라이에칭기술과를 사용하여 형성한다.
이후, 실시의 형태 1과 마찬가지로, 이온주입층(5a) 및 (5b)를 형성한다.
열산화법에 의해 하부 산화막(36)을 20nm정도의 두께로 형성한다.
제6의 절연막(33)과는 다른 재질의 제8의절연막(실리콘질화막)(37)을 CVD법을 사용하여 50nm 정도의 두께로 형성한다.
이후, 제3도 및 제4도에 표시한 실시의 형태 1과 같은 프로세스를 사용하여 제63도에 표시하는 제3의 절연막(6)을 형성한다.
제58도에 표시한 실시의 형태 10의 제조프로세스와 같이, 제64도에 표시하는 거와 같이 게이트 전극과 그 게이트 전극에 접속하는 배선과의 패턴을 확정하는 포토레지스트(35)를 형성한다.
포토레지스트(35)를 에칭마스크로 하여 제8의 절연막(37)을 에칭함으로서, 제65도에 표시되는 배선용홈(31)이 형성된다.
또한 이 제8의 절연막(37)의 에칭시에는, 50nm의 오버에칭을 한다.
이후 포토레지스트(35) 및 제8의 절연막(37)및 제2의 절연막(3)을 마스크하여, 제6의 절연막(33) 및 제3의 절연막(6)을 RIE법을 사용하여 에칭한다.
더우기, 포토레지스트(35)와 그 밑에 위치하는 제8의 절연막(37)과 제2의 절연막(3)과를 마스크로하여 트랜지스터용개구내에 위치하는 제8의 절연막(37) 및 하부산화막(36)을 RIE법에 의해 에칭한다.
그후 포토레지스트(35)를 에칭법에 의해 제거함로서 제66도에 표시되는 형상이 구하여진다.
제3의 절연막(6)이 제저된 부분및 제6의 절연막(33)이 제거된 부분은 각각 게이트 전극용개구부(8) 및 배선용홈(31)을 구성한다.
트랜지스터용개구부(4)의 측면부분에는 제8의 절연막(37)로된 사이드월절연막이 형성되어 있다.
트랜지스터용개구부(4)내에 위치하는 제8의 절연막(37)은, 전 공정에서 50nm, 본 공정에서 최소한 50nm를 에칭하기 때문에, 제8의 절연막(37)은 제2의 절연막(3)의 상표면보다 높은 부분에는 존재하지 않고, 제66도에 표시한 거와 같은 형상이 된다.
제67는 제66도에 표시한 공정에 있어서의 게이트 장방향의 단면도이다.
이후, 열산화법 또는 CVD법을 사용하여 제68도에 표시되는 게이트절연막(9)을 형성한다.
도전성막 CVD법에 의해 형성한후 도전성막을 연마 또는 에치백한다.
이것에 의해, 제8의 절연막(37)상에 위치하는 도전성막을 제거하는 동시에, 더우기 도전성막을 제8의 절연막(37)의 막두께분 에치백한다.
그 결과, 도전성막(32)의 표면이 제2의 절연막(3)의 표면과 거의 동일하게 되도록한다.
이 도전성막은, 게이트 전극용개구(8) 및 배선용홈(31)를 매립하도록 형성되어서 배선겸 게이트 전극(32)가 된다. 이 제68도에 표시하는 공정에 있어서의 게이트 장방향의 단면이 제69도에 표시된다.
이후, 제3의 절연막(6)을 RIE법에 의해 제거하며, 그후 제8의 절연막(37)을 RIE법으로 제거한다.
더우기 하부 산화막(36)도 제거한다. 이것에 의해 제70도에 표시하는 형상이 구하여진다.
이후의 공정은 제9도~제12도에 표시한 실시의 형태 1의 공정과 마찬가지이다.
또한, 하부 산화막(열산화막)(36)은 뒤에 형성하는 사이드월절연막(12)의 에칭시에 동시에 제거하도록 해도 좋다.
또, 제70도에 표시한 공정에 있어서 제3의 절연막(6)을 제거후 제83의 절연막(38)을 제거하지 않고 사이드월절연막(12)을 형성해도 좋다.
그 경우, 그후에 제8의 절연막(37) 및 열산화막(36)을 RIE법으로 에칭제거함으로서, 소스/드레인 전극(14)과 반도체 기판(1)표면에 형성된 고농도불순물확산층(13)과를 접촉시키도록 해도 좋다.
본 실시의 형태 11에서는, 게이트절연막(9)는 열산화막(36)과 그 위에의 제8의 절연막(37)에 의해 에워싸여 있어서, 제3의 절연막(6)의 제거시에 게이트절연막(9)이 사이드로부터의 에칭에 의해 제거되는 일은 없다.
(실시의 형태 12)
게이트 전극과 배선과를 동시에 형성하는 방법으로서, 이하의 방법으로서, 이하의 방법을 사용해도 좋다.
제71~제77도를 참조하여, 이하에 실시의 형태 12의 제조프로세스에 대해서 설명한다.
먼저, 제71도에 표시하는 것과 같이, 반도체 기판(1)상에 실리콘산화막으로된 제1의 절연막(2)를 열산화법에 또는 CVD법에 의해 200nm 정도의 두께로 형성한다.
제1의 절연막(2)과는 재질이 다른 제2의 절연막(실리콘산화막)(3)을 CVD법을 사용하여 100nm 정도의 두께로 형성한다.
제2의 절연막과는 재질이 다른 제6의 절연막(실리콘산화막)(33)을 CVD법을 사용하여 100nm 정도의 두께로 형성한다.
이후, 사진제판기술과 에칭기술과를 사용하여 제72도에 표시되는 트랜지스터용개구부(4)를 형성한다.
열산화법 CVD법을 사용하여 노도프의 실리콘산화막으로된 하부(下敷)산화막(36)을 20nm 정도의 두께로 형성한다.
다음에 CVD법을 사용하여 PSG막(인이 도프된 실리콘산화막)(38)을 트랜지스터용개구부(4)를 매립하도록 500nm정도의 두께로 형성한 후 연마 또는 에치백한다. 이것에 의해, 제72도에 표시되는 형상의 PSG 믹(38)이 형성된다.
다음에, 제58도에 표시한 실시의 형태 10의 제조프로세스와 같은 패턴형상의 포토레지스트를 사용하여 제6의 절연막(33) 및 PSG막(38)를 에칭하므로서, 제73도에 표시되는 게이트 전극용개구부(8) 및 배선홈(31)을 형성한다. 제73도에 표시한 공정에 있어서의 게이트장방향의 단면이 제74도에 표시되어 있다.
이후, 제75도에 표시하는 거와 같이, 실리콘산화막으로된 게이트절연막(9)를 열산화법 또는 CVD법을 사용하여 5nm의 두께로 형성한다.
다결정실리콘으로된 도전성막을 550nm 정도의 두께로 형성한 후 연마 또는 에치백하므로서, 게이트 전극용개구(8) 및 배선용홈(31)에 그 도전성막을 매립하도록 형성한다.
이것에 의해, 배션겸게이트 전극(32)을 형성한다. 이 제75도에 표시한 공정에 있어서의 게이트자방향의 단면이 제76도에 표시된다. 이후, HF의 증가를 사용하여 선택적으로 PSG 막(38)을 제거하므로서 제77도에 표시하는 형상이 구하여진다.
이후의 공정은 제9도~제12도에 표시한 실시의 형태 1의 공정과 같다. 본 실시예 12에서는, 배선겸게이트전극(32)의 배선부분의 막두께는 제6의절연막(33)의 막두께와 같게 형성되므로, 제6의 절연막(33)의 막 두께를 재어하므로서 용이하게 배선부와 막두께도 재현성좋게 재어할 수 가 있다. 또, 본 실싱의 형태 12의 제조프로세스에서는 상술한 실시의 형태의 제조프로세스에 비하여 공정이 간략하다.
(실시의 형태 13)
본 실시의 형태 13에서는, 게이트 끝부에서의 얼라이먼트여유 La를 0으로 하고, 또한 게이트전극과 배선과의 위치어긋남이 생기지 않도록 게이트 전극과 배선과를 형성할 수가 있다. 이하의 재조방법에 대해서 제78도~제93도를 참조하여 설명한다.
먼저, 제78도에 표시하는 것과 같이, 반도체 기판(1)상에 실리콘산화막으로된 제1의 절연막(2)를 20nm 정도의 두께로 형성하며, 그 위에 실리콘산화막으로된 제2의 절연막(3)을 250nm정도의 두께로 형성하며, 그 위에 실리콘산화막으로된 제6의 절연막(33)을 100nm정도의 두께로 형성하며, 그 위에 실리콘산화막으로된 제7의 절연막(34)를 50nm 정도의 두께로 형성한다. 이후, 제79도에 표시하는 트랜지스터용개구부(4)를 형성한후, 실리콘산화막으로된 제3의 절연막(6)을 그 트랜지스터용개구부(4)를 매립하도록 형성한다.
다음에, 게이트 전극에 연결되는 배선을 형성하는 영역에, 배선폭보다도 사진제판의 얼라이먼트정도로 결정되는 량 만 굵은 패턴을 가지는 포토레지스트(30)을 제80도와 같이 형성한다. 그리고 그 포토레지스트(30)를 마스크로 하여 제7의 절연막(34)를 에칭하므로서, 제81도에 표시되는 제1의배선용홈(39)을 형성한다. 이 81도는 제80도의 100-100선에 따른 단면도이다. 이후 포토레지스트(30)를 제거한다.
다음에, 제82도에 표시하는 거와 같이, 게이트 전극 및 배선을 형성하기 위한 포토레지스트(35)를 형성한다. 포토레지스트(35) 및 제2의절연막(3)을 마스크로 하여, 제3의 절연막(6) 및 제6의절연막(33)을 에칭하므로서, 제83도에 표시하는 게이트 전극용개구(8) 및 제2의 배선용홈(31)을 형성한다. 제83도에 표시한 공정에 있어서의 평면도가 제84도에 표시된다. 또 제84도의 300-300선에 따른 제85도에 표시된다.
다음에, 제75도에 표시한 실시의 형태 12의 공정과 마찬가지의 공정을 사용하여, 게이트절연막(9) 및 배선겸 게이트 전극(32)은 에치백에 의해 더우기 제7의절연막(34)분만 감소시킨다. 이후, 트랜지스터용개구부(4)를 매립한 제3의절연막(6)을 에칭한후, 제87도 표시하는 저농도불순물확산층(11)을 형성한다. 제87도에 표시한 공정에 있어서의 평면도가 제88도에 표시된다. 제88도에 표시한 평면도의 300-300 선에 따른 단면도가 제89도에 표시된다. 제88도 및 제89도에 표시하는 거와 같이, 배선겸게이트 전극(32)과 제6의절연막(33)과의 사이에는 소정의 간격이 있다.
다음에, 제90도에 표시하는 거와 같이, 사이드월절연막(12)를 형성한후, 고농도불순물확산층(13)을 형성한다. 제90도에 표시한 공정에 있어서의 300-300 선에 따른 단면도가 제91도에 표시된다. 제91도를 참조하여, 배선겸게이트 전극(32)과 제6의절연막(33)과의 사이에는 사이드월절연막(12)가 매립되어 있다.
이후, 제92도에 표시하는 거와 같이, 소스/드레인 전극(14)을 형성한다. 그리고, 드라이에칭 또는 열인산을 사용하여 제7의절연막(34)을 제거한 후, 연마에 의해 사이드월절연막(12)을 평탄화한다. 이것에 의해, 제93도에 표시한 거와 같이 상면전체를 평탄화한다.
(실시의 형태 14)
본 발명의 형태 14에서는, 소스/드레인 전극에 연결되는 배선구조 및 방법에 관한 것이다. 상기 실시의 형태 13에서는, 게이트 전극과 동시에 형성하는 배선은, 소스/드레인 전극(14)과 사이드월절연막(12)에 의해 절연되어 있다. 현실의 디바이스에서는, 소스/드레인 전극(14)에 연결되는 배선도 필요하게 된다. 이하, 이와 같은 배선의 형성방법에 대해서 제94도~제99도를 참조하여 설명한다.
먼저, 제94도에 표시하는 거와 같이, 두개의 트랜지스터가 인접하여 형성되 있는 구조에 있어서, 인접하는 트랜지스터 소스/드레인 전극(14)간에 배선(40)을 형성한다. 이 배선(40)은, 예를들면 제55도에 표시한 실시의 형태 9에 있어서의 공정으로 형성되는 매립배선겸 게이트 전극(32)의 형성시에 동시에 형성한다. 이 배선(40)은 사이드월절연막(12)에 의해 소스/드레인 전극(14)과 절연되어 있다. 제94도에 있어서의 평면도가 제95도에 표시된다.
다음에, 배선(40)과 소스/드레인 전극(14)과의 사이를 절연하는 사이드월절연막(12)의 일부가 노출하도록 패턴형상을 가지는 포토레지스트(41)를 제96도에 표시하는 거와 같이 형성된다. 포토레지스트(41)를 마스크로 하여 사이드월절연막(12)의 상부를 200nm 정도분만 에칭하므로서 사이드월절연막(12)의 상부만 제거한다. 이것에 의해, 제97도에 표시되는 거와 같이, 배선(40)과 소스/드레인 전극(14)과의 사이에 연결홈(42)을 형성한다. 이 경우, 사이드월절연막(12)은 그 상부에만 에칭으로 제거하고, 반도체 기판(1)의 표면이 노출할때까지는 에칭하지 않는다.
다음에, 연결용홈(42)내를 매립하도록 다결정실리콘층으로된 도전성막을 CVD 법등을 사용하여 100nm 정도의 두께로 형성한 후 연마 또는 에치백을 하므로서, 제98도에 표시하는 연결용도전막(43)을 형성한다. 제98도 및 제99도에 표시하는 거와 같이, 배선(40)은, 연결용 도전막(43)을 통해서 소스/드레인 전극(14)과 전기적으로 접속된다. 또한, 연결용도전막(43)은, 어머퍼스실리콘층, 금속층, 금속실리사이드층, 또는 금속질화막이라도 좋다.
배선(40)을 금속실리사이드층에 의해 형성하며, PMISFET와 NMISFET와를 접속하는 목적으로 배치했을 경우, 트랜지스터형성후의 층간막의 리플로등의 열처리에 의해 다른 도전형의 불순물이 상호로 확산하며, 그 결과 트랜지스터 특성이 변동할 우려가 있다. 이 대책으로서, 연결용도전막(43)이 불순물의 확산을 방지하므로, 상기의 문제를 회피할 수가 있다.
(실시의 형태 15)
본 실시의 형태 15에서는, 콘택트홀을 통해서 소스/드레인 전극에의 배선을 하는 구조에 있어서 접촉저항을 저감시키는 구조 및 제조방법에 관한 것이다. 제100도~제104도를 참조하여, 이하에 실시의 형태 15의 제조프로세스에 대해서 설명한다. 제11도에 표시한 실시의 형태 1의 제조프로세스후, 제100도에 표시하는 거와 같이 사이드월절연막(12)을 에치백하여 그 상부를 제거하므로서 홈(44)을 형성한다. 이후, 제101도에 표시하는 거와 같이, CVD법을 사용하여 제2의 절연막(3)과 같은 재질(실리콘산화막)로된 제9의 절연막(45)를 100nm정도의 두께로 형성한후 연마 또는 에치백하므로서 제9의 절연막(45)로 홈(44)을 매립한다.
다음에, 제102도에 표시하는 거와 같이, CVD법을 사용하여 실리콘산화막으로된 층간절연막(17)을 1000nm 정도의 두께로 형성한후, 사진제판기술과 에칭기술을 사용하여 콘택트홀(18)을 형성한다. 콘택트홀(18)을 형성하기 위한 에칭은 먼저, 제2의 절연막(3)과 제9의 절연막(45)를 에칭스토퍼로하여 층간절연막(17)을 에칭한다. 더우기, 제2의 절연막(3) 및 제9의 절연막(45)를 에칭하므로서, 제103도에 표시되는 형상의 콘택트홀(18)이 구하여진다. 제2의 절연막(3) 및 제9의 절연막(45)의 에칭량은 200nm 정도이며, 반도체 기판(1)의 표면에 콘택트홀(18)이 이르지 않도록 제2의 절연막(3) 및 제9의 절연막(45)를 에칭한다.
다음에, 제104도에 표시하는 거와 같이, CVD법을 사용하여 TiN으로된 배리어메탈을 30nm정도의 두께로 형성하며, 그 위에 CVD법 또는 PVD법을 사용하여 Ai 합금층을 형성한다. 그리고, 배리어메탈층 및 Ai 합금층을 사진제판 드라이에칭기술과를 사용하여 패터닝하므로서, 제104도에 표시되는 배리어메탈층(19) 및 제2의 배선(20)을 형성한다. 제2의 배선(20)은, 소스/드레인 전극(14)의 상면 및 측면에 접촉하도록 형성되어 있다. 이와 같이 소스/드레인 전극(14)의 상면 뿐만 아니라 측면에 있어서도 제2의 배선(20)이 접촉하도록 형성되므로, 그 결과, 콘택트저항이 저하한다. 본 실시의 형태 15에서는, 제2의 절연막(3)과 제9의 절연막(45)과를 에칭스토퍼로 하여 층간절연막(17)를 에칭하며, 그후에 제2의 절연막(3)과 제9의 절연막(45)만을 에칭하기 때문에, 이들의 절연막이 동시에 에칭하는 경우에 비하여, 에칭량의 제어가 용이하다는 효과가 있다.
(실시의 형태 16)
본 실시의 형태 16도, 콘택트홀을 통해서 소스/드레인 전극에의 배선이 접속되는 구조에 있어서의 접속저항의 저감이 가능한 구조 및 제조방법에 관한 것이다. 이하, 제105도~제113도를 참조하여, 실시의 형태 16의 제조프로세스에 대해서 설명한다. 제61도에 표시한 실시의 형태 10의 프로세스후, 제105도에 표시하는 거와 같이 게이트절연막(9) 및 게이트 전극(10)를 형성한다. 게이트 전극(10)은 에치백에 의해 그 표면을 제7의 절연막(실리콘산화막)(34)의 표면보다 낮게 하고, 또한, 제3의 절연막(실리콘산화막)(33)의 상면과 거의 같은 높이로 한다. 이후, 제3의 절연막(6)의 막두께를 20nm정도까지 감소시킨다. 이후, 제107도에 표시하는 거와 같이 저농도불순물확산층(11)를 형성한다.
다음에, CVD법 및 에치백법을 사용하여 제2의 절연막(3)과 같은 재질의 막(실리콘산화막)으로된 사이드월절연막(12)을 제108도에 표시하는 거와 같이 50nm정도의 두께로 형성한다. 사이드월절연막(12)을 구성하는 실리콘질화막으로된 제3의 절연막(6)이 존재하므로, 사이드월절연막(12)는 직접실리콘 기판(1)에는 접하지 않는다. 실리콘과 실리콘질화막과를 직접접촉시키면 계면준위가 발생하여 트랜지스터의 신뢰성이 열화하지만, 본 실시의 형태는 이 문제를 회피할 수 있다. 다음에 사이드월절연막(12)를 마스크로서 불순물을 이온주입하므로서 고농도불순물확산층(13)을 형성한다.
다음에, CVD법을 사용하여 도전성막을 형성한후 그 도전성막의 상면을 연마 또는 에치백하므로서, 제109도에 표시되는 소스/드레인 전극(14)를 형성한다. 이후, 사이드월절연막(12)의 상부를 150nm의 막두께분 에치백하므로서, 제110도에 표시되는 홈(44)을 형성한다. 이후, CVD법을 사용하여 제6의 절연막(33)과 같은 재질로된 제9의 절연막(45)을 형성한후 연마 또는 에치백을 하므로서 제111도에 표시되는 홈(44)을 매립하는 제9의 절연막(45)를 형성한다.
다음에, 제112도에 표시하는 거와 같이, CVD법을 사용하여 제6도의 절연막(33)과 같은 재질의 층간절연막(실리콘산화막)(17)을 1000nm 정도의 두께로 형성한 후, 층간절연막(17)의 소정영역을 제2의 절연막(3) 및 사이드월절연막(12) 및 소스/드레인 전극(14)을 에칭스토퍼로 하여 에칭함으로서, 콘택트홀(18)을 개구한다. 이 콘택트홀(18)의 형성시의 에칭은, 층간절연막(17)과 제6의 절연막(33)과 제62의 절연막(33)과 제9의 절연막(45)과 같은 재질이기 때문에 콘택트홀(18)의 형성시에 연속해서 에칭을 할 수가 있고, 제조프로세스를 간략히 할 수가 있다. 이후, 콘택트홀(18)을 매립하도록 배리어메탈층(19) 및 제2의 배선(20)을 형성한다. 또한, 본 실시의 형태에서는, 제9의 절연막(45)을 홈(44)내에만 매립하도록 형성했지만, 제111도의 공정을 생략하고, 층간절연막(17)으로 홈(44)을 매립해도 좋다.
(실시의 형태 17)
본 실시의 형태 17은, 상술한 제9~실시의 형태 12와 마찬가지로, 게이트 전극과 그것에 접속되는 배선막과를 동시에 형성할 수 있는 구조 및 제조방법에 관한 것이다. 제114도~제124도를 참조하여 이하에 실시의 형태 17의 제조프로세스에 대해서 설명한다.
먼저, 반도체 기판(1)상에 실리콘산화막으로된 제1의 절연막(2)을 500nm정도의 두께로 CVD법을 사용하여 형성하며, 그 위에 실리콘질화막으로된 제2의 절연막(3)을 CVD법을 사용하여 150nm 정도의 두께로 형성한다. 그후 트랜지스터용개구부(4)를 형성한다. 다음에, 이온주입법을 사용하여 이온주입층(5a) 및 (5b)을 형성한다. 그리고 CVD법을 사용하여 실리콘산화막으로된 제3의절연막(6)을 형성한후 연마 또는 에치백을 하므로서, 제114도에 표시된 트랜지스터용개구부(4)에 매립된 형상을 가지는 제3의 절연막(6)이 형성된다. 이것들의 공정은 제1도~제4도에 표시한 실시의 형태 1의 공정과 마찬가지이다.
다음에, 제53도에 표시한 실시의 형태 9와 마찬가지인 공정을 사용하여 제115도에 표시하는, 게이트 전극 및 배선부를 형성하기 위한 패턴을 확정하는 포토레지스트(35)를 사진제판기술을 사용하여 형성한다. 다음에 포토레지스트(35)를 마스크로 하여 제3의 절연막(6)을 에칭한다. 이 경우, 실리콘질화막과 실리콘산화막과의 에칭의 선택비를 조정하므로서, 제2의 절연막(3)도 에칭된다. 이 선택비를 3정도로 낮은 값으로 설정하므로서 이 공정으로 동시에 제3의 절연막(6)과 제2의 절연막(3)과를 에칭할 수가 있다.
예를들면, 선택비를 3으로 했을 경우의 예를 표시한다. 500nm 정도의 막두께를 가지는 실리콘산화막으로된 제3의 절연막(6)은 오버에칭을 10%로 설정하며, 완전히 에칭 제거한다. 이 조건에서는, 150nm 정도의 막두께를 가지는 실리콘산화막으로된 제2의 절연막(3)도 완전히 에칭되며, 더우기 제2의절연막(3)밑의 제1의 절연막(실리콘산화막)(2)도 100nm정도에칭된다. 이것에 의해, 제116도에 표시되는 게이트 전극용개구(8) 및 배선용홈(31)를 형성한다.
또한, 실리콘질화막을 마스크로 실리콘산화막을 에칭하는 경우, 예를들면 CF4의 유량을 24 sccm/min, 압력을 1.33Pa, 고주파전력을 150W로 하고, H2의 유량을 5~25 sccm/min로 변화시키므로서 용이하게 소망의 선택비를 구할 수가 있다. 선택비는 3에 한정되어 있는 것이 아니고, 임의의 선택비를 제2의 절연막(3) 및 제3의 절연막(6)의 막 두께에 맞춰서 고르면된다.
제55도에 표시한 실시의 형태 9와 같은 프로세스를 사용하여, 제117도에 표시하는 것과 같이, 게이트절연막(9) 및 매립배션겸 게이트 전극(32)를 형성한다.
구체적으로는, 게이트절연막(9)를 열산화법 또는 CVD법을 사용하여 형성한다. 도전성막을 CVD법으로 형성한 후, 연마 또는 에치백을 하므로서, 게이트 전극용개구부(8) 및 배선용홈(31)을 매립하도록 매립배선겸 게이트 전극(32)을 형성한다. 제117도는 제115도이 100-100선에 따른 단면도이며, 제118도는 제115도의 200-200선에 따른 단면도이다.
다음에, 매립배선겸 게이트 전극(32)을 에치백하므로서 그 막두께를 200nm정도감소시킨후, 제3의 절연막(6)을 에칭제거한다. 매립배선겸 게이트 전극(32)의 200nm의 막두께의 감소에 의해, 매립배선겸 게이트 전극(32)의 상표면이 제1의 절연막(2)의 상표면에 위치하며, 제119도에 표시하는 평탄한 형상이 된다. 제3의 절연막(6)을 에칭할때에, 실리콘산화막대 실리콘질화막의 선택비가 3.6정도로, 실리콘산화막을 5500nm정도 에칭하며는 제2의 절연막(3)은 제거된다. 또, 선택비가 더우기 높은 조건(선택비15)에서 제3의 절연막(6)을 제거하며, 그후 남은 실리콘산화막으로된 제2의 절연막(3)을 열인산(온도 80℃의 인산)으로 제거해도 좋다. 에칭조건은 상기 범위로 최적화하면 좋다. 또한, 제2의절연막(3)은 반드시 제거할 필요는 없으며, 제거하지 않는 경우에는 매립배선겸게이트전극(32)을 에칭하여 막두께를 감소시킬 필요도 없다. 제119도에 있어서의 공정이 게이트폭방향의 단면도가 제120도에 표시된다.
그후, 제9도~제12도에 표시한 실시의 형태 1과 같은 프로세스를 사용하여, 제121도에 표시하는 것과 같이, 저농도불순물확산층(11), 사이드월절연막(12), 고농도불순물확산층(13), 소스/드레인 전극(14)을 형성한다. 또한, 제119도에 표시한 공정에 있어서 매립배선겸 게이트 전극(32)의 막두께를 감하여 평탄화시켰지만, 제122도 및 제123도와 같이 매립배선겸 게이트전극(32)의 막두께를 감소시키지 않아도 된다. 제122도는, 제3의 절연막(6)을 제거한 후, 저농도불순물확산층(11), 사이드월절연막(12) 및 고농도불순물확산층(13)을 형성한 후의 게이트폭 방향에 따른 단면도이며, 제123도는 제122도의 공정에 있어서의 게이트 장방향에 따른 단면도이다. 이 제123도에 표시한 공정후, 제124도에 표시하는 거와 같이 소스/드레인 전극(14)를 형성한다. 소스/드레인 전극(14)의 표면은 제1의 절연막(2)의 상면과 거의 일치하며, 또한, 매립배선겸게이트 전극(32)과는 사이드월절연막(12)에 의해 절연되어 있다.
이상과 같이, 본 실시의 형태 17에서는, 실리콘질화막과의 에칭의 선택비에 맞춰서, 제1, 제2, 제3의 절연막의 막두께를 결정하므로서, 게이트 전극과 배선이 일체화한 구조를 용이하게 구할 수가 있다.
(실시의 형태 18)
본 실시의 형태 18도, 게이트 전극과 게이트 전극에 연결되는 배선과를 일체적으로 동시에 형성할 수 있는 구조 및 제조프로세스에 관한 것이다. 제125도~제130도를 참조하여, 이하에 실시의 형태 18의 제조프로세스에 관해서 설명한다.
먼저, 32도에 표시한 실시의 형태 5의 공정한 후, 열산화법을 사용하여 제125도에 표시하는 실리콘산화막으로된 깔깨산화막(36)을 20nm 정도의 두께로 형성한다. 이 하부 산화막(36)의 막두께는 뒤에 형성하는 게이트절연막(9)의 막두께보다도 두껍게 형성한다. 다음에 실리콘질화막으로된 제2의 절연막(3)을 형성한 후 연마 또는 에치백을 함으로서 트랜지스터용개구부(4)를 매립하는 형상의 제2의 절연막(3)을 형성한다. 또한, 이 경우의 제1의 절연막(2)는 실리콘산화막으로된 450nm 정도의 두께를 가진다.
다음에, 제115도에 표시한 형태 17과 같은 포토레지스트(35)를 사용하여 제126도 및 제127도에 표시하는 게이트 전극용개구부(8) 및 배선용홈(31)을 형성한다. 그후 이온주입법을 사용하여 이온주입층(5a)및 (5b)를 형성한다. 상술한 실시의 형태(17)과 마찬가지로, H2의 유량을 최적화하므로서, 실리콘질화막대 실리콘산화막의 막두께로 520nm상당하므로서, 제2의 절연막(3) 및 하부(下敷)산화막(36)을 제거한다. 이때 실리콘산화막인 제1의 절연막(2)는 170nm정도의 막두께분만 에칭된다. 따라서, 배선용홈(31)의 깊이는 170nm정도가 된다.
다음에, 128도에 표시하는 것과 같이, 열산화법 또는 CVD법을 사용하여 게이트절연막(9)을 형성한다.
게이트절연막(9)상에는, 도전성막을 형성한 후 연마 또는 에치백을 함으로서, 게이트 전극용개구(8) 및 배선용홈(31)에만 배선겸 게이트 전극(32)을 형성한다. 제128도에 표시한 공정에 있어서의 게이트폭방향의 단면이 제129도에 표시된다. 이후, 열인산등의 약품 또는 드라이에칭을 사용하여 실리콘질화막으로된 제2의 절연막(3)을 제거한다. 이때 게이트절연막(9)는 하부(下敷)산화막(36)에 의해 그 측면이 보호되어 있어서, 제130도와 같이 게이트절연막(9)의 측면이 에칭되는 일은 없다.
이후 제9도~제12도에 표시한 실시의 형태 1과 같은 프로세스를 사용하여 본 실시의 형태 18의 트랜지스터가 완성된다. 또한, 하부(下敷)산화막(36)은 사이드월절연막(12)를 형성하는 때의 에칭에 의해 제거된다. 또, 하부 산화막(36)은 게이트절연막(9)의 보호를 목적으로 형성되어 있어서, 제129도에 표시한 공정에 있어서 실리콘질화막에 대한 실리콘산화막의 에칭선택비가 수십정도로 충분히 큰 경우에는 하부(下敷)산화막(36)을 형성할 필요는 없다.

Claims (21)

  1. 반도체 기판의 주표면상에, 평탄한 상표면을 가지도록 형성되며, 소정의 개구를 가지는 복수의 층으로 된 소자분리막(2,3,25,33,34)과, 상기 개구내에 위치하는 상기 반도체 기판의 주표면에 소정의 간격을 두고 채널영역을 규정하도록 형성된 한쌍의 소스/드레인영역(11,13)과, 상기 채널영역상에 게이트절연막을 통해서 상기 소자분리막의 개구영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극(10)과, 한쌍의 소스/드레인영역을 에워싸도록, 상기 소자분리막의 개구의 내측면과 게이트 전극의 양측면에 따라서 형성된 사아드월절연막(12)과, 상기 사이월절연막에 의해 에워싸인 영역내를 충전하도록 형성되는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍의 소스/드레인 전극(14)을 구비하며, 상기 게이트 전극과 한쌍의 소스/드레인 전극과는 상기 사이드월절연막에 의해 전기적으로 절연되어 있는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 전극의 하방에 위치하는 상기 반도체 기판에만, 상기 소스/드레인영역과는 다른 도전형의 불순물영역이 매립되도록 형성되어 있는 반도체 장치.
  3. 제1항에 있어서, 상기 소자분리막은 제1의 절연막(2)과, 상기 제1의 절연막과는 재질이 다른 제2의 절연막(3)과의 2층구조를 가지는 반도체 장치.
  4. 제1항에 있어서, 상기 한쌍의 소스/드레인 전극은 금속질화막을 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 게이트 전극은 상기 게이트절연막상에 형성된 U자 형상의 폴리실리콘층(10a)과, 상기 U자형의 폴리실리콘층을 충전하도록 형성된 금속실리사이드층(10b)를 포함하는 반도체 장치.
  6. 제1항에 있어서, 상기 소자분리막은 상기 반도체 기판의 주표면상에 형성된 제1의 절연막(2)과, 상기 제1의 절연막의 표면상에 형성된 도전막(25)과, 상기 도전막상에 형성된 제2의 절연막(3)을 포함하는 반도체 장치.
  7. 반도체 기판의 주표면상에 평탄한 상표면을 가지도록 형성하며, 소정의 개구를 가지는 소자분리막(2,3)과, 상기 개구내에 위치하는 상기반도체 기판의 주표면에 소정의 간격을 두고 채널 영역을 규정하도록 형성된 한쌍의 소스/드레인영역(11,13)과, 상기 채널영역상에 게이트절연막을 통해서 상기 소자분리막의 개구내의 소정영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극(32)과, 상기 한쌍의 소스/드레인영역을 에워싸도록, 상기 소자분리막의 개구의 내측면과 상기 게이트 전극의 양측면에 따라서 형성된 사이드월절연막(12)과, 상기 사이드월절연막에 의해 에워싸인 영역내를 충전하도록 형성하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍의 소자/드레인전극(14)과, 상기 게이트 전극에 전기적으로 접속하도록 형성된 게이트 배선(32)을 구비하고, 상기 소자분리막은 상기 반도체 기판의 주표면상에 형성된 제1의 절연막(2)과, 상기 제1의 절연막상에 형성되며, 홈부를 가지는 제2의 절연막(3)을 포함하며, 상기 게이트배선은, 상기 제2의 절연막의 홈부를 매립하도록 형성되는 동시에 상기 게이트 전극과 일체적으로 형성되며, 제2의 절연막의 상표면과 거의 같은 높이의 상표면을 가지며, 상기 게이트배선 및 게이트 전극과, 상기 한쌍의 소스/드레인 전극과는 상기 사이드월절연막에 의해 전기적으로 절연되어 있는 반도체 장치.
  8. 반도체 기판의 주표면상에 평탄한 상표면을 가지도록 형성되며, 소정의 개구를 가지는 소자분리막(2,3,33)과, 상기 개구내에 위치하는 상기 반도체 기판의 주표면에 소정의 간격을 두고 채널영역을 규정하도록 형성된 한쌍의 소스/드레인 영역(11,13)과, 상기 채널영역상에 게이트 절연막을 통해서 상기 소자분리막의 개구내의 소정영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극(32)과, 상기 한쌍의 소스/드레인영역을 에워싸도록 상기 소자분리막의 개구의 내측면과 상기 게이트 전극의 양측면에 따라서 형성된 사이드월절연막(12)과, 상기 사이드월절연막에 의해 에워싸인 영역내를 충전하도록 형성되는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍의 소스/드레인 전극(14)과, 상기 게이트 전극에 전기적으로 접속하도록 형성된 게이트배선(32)을 구비하며, 상기 소자분리막은 상기 반도체 기판의 주표면상에 형성된 제1 절연막(2)과, 상기 제1의 절연막상에 형성되며 상기 제1의 절연막과는 재질이 다른 제2의 절연막(3)과, 상기 제2의 절연막상에 형성되며 상기 제2의 절연막과는 재질이 틀리고, 홈을 가지는 제3의 절연막(33)과, 상기 제3 및 제4의 절연막에는 공통의 홈부(31)이 형성되며, 상기 게이트배선(32)은, 상기 홈부를 매립하도록 형성되는 동시에 상기 게이트 전극과 일체적으로 형성되며, 상기 제4의 절연막의 상표면과 거의 같은 높이의 상표면을 가지며, 또한, 제3의 절연막의 두께와 상기 제4의 절연막의 두께와의 합에 거의 같은 막 두께를 가지며, 상기 게이트 배선 및 전극과 상기 한쌍의 소스/드레인 전극과는 상기 사이드월절연막에 의해 전기적으로 절연되어 있는 반도체 장치.
  9. 반도체 기판의 주표면상에, 평탄한 상표면을 가지도록 형성되며, 소정의 개구와 홈을 가지는 소자분리절연막(2,3)과, 상기 기구내에 위치하는 상기 반도체 기판의 주표면에 소정의 간격을 두고 채널영역을 규정하도록 형성된 한쌍의 소스/드레인영역(11,13)과, 상기 채널영역상에 게이트 절연막을 통해서 상기 소자분리막의 개구내의 소정영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극(10)과, 상기 한쌍의 소스/드레인영역을 에워싸도록, 상기 소자분리막의 개구의 내측면과 상기 게이트 전극의 양측면에 따라서 형성된 사이드월절연막(12)과, 상기 사이드월절연막에 의해 에워싸인 영역내를 충전하도록 형성되는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍의 소스/드레인 전극(14)과, 상기 소자 분리 막내의 상기 홈을 메우고 상기 소자분리 막의 상표면과 거의 같은 높이의 상표면을 가지는 배선 층(40)과, 상기 소스/드레인영역중 하나와 상기 배선층사이에 위치하는 상기 사이드월절연막에 형성되는 커플링 홈(42)과, 상기 커플링 홈을 메우고, 상기 소스/드레인영역의 하나와 상기 배선층을 전기적으로 접속되게 설치되는 도전막(43)과, 상기 게이트 전극은 상기 사이드월절연막에 의해 상기 소스/드레인 전극 쌍에서 전기적으로 분리되는 반도체 장치.
  10. 반도체 기판의 주표면상에, 평탄한 상표면을 가지도록 형성되며, 소정의 개구와 홈을 가지는 소자분리절연막(2,3)과, 상기 개구내에 위치하는 상기 반도체 기판의 주표면에 소정의 간격을 두고 채널영역을 규정하도록 형성된 한쌍의 소스/드레인영역(11,13)과, 상기 채널영역상에 게이트 절연막을 통해서 상기 소자분리막의 개구내의 소정영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극(10)과, 상기 한쌍의 소스/드레인영역을 에워싸도록, 상기 소자분리막의 개구의 내측면과 상기 게이트 전극의 양측면에 따라서 형성된 사이드월절연막(12,45)과, 상기 사이드월절연막에 의해 에워싸인 영역내를 충전하도록 형성되는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍의 소스/드레인 전극(14)과, 상기 소자분리막, 상기 게이트 전극 및 상기 한쌍의 소스/드레인 전극상에 형성된 층간절연막(17)을 구비하고, 상기 소자분리막은, 상기 반도체 기판의 주표면상에 형성된 제1의 절연막(2)과, 상기 제1의 절연막상에 형성되며, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 포함하며, 상기 사이드월절연막은 상기 반도체 기판의 주표면상에 형성된 제1의 사이드월절연막(12)과, 상기 제1의 사이드월절연막상에 형성되며, 상기 제2의 절연막과 같은 재질을 가지는 제2의 사이드월절연막(45)을 포함하며, 상기 층간절연막은, 상기 제2의 절연막과는 다른 재질을 가지며, 상기 소스/드레인 전극의 한편의 상면 및 측면을 노출하도록, 상기 층간절연막, 상기 제2의 절연막 및 상기 제2의 사이드월절연막에 콘택트홀(18)이 형성되어 있고, 상기 콘택트홀을 충전하는 동시에, 상기 콘택트홀내에서 상기 한편의 소스드레인 전극의 상면 및 측면에 전기적으로 접촉하도록 배선(19,20)이 형성되어 있는 반도체 장치.
  11. 반도체 기판의 주표면상에, 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제2의 절연막과 상기 제1의 절연막과의 소정영역을 에칭하므로서 트랜지스터용개구부(4)를 형성하는 공정과, 상기 트랜지스터용개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제3의 절연막의 소정영역에 게이트전극용개구(8)를 형성하는 공정과, 상기 게이트 전극용개구내에 위치하는 상기 반도체 기판의 주표면상에 게이트절연막(9)를 형성하는 공정과, 상기 게이트 전극용개구내의 상기 게이트절연막상에, 상기 게이트 전극용개구를 매립하도록 게이트 전극(10)을 형성하는 공정과, 상기 제3의 절연막을 제거한 후, 상기 게이트 전극의 양측면에 접촉하도록 사이드월절연막(12)을 형성하는 공정과, 상기 트랜지스터용개구내의 상기 게이트 전극이 형성되 있지 않는 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11,13)을 형성하는 공정과, 상기 게이트 전극 및 사이드월절연막이 형성되 있지 않은 상기 트랜지스터용개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)를 형성하는 공정을 구비한 반도체 장치의 제조방법.
  12. 제11항에 있어서, 상기 게이트 전극용개구내에 상기 게이트 절연막을 형성하는 공정에 앞서, 상기 제3의 절연막 및 상기 소자분리막을 마스크로 하여 상기 게이트 전극용 개구내의 상기 반도체 기판의 표면에 불순물을 이온주입하므로서 상기 소스/드레인영역과 다른 도전형의 불순물영역(21)을 형성하는 반도체 장치의 제조방법.
  13. 제11항에 있어서, 상기 제3의 절연막(6)은, 상기 게이트절연막의 막두께 보다도 두꺼운 막두께의 상기 제3의 절연막이 남도록 부분적으로 제거되는 반도체 장치의 제조방법.
  14. 반도체 기판상 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에 도전막(25)을 형성하는 공정과, 상기 도전막상 제2의 절연막(3)을 형성하는 공정과, 상기 제1의 절연막, 상기 도전막 및 상기 제2의 절연막의 소정영역을 에칭하여 트랜지스터용 개구(4)를 형성하는 공정과, 상기 트랜지스터용 개구(4)를 형성하는 공정과, 사기 트랜지스터용개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제3의 절연막의 소정영역에 게이트전극용개구(8)를 형성하는 공정과, 상기 게이트 전극용개구내에 위치하는 상기 반도체 기판의 주표면상에 게이트절연막(9)를 형성하는 동시에, 상기 트랜지스터형성용개구의 측벽에 노출하는 상기도전막의 측면에 제4의 절연막(26)을 형성하는 공정과, 상기 게이트 전극용개구내의 상기 게이트절연막상에, 상기 게이트 전극용개구를 매립하도록 게이트 전극(10)을 형성하는 공정과, 상기 제3의 절연막을 제거한 후, 상기 게이트 전극의 양측면에 접촉하도록 사이드월절연막(12)을 형성하는 공정과, 상기 트랜지스터용개구내의 상기 게이트 전극이 형성되어 있지 않는 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11,13)을 형성하는 공정과, 상기 게이트 전극 및 사이드월절연막이 형성되 있지 않은 상기 트랜지스터용개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)를 형성하는 공정을 구비한 반도체 장치의 제조방법.
  15. 반도체 기판의 주표면상에, 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구부(4)를 형성하는 공정과, 상기 트랜지스터용개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제2의 절연막의 소정영역에 상기 제1의 절연막에까지는 이르지 않는 배선용홈(31)을 형성하는 공정과, 상기 제3의 절연막의 소정영역에 게이트전극용개구(8)를 형성하는 공정과, 상기 게이트 전극용개구내에 위치하는 상기 반도체 기판의 주표면상에 게이트절연막(9)를 형성하는 공정과, 상기 게이트 전극용개구 및 상기 배선용홈을 매립하도록, 게이트 전극과 게이트 전극배선과를 구성하는 도전막(32)을 형성하는 공정과, 상기 트랜지스터용개구내에 위치하는 제3의 절연막을 제거한 후, 상기 게이트 전극의 양측면에 사이드월절연막(12)을 형성하는 공정과, 상기 트랜지스터용개구내의 상기 게이트 전극이 형성되지 않은 상기 반도체 기판의 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11,13)을 형성하는 공정과, 상기 게이트 전극 및 사이드월절연막이 형성되 있지 않은 상기 트랜지스터용개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)를 형성하는 공정을 구비한 반도체 장치의 제조방법.
  16. 제15항에 있어서, 상기 배선용홈과 상기 게이트 전극용개구는 별도의 에칭마스크를 사용하여 별도의 공정으로 형성하는 반도체 장치의 제조방법.
  17. 제15항에 있어서, 상기 배선용홈과 상기 게이트 전극용개구와는 동일한 에칭마스크를 사용하여 동일한 공정으로 형성하는 반도체 장치의 제조방법.
  18. 반도체 기판의 주표면상에 실리콘산화막으로 된 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 실리콘산화막으로 된 제2의 절연막(3)을 형성하는 공정과, 상기 제2의 절연막상에, 실리콘산화막으로 된 제3의 절연막(33)을 형성하는 공정과, 상기 제1, 제2 및 제3의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구(4)를 형성하는 공정과, 상기 트랜지스터용개구를 매립하도록, 인이 도프된 실리콘산화막으로 된 제4의 절연막(38)을 형성하는 공정과, 동일한 에칭마스크를 사용하여 상기 제3및 제4의절연막을 에칭하여, 게이트 전극용개구(8)와 상기 제2의 절연막에 이르는 배선홈(31)으르 형성하는 공정과, 상기 게이트 전극용개구에 위치하는 상기 반도체 기판의 주표면상에 게이트절연막(9)을 형성하는 공정과, 상기 게이트 전극용개구 및 상기 배선용홈을 매립하도록, 게이트 전극 및 게이트 전극배선을 구성하는 도전막(32)을 형성하는 공정과, 상기 트랜지스터용개구내에 위치하는 제4의 절연막을 불화수소의 증기를 함유하는 가스에서 제거하는 공정과, 상기 게이트 전극의 양측면에 사이드월절연막(12)을 형성하는 공정과, 상기 트랜지스터용개구내의 상기 게이트 전극이 형성되어있지 않은 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11,13)을 형성하는 공정과, 상기 게이트 전극 및 사이드월절연막이 형성되있지 않은 상기 트랜지스터용개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)을 형성하는 는 공정을 구비하는 반도체 장치의 제조방법.
  19. 반도체 기판의 주표면상에, 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구부(4)를 형성하는 공정과, 상기 트랜지스터용개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제2 및 제3의 절연막의 소정영역을 에칭하므로서, 상기 제1의 절연막에는 이르지 않는 배선용홈과, 게이트전극용개구(8)를 형성하는 공정과, 상기 게이트 전극용개구내에 상기 반도체 기판의 주표면상에 게이트절연막(9)를 형성하는 공정과, 상기 게이트 전극용개구와 상기 배선용홈을 매립하도록, 게이트 전극(10)과 매립배선(40)과를 형성하는 공정과, 상기 트랜지스터용개구내에 위치하는 제3의 절연막을 제거한 후, 상기 게이트 전극의 양측면과, 상기 트랜지스터용개구의 내측면에 따라서 사이드월절연막(12)을 형성하는 공정과, 상기 트랜지스터용개구내의 상기 게이트 전극이 형성되 있지 않는 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11,13)을 형성하는 공정과, 상기 게이트 전극 및 상기 사이드월절연막이 형성되 있지 않은 상기 트랜지스터용개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인 전극(14)를 형성하는 공정과, 상기 매립배선과 상기 소스/드레인 전극과의 사이에 위치하는 상기 사이드월절연막을 제거하여 연결홈(42)을 형성하는 공정과, 상기 연결용홈을 매립하도
    록 도전막(43)을 형성하는 공정과를 구비한 반도체 장치의 제조방법.
  20. 반도체 기판의 주표면상에, 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구(4)를 형성하는 공정과, 상기 트랜지스터용개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제2 및 제3의 절연막의 소정영역을 에칭하므로서, 상기 제1의 절연막에 이르지 않는 배선용홈과, 게이트전극용개구(8)를 형성하는 공정과, 상기 게이트 전극용개구내의 상기 반도체 기판의 주표면상에 게이트절연막(9)를 형성하는 공정과, 상기 게이트 전극용개구와 상기 배선을 매립하도록, 게이트 전극과 매립배선을 각각 형성하는 공정과, 상기 트랜지스터용개구내에 위치하는 상기 제3의 절연막을 제거한 후, 상기 게이트 전극의 양측면과, 상기 트랜지스터용개구의 내측면에 따라서 사이드월절연막(12)을 형성하는 공정과, 상기 트랜지스터용개구내의 상기 게이트 전극이 형성되 있지 않는 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11,13)을 형성하는 공정과, 상기 게이트 전극 및 사이드월절연막이 형성되 있지 않은 상기 트랜지스터용개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)를 형성하는 공정과, 상기 사이드월절연막의 상부를 제거하므로서 절연용홈(44)을 형성하는 공정과, 상기 절연막용홈을 매립하도록 상기 제2의 절연막과 같은 재질의 제4의 절연막(45)을 형성하는 공정과, 상기 제2 및 제4의 절연막과, 상기 한쌍의 소스/드레인 전극과, 상기 게이트 전극과의 위에, 상기 제2의 절연막과는 다른 재질을 가지는 층간절연막(17)을 형성하는 공정과, 상기 층간절연막의 소정영역에 콘택트홀(18)을 형성하는 공정과, 상기 콘택트홀의 저부에 위치하는 상기 제2 및 제4의 절연막의 상부를 에칭하여 상기 소스/드레인 전극의 측표면의 일부를 노출시키는 공정과, 상기 콘택트홀을 충전하는 동시에, 상기 소스/드레인 전극의 상표면 및 측표면에 접촉하는 소스/드레인 전극 배선(19,20)을 형성하는 공정을 구비하는 반도체 장치의 제조방법.
  21. 반도체 기판의 주표면상에, 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용개구(4)를 형성하는 공정과, 상기 트랜지스터용개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제2 및 제3의 절연막의 소정영역을 에칭하므로서, 상기 제1의 절연막에 이르지 않는 배선용홈(31)과, 게이트전극용개구(8)를 형성하는 공정과, 상기 게이트 전극용개구내의 상기 반도체 기판의 주표면상에 게이트절연막(9)를 형성하는 공정과, 상기 게이트 전극용개구와 상기 배선용홈을 매립하도록, 게이트 전극과 매립배선을 형성하는 도전막(32)을 형성하는 공정과, 상기 트랜지스터용개구내에 위치하는 상기 제3의 절연막을 제거한 후, 상기 게이트 전극의 양측면과, 상기 트랜지스터용개구의 내측면에 따라서 사이드월절연막(12)을 형성하는 공정과, 상기 트랜지스터용개구내의 상기 게이트 전극이 형성되 있지 않는 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11,13)을 형성하는 공정과, 상기 게이트 전극 및 사이드월절연막이 형성되 있지 않은 상기 트랜지스터용개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인 전극(14)를 형성하는 공정과, 상기 사이드월절연막의 상부를 제거하므로서 절연용홈(44)을 형성하는 공정을 구비하는 반도체 장치의 제조방법.
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