KR970013127A - 평탄한 상표면을 가지고 있는 소자분리막을 포함하는 반도체 장치 및 그 제조방법 - Google Patents

평탄한 상표면을 가지고 있는 소자분리막을 포함하는 반도체 장치 및 그 제조방법 Download PDF

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기다오까 다까시
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Abstract

사진제판기술의 얼라이먼트 정도를 고려한 얼라이먼트여유를 취할 필요가 없는 집적화에 적합한 반도체 장치 및 그 제조방법을 구할 수가 있다. 본 반도체 장치에서는, 평탄한 소자분리 절연막을 구성하는 제1의 절연막(2) 및 절연막(3)에 설치된 트랜지스터용 개구부(4)내에 매립되도록 게이트 전극(10) 및 한쌍의 소스/드레인 전극(14)이 형성되어 있다. 이것에 의해, 게이트 전극(10)의 형성시에 게이트 전극(10)의 폭방향의 끝부가 트랜지스터용 개구부(4)에 의해 자기정합적으로 결정되므로, 얼라이먼트정도를 고려한 얼라이먼트여유를 취할 필요가 없다. 이것에 의해, 집적화가 도모된다.

Description

평탄한 상표면을 가지고 있는 소자분리막을 포함하는 반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도에서 제12도는 본 발명의 실시예1에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도

Claims (21)

  1. 반도체 기판의 주표면상에, 평탄한 상표면을 가지도록 형성되며, 소정의 개구를 가지는 복수의 층으로 된 소자분리막(2, 3, 25, 33, 34)과, 상기 개구내에 위치하는 상기 반도체 기판의 주표면에 소정의 간격을 두고 채널영역을 규정하도록 형성된 한쌍의 소스/드레인영역(11, 13)과, 상기 채널영역상에 게이트 절연막을 통해서 상기 소자분리막의 개구 영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극(10)과, 상기 한쌍의 소스/드레인영역을 에워싸도록, 상기 소자분리막의 개구의 내측면과 상기 게이트 전극의 양측면에 따라서 형성된 사이드월 절연막(12)과, 상기 사이드윌 절연막에 의해 에워싸인 영역내를 충전하도록 형성되는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍의 소스/드레인 전극(14)를 구비하며, 상기 게이트 전극과 상기 한쌍의 스스/드레인 전극과는 상기 사이드월 절연막에 의해 전기적으로 절연되어 있는 반도체 장치
  2. 제1항에 있어서, 상기 게이트 전극의 하방에 위치하는 상기 반도체 기판에만, 상기 소스/드레인영역과는 다른 도전형의 불순물영역이 매립되도록 형성되어 있는 반도체 장치
  3. 제1항에 있어서, 상기 소자분리막은 제1의 절연막(2)과, 상기 제1의 절연막과는 재질이 다른 제2의 절연막(3)과의 2층구조를 가지는 반도체 장치
  4. 제1항에 있어서, 상기 한쌍의 소스/드레인 전극은 금속질화막을 포함하는 반도체 장치
  5. 1항에 있어서, 상기 게이트 전극은 상기 게이트 절연막상에 형성된 U자 형상의 폴리실리콘층(10a)과 상기 U자 형상의 폴리실리콘층을 충전하도록 형성된 금속실리사이드층(10b)를 포함하는 반도체 장치.
  6. 제1항에 있어서, 상기 소자분리막은 상기 반도체 기판의 주표면상에 형성된 제1의 절연막(2)과, 상기 제1 절연막의 표면상에 형성된 도전막(25)과, 상기 도전막상에 형성된 제2의 절연막(3)을 포함하는 반도체 장치
  7. 반도체 기판의 주표면상에 평탄한 상표면을 가지도록 형성되며, 소정의 개구를 가지는 소자분리막(2, 3)과, 상기 개구내에 위치하느 상기 반도체 기판의 주표면에 소정의 간격을 두고 채널 영역을 규정하도록 형성돈 한쌍의 소스/드레인영역(11, 13)과, 상기 채널영억상에 게이트 절연막을 통해서 상기 소자분리막의 개구내의 소정영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극(32)과, 상기 한쌍의 소스/드레인영역을 에워싸도록, 상기 소자분리막의 개구의 내측면과 상기 게이트 전극의 양측면에 따라서 형성된 사이드월 절연막(12)과, 상기 사이드월 절연막에 의해 에워싸인 영역내를 충전하도록 형성하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍의 소스/드레인 전극(14)과, 상기 게이트 전극에 전기적으로 접속하도록 형성된 게이트 배선(32)을 구비하고, 상기 소자분리막은 상기 반도체 기판의 주표면상에 형성된 제1의 절연막(2)과, 상기 제1의 절연막상에 형성되며, 홈부를 가지는 제2의 절연막(3)을 포함하며, 상기 게이트 배선은, 상기 제2의 절연막의 홈부를 매립하도록 형성되는 동시에 상기 게이트 전극과 일체적으로 형성되며, 제2의 절연막의 상표면과 거의 같은 높이의 상표면을 가지며, 상기 게이트 배선 및 게이트 전극과, 상기 한쌍의 소스/드레인전극과는 상기 사이드 월 절연막에 의해 전기적으로 절연되어 있는 반도체 장치
  8. 반도체 기판의 주표면상에 평탄한 상표면을 가지도록 형성되며, 소정의 개구를 가지는 소자분리막(2, 3, 33)과, 상기 개구내에 위치하는 상기 반도체 기판의 주표면에 소정의 간격을 두고 채널영역을 규정하도록 형성된 한쌍의 소스/드레인영역(11, 13)과, 상기 채널영역상에 게이트 절연막을 통해서 상기 소자분리막의 개구내의 소정영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극(32)과, 상기 한쌍의 소스/드레인영역을 에워싸도록, 상기 소자분리막의 개구의 내측면과 상기 게이트 전극의 양측면에 따라서 형성된 사이드 월 절연막(12)과, 상기 사이드 월 절연막에 의해 에워싸인 영역내를 충전하도록 형성되는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍의 소스/드레인 전극(14)과, 상기 게이트 전극에 전기적으로 접속하도록 형성된 게이트 배선(32)을 구비하며, 상기 소자분리막은 상기 반도체 기판의 주표면상에 형성된 제1의 절연막(2)과, 상기 제1의 절연막상에 형성되며 상기 제1의 절연막과는 재질이 다른 제2의 절연막(3)과, 상기 제2의 절연막상에 형성되며 상기 제2의 절연막과는 재질이 틀리고, 흠을 가지는 제3의 절연막(33)과, 상기 제3 및 제4의 절연막에는 공통의 홈부(31)이 형성되며, 상기 게이트 배선(32)은, 상기 홈부를 매립하도록 형성되는 동시에 상기 게이트 전극과 일체적으로 형성되며, 상기 제4의 절연막의 사표면과 거의 같은 높이의 상표면을 가지며, 또한, 제3의 절연막의 두께와 상기 제4의 절연막의 두께와 상기 제4의 절연막의 두께와의 합에 거의 같은 막 두께를 가지며, 상기 게이트 배선 및 게이트 전극과, 상기 한쌍의 소스/드레인전극과는 상기 사이드 월 절연막에 의해 전기적으로 절연되어 있는 반도체 장치
  9. 반도체 기판의 주표면상에, 평탄한 상표면을 가지도록 형성되며, 소정의 개구와 홈을 가지는 소자분리절연막(2, 3)과, 상기 개구내에 위치하는 상기 반도체 기판의 주표면에 소정의 간격을 두고 채널 영역을 규정하도록 형성된 한쌍의 소스/드레인영역(11, 13)과, 상기 채널영역상에 게이트 절연막을 통해서 상기 소자분리막의 개구내의 소정영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극(10)과, 상기 한쌍의 소스/드레인영역을 에워싸도록, 상기 소자분리막내의 개구의 내측면과 상기 전극의 양측면에 따라서 형성된 사이드 웰 절연막(12)과, 상기 사이드 월 절연막에 의해 에워싸인 영역내를 충전하도록 형성되는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍의 소스/드레인 전극(14)과, 상기 소자분리막내의 상기 홈을 메우고 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 배선 층(40)과, 상기 소스/드레인영역중 하나와 상기 배선층 사이에 위치하는 상기 사이드 웰 절연막에 형성되는 커플링 홈(42)과 상기 커플링 홈을 메우고, 상기 소스/드레인영역의 하나와 상기 배선층을 전기적으로 접속되게 설치되는 도전막(43)과, 상기 게이트 전극은 상기 사이드 웰 절연막에 의해 상기 소스/드레인 전극 쌍에서 전기적으로 분리되는 반도체 장치
  10. 반도체 기판의 주표면상에, 평탄한 상표면을 가지도록 형성되며, 소정의 개구를 가지는 소자분리막(2, 3)과, 상기 개구내에 위치하는 상기 반도체 기판의 주표면에 소정의 간격을 두고 채널영역을 규정하도록 형성된 한쌍의 소스/드레인영역(11, 13)과, 상기 채널영역상에 게이트 절연막을 통해서 상기 소자분리막의 개구내의 소정영역을 매립하도록 형성되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 게이트 전극의(10)과, 상기 한쌍의 소스/드레인영역을 에워싸도록, 상기 소자분리막의 개구의 내측면과 상기 게이트 전극의 양측면에 따라서 형성된 사이드 월 절연막(12, 45)과, 상기 사이드 월 절연막에 의해 에워싸여진 영역내를 충전하도록 형성되는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속되며, 상기 소자분리막의 상표면과 거의 같은 높이의 상표면을 가지는 한쌍으 소스/드레인 전극(14)과, 상기 소자분리막, 상기 게이트 전극 및 한쌍의 소스/드레인 전극상에 형성된 층간 절연막(17)을 구비하고, 상기 소자분리막은, 상기 반도체 기판의 주표면상에 형성된 제1의 절연막(2)과 , 상기 제1의 절연막상에 형성되며, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 포함하며, 상기 사이드 월 막은, 상기 반도체 기판의 주표면상에 형성된 제1의 사이드 월 절연막(12)과, 상기 제1의 사이드 월 절연막상에 형성되며, 상기 제2의 절연막과 같은 재질을 가지는 제2의 사이드 월 절연막(45)을 포함하며, 상기 층간 절연막은, 상기 제2의 절연막과는 다른 재질을 가지며, 상기 소스/드레인 전극의 한편의 상면 및 측면을 노출하도록, 상기 층간 절연막, 상기 제2의 절연막 및 상기 제2의 사이드 월 절연막에 콘택트홀 (18)이 형성되어 있고, 상기 콘택트홀을 충전하는 동시에, 상기 콘택트홀내에서 상기 한편의 소스드레인 전극의 상면 및 측면에 전기적으로 접촉하도록 배선(19, 20)이 형성되어 있는 반도체 장치
  11. 반도체 기판의 주표면상에, 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제2의 절연막과 상기 제1의 절연막과의 소정영역을 에칭하므로서 트랜지스터용 개구(4)를 형성하는 공정과, 상기 트랜지스터용 개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제3의 절연막의 소정영역에 게이트 전극용 개구(8)를 형성하는 공정과, 상기 게이트 전극용 개구내에 위치하는 상기 반도체 기판의 주표면상에 게이트 절연막(9)을 형성하는 공정과, 상기 게이트 전극용 개구내의 상기 게이트 절연막상에, 상기 게이트 전극용 개구를 매립하도록 게이트 전극(10)을 형성하는 공정과, 상기 제3의 절연막을 제거한후, 상기 게이트 전극의 양측면에 접촉하도록 사이드 월 절연막(12)을 형성하는 공정과, 상기 트랜지스터용 개구내의 상기 게이트 전극이 형성되 있지 않는 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11, 13)을 형성하는 공정과, 상기 게이트 전극 및 사이드 월 절연막이 형성되 있지 않는 상기 트랜지스터용 개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)을 형성하는 공정을 구비한 반도체 장치의 제조 방법
  12. 제11항에 있어서, 상기 게이트 전극용 개구내에 상기 게이트 절연막을 형성하는 공정에 앞서, 상기 제3의 절연막 및 상기 소자분리막을 마스크로하여 상기게이트 전극용 개구내의 상기 반도체 기판의 표면에 불순물을 이온주입하므로서 상기 소스/드레인영역과 다른 도전형의 불순물영역(21)을 형성하는 반도체 장치의 제조 방법
  13. 제11항에 있어서, 상기 제3의 절연막(6)은, 상기 게이트 절연막의 막두께 보다도 두꺼운 막두께의 상기 제3의 절연막이 남도록 부분적으로 제거되는 반도체 장치의 제조방법.
  14. 반도체 기판상 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에 도전막(25)을 형성하는 공정과, 상기 도전막상 제2의 절연막(3)을 형성하는 공정과,상기 제1의 절연막, 상기 도전막 및 상기 제2의 절연막의 소정영역을 에칭하여 트랜지스터용 개구(4)를 형성하는 공정과,상기 트랜지스터용 개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제3의 절연막의 소정영역에 게이트 전극용 개구(8)를 형성하는 공정과, 상기 게이트 전극용 개구에 위치하는 상기 반도체 기판의 주표면상에 게이트 절연막(9)을 형성하는 동시에, 상기 트랜지스터 형성용 개구의 측벽에 노출하는 상기 도전막의 측면에 제4의 절연막(26)을 형성하는 공정과, 상기 게이트 전극용 개구내의 상기 게이트 절연막상에, 상기 게이트 전극용 개구를 매립하도록 게이트 전극(10)을 형성하는 공정과, 상기 제3의 절연막을 제거한후, 상기 게이트 전극의 양측면에 접촉하도록 사이드 월 절연막(12)을 형성하는 공정과, 상기 트랜지스터용 개구내의 상기 게이트 전극이 형성되어 있지 않은 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11, 13)을 형성하는 공정과, 상기 게이트 전극 및 상기 상드 월 절연막이 형성되 있지 않은 상기 트랜지스터용 개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인영역에 상기 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)를 형성하는 공정을 구비한 반도체 장치의 제조방법
  15. 반도체 기판의 주표면상에 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용 개구(4)을 형성하는 공정과, 상기 트랜지스터용 개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제2의 절연막의 소정영역에 상기 제1의 절연막에 까지는 이르지 않는 배선용흠(31)을 형성하는 공정과, 상기 제3의 절연막의 소정영역에 게이트 전극용 개구(8)를 형성하는 공정과, 상기 게이트전극용 개구에 위치하는 상기 반도체 기판의 주표면상에 게이트 절연막(9)을 형성하는 공정과, 상기 게이트 전극용 개구 및 상기 배선용홈을 매립하도록, 게이트 전극과 게이트 전극 배선과를 구성하는 도전막(32)을 형성하는 공정과, 상기 트랜지스터용 개구내에 위치하는 제3의 절연막을 제거한후, 상기 게이트 전극의 양측면에 사이드 월 절연막(12)을 형성하는 공정과, 상기 트랜지스터용 개구내의 상기 게이트 전극이 형성되지 않은 상기 반도체 기판의 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11, 13)을 형성하는 공정과, 상기 게이트 전극 및 상기 사이드 월 절연막이 형성되어 있지 않은 상기 트랜지스터용 개구내의 영역을 매립하는 공시에, 상기 한쌍의 소스/드레인 영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)을 형성하는 공정을 구비한 반도체 장치의 제조방법
  16. 제15항에 있어서, 상기 배선용홈과 상기 게이트 전극용 개구는 별도의 에칭마스크를 사용하여 별도의 공정으로 형성하는 반도체 장치의 제조방법
  17. 제15항에 있어서, 상기 배선용흠과 상기 게이트 전극용 개구와는 동일한 에칭마스크를 사용하여 동일한 공정으로 형성하는 반도체 장치의 제조방법
  18. 반도체 기판의 주표면상에 실리콘 산화막으로 된 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 실리콘질화막으로 된 제2의 절연막(3)을 형성하는 공정과, 상기 제2의 절연막상에, 실리콘산화막으로된 제3의 절연막(33)을 형성하는 공정과, 상기 제1, 제2 및 제3의 절연막의 소정영역을 에칭하므로서 트랜지스터용 개구(4)를 형성하는 공정과, 상기 트랜지스터용 개구를 매립하도록, 인이 도프된 실리콘 산화막으로된 제4의 절연막(38)을 형성하는 공정과, 동일한 에칭마스크를 사용하여 상기 제3 및 제4의 절연막을 에칭하여, 게이트 전극용 개구(8)과 상기 제2의 절연막에 이르는 배선홈(31)을 형성하는 공정과, 상기 게이트 전극용 개구에 위치하는 상기 반도체 기판의 주표면상에 게이트 절연막(9)을 형성하는 공정과, 상기 게이트 전극용 개구 및 상기 배선용 흠을 매립하도록, 게이트 전극 및 게이트 전극 배선을 구성하는 도전막(32)을 형성하는 공정과, 상기 트랜지스터용 개구내에 위치하는 제4의 절연막을 불화수소의 증가를 함유하는 가스에서 제거하는 공정과, 상기 게이트 전극의 양측면에 사이드 월 절연막(12)을 형성하는 공정과, 상기 트랜지스터요 개구내의 상기 게이트 전극의 형성되여 있지 않은 상기 반도체 기판의 주표면에 불순물을 이온 주입하므로서 한쌍의 소스/드레인영역(11, 13)을 형성하는 공정과, 상기 게이트 전극 및 상기 사이드 월 절연막이 형성되지 않은 상기 트랜지스터용 개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)을 형성하는 공정을 구비하는 반도체 장치의 제조방법
  19. 반도체 기판의 주표면상에 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용 개구(4)을 형성하는 공정과, 상기 트랜지스터용 개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제2 및 제3의 절연막의 소정영역을 에칭하므로서, 상기 제1의 절연막에는 이르지 않는 배선용홈과, 게이트 전극용 개구(8)를 형성하는 공정과, 상기 게이트 전극용 개구와 상기 반도체 기판의 주표면상에 게이트 절연막(9)를 형성하는 공정과, 상기 게이트 전극용 개구내의 상기 배선용 홈을 매립하도록, 게이트 전극(10)과 매립배선(40)과를 형성하는 공정과, 상기 트랜지스터용 개구내의 위치하는 제3의 절연막을 제거한후, 상기 게이트 전극의 양측면과, 상기 트랜지스터용 개구의 내측면에 따라서 사이드 월 절연막(12)을 형성하는 공정과, 상기 트랜지스터용 개구내의 상기 게이트 전극이 형성되여 있지 않은 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11, 13)을 형성하는 공정과, 상기 게이트 전극 및 상기 사이드 월 절연막이 형성되어 있지 않은 상기 트랜지스터용 개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인영역에 전기적으로 접속하도록 한쌍의 소스/드레인 전극(14)을 형성하는 공정과, 상기 매립배선과 상기 소스/드레인 전극과의 사이에 위치하는 상기 사이드 월 절연막을 제거하여 연결홈(42)을 형성하는 공정과, 상기 연결용흠을 매립하도록 도전막(43)을 형성하느 공정과를 구비한 반도체 장치의 제조방법
  20. 반도체 기판의 주표면상에 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용 개구(4)를 형성하는 공정과, 상기 트랜지스터용 개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제2 및 제3의 절연막의 소정영역에 에칭하므로서, 상기 제1의 절연막에 이르지 않은 배선용흠과, 게이트 전극용 개구(8)를 형성하는 공정과, 상기 게이트 전극용 개구내의 상기 반도체 기판의 주표면상에 게이트 절연막(9)을 형성하는 공정과, 상기 게이트 전극용 개구와 상기 배선을 매립하도록, 게이트 전극과 매립배선을 각각 형성하는 공정과, 상기 트랜지스터용 개구내에 위치하는 상기 제3의 절연막을 제거한후, 상기 게이트 전극의 양측면과, 상기 트랜지스터용 개구의 내측면에 따라서 사이드 월 절연막(12)을 형성하는 공정과, 상기 트랜지서터용 개구내의 상기 게이트 전극이 형성되여 있지 않은 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서, 한쌍의 소스/드레인영역(11, 13)을 형성하는 공정과, 상기 게이트 전극 및 상기 사이드 월 절연막이 형성되 있지 않은 상기 트랜지스터용 개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인 전극(14)을 형성하는 공정과, 상기 사이드 월 절연막의 상부를 제거하므로서 절연용홈(44)을 형성하는 공정과, 상기 절연막용홈을 매립하도록 상기 제2의 절연막과 같은 재질의 제4의 절연막(45)을 형성하는 공정과, 상기 제2 및 제4의 절연막과, 상기 한쌍의 소스/드레인 전극과, 상기 게이트 전극과의 위에, 상기 제2의 절연막과는 다른 재질을 가지는 층간 절연막(17)을 형성하는 공정과, 상기 층간 절연막의 소정영역에 콘택트홀(18)을 형성하는 공정과, 상기 콘특트홀의 저부에 위치하는 상기 제2 및 제4의 절연막의 상부를 에칭하여 상기 소스/드레인 전극의 측표면의 일부를 노출시키는 공정과, 상기 콘택트홀을 충전하는 동시에, 상기 소스/드레인 전극의 상표면 및 측표면에 접촉하는 소스/드레인 전극 배선(19, 20)을 형성하는 공정을 구비하는 반도체 장치의 제조방법
  21. 반도체 기판의 주표면상에 제1의 절연막(2)을 형성하는 공정과, 상기 제1의 절연막상에, 상기 제1의 절연막과는 다른 재질을 가지는 제2의 절연막(3)을 형성하는 공정과, 상기 제1 및 제2의 절연막의 소정영역을 에칭하므로서 트랜지스터용 개구(4)를 형성하는 공정과, 상기 트랜지스터용 개구를 매립하도록, 상기 제2의 절연막과는 다른 재질을 가지는 제3의 절연막(6)을 형성하는 공정과, 상기 제2 및 제3의 절연막의 소정영역을 에칭하므로서, 상기 제1의 절연막에 이르지 않은 배선용홈(31)과, 게이트 전극용 개구(8)를 각각 형성하는 공정과, 상기 게이트 전극용 개구내의 상기 반도체 기판의 주표면상에 게이트 절연막(9)을 형성하는 공정과, 상기 게이트 전극용 개구와 상기 배선용홈을 매립하도록, 게이트 전극과 매립배선을 형성하는 도전막(32)을 형성하는 공정과, 상기 트랜지스터용 개구내에 위치하는 상기 제3의 절연막을 제거한 후, 상기 게이트 전극의 양측면과, 상기 트랜지스터용 개구의 내측면에 따라서 사이드 월 절연막(12)을 형성하는 공정과, 상기 트랜지스터용 개구내의 상기 게이트 전극이 형성되여 있지 않은 상기 반도체 기판의 주표면에 불순물을 이온주입하므로서 한쌍의 소스/드레인영역(11, 13)을 형성하는 공정과, 상기 게이트 전극 및 상기 사이드 월 절연막이 형성되 있지 않은 상기 트랜지스터용 개구내의 영역을 매립하는 동시에, 상기 한쌍의 소스/드레인 전극(14)을 형성하는 공정과, 상기 사이드 월 절연막의 상부를 제거하므로서 절연용홈(44)을 형성하는 공정을 구비하는 반도체 장치의 제조방법
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