KR20010014755A - 반도체 장치 커패시터와 그 제조 방법 - Google Patents

반도체 장치 커패시터와 그 제조 방법 Download PDF

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KR20010014755A
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KR1020000020301A
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이와사키하루오
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카네코 히사시
닛뽄덴끼 가부시끼가이샤
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Abstract

소형화에도 불구하고 하부 및 상부 전극 사이의 대향 영역 크기를 쉽게 증가시켜서, 소형화에도 불구하고 반도체 메모리 장치의 안정한 동작을 위해 충분히 큰 소망하는 커패시턴스 값을 보장하는 커패시터가 제공된다. 상기 커패시터는 기판의 층간 유전층 위에 형성된 하부 전극과, 상부 전극, 및 상기 상부 및 하부 전극 사이에 위치된 유전체로 구성된다. 상기 하부 전극은 서로 연결된 제 1의 전극부와 제 2의 전극부를 구비한다. 상기 제 1의 전극부는 판 형상의 바닥부와 상기 바닥부의 주변으로부터 위쪽으로 연장하는 측벽부를 포함한다. 상기 바닥부와 상기 측벽부는 내부 공간을 형성한다. 상기 제 2의 전극부의 적어도 일부는 상기 바닥부와 상기 제 2의 전극부 사이에 제 1의 갭이 형성되고 상기 측벽부와 상기 제 2의 전극부 사이에 제 2의 갭이 형성되도록 상기 내부 공간 내에 위치된다. 상부 전극은 상기 제 1의 갭 내에서 상기 하부 전극의 제 1의 전극부의 바닥부와 하부 전극의 제 2의 전극부에 대향되며, 상기 제 2의 갭 내에서 하부 전극의 제 1의 전극부의 측벽부와 하부 전극의 제 2의 전극부에 대향된다.

Description

반도체 장치 커패시터와 그 제조 방법{SEMICONDUCTOR DEVICE CAPACITOR AND METHOD OF FABRICATING THE SAME}
발명의 분야
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치의 축전 커패시터(storage capacitor)에 적용가능한 반도체 장치의 커패시터 구조 및 그 제조 방법에 관한 것이다.
종래 기술의 설명
축전 커패시터는 반도체 메모리 장치의 메모리 셀의 주요 소자이다.
일반적으로, 메모리 셀로부터의 출력 전압은 상기 셀의 축전 커패시터의 커패시턴스 값에 비례하며, 따라서 커패시터는 셀의 안정한 동작을 보장하기 위해 또는 셀의 동작 신뢰성을 향상시키기 위해 충분하게 큰 커패시턴스 값을 가져야 한다. 한편, 커패시터는 최근의 셀의 소형화와 고집적도의 추세에 맞추어 더 소형화되어야만 한다. 따라서, 최근, 셀이 더 소형화되는 경우에도 충분하게 큰 커패시턴스 값을 실현할 수 있는 새로운 커패시터 구조의 개발에 대한 요구가 점점 증가하고 있다. 이러한 요구를 충족시키기 위해, 여러 커패시터 구조가 개발되고 개시되어 왔으며, 그 중 하나가 도 1에 도시되어 있다.
도 1은 반도체 메모리 장치의 메모리 셀의 일부를 도시하는 것으로, 종래 기술의 축전 커패시터(130)가 금속 산화 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistors; MOSFETs; 131)와 함께 반도체 기판(101)의 표면 상에 형성된다. MOSFETs(131)의 하나와 대응하는 커패시터(130)의 하나가 셀을 형성한다.
분리 유전체(isolation dielectric; 102)가 상기 기판(101)의 표면 상에 선택적으로 형성되어, 활성 영역(도시되지 않음)을 정의하게 된다. 활성 영역의 각각에는, 게이트 절연체(gate insulator; 120)가 기판(101)의 표면 상에 선택적으로 형성되고, 게이트 전극(103)이 게이트 절연체(120) 상에 형성되며, 한 쌍의 소스/드레인 영역(121a 및 121b)이 상기 게이트 전극(103)의 각 측면에서 기판(101) 내에 형성된다. 한 쌍의 소스/드레인 영역(121a 및 121b)과, 게이트 절연체(120), 및 게이트 전극(103)은 활성 영역의 각각에서 MOSFET(131)를 구성한다.
상기 분리 유전체(102), 게이트 전극(103), 및 한 쌍의 노출된 소스/드레인 영역(121a 및 121b)을 피복하기 위해 제 1의 층간 유전층(104)이 형성된다. 상기 제 1의 층간 유전층(104) 상에 제 2의 층간 유전층(105)이 형성된다. 배선층(106)이 상기 층(105) 내에 형성되기 때문에, 상기 층(105)은 상기 제 1의 층간 유전층(104)보다 두껍다. 배선층(106)은 각각의 소스/드레인 영역(121a)을 전기적으로 연결한다. 배선층(106)은 도 1에 도시된 단면도에서는 도시되어 있지 않으며, 파선으로 도시되어 있다.
질화 규소층(SiNxlayer; 107)은 상기 제 2의 층간 유전층(105) 상에 형성된다. 상기 층(107)은 상기 층(107)을 덮고 있는 층을 에칭하는 공정에서 에칭 중지층(etch stop layer)으로서 동작한다.
콘택트 홀(122)은 SiNx층(107)과 제 2 및 제 1의 층간 유전층(105 및 104)을 관통하여 형성된다. 상기 홀(122)은 대응하는 소스/드레인 영역(121b)에 도달하여 상기 영역(121b)을 노출시킨다. 상기 홀(122)은 전도성 콘택트 플러그(117)로 채워진다. 상기 플러그(117)의 바닥은 대응하는 소스/드레인 영역(121b)과 접촉되어 전기적으로 연결된다.
각각의 메모리 셀의 전하 축전 전극으로서 동작하는 하부 전극(116)은 SiNx층(107) 상에 형성되어 각각의 활성 영역과 중첩된다. 이들 전극(116)은 작은 갭에 의해 서로 분리된다. 도 1에 도시된 바와 같이, 각각의 전극(116)은 원형의 판 형상의 바닥(116a)과 상기 바닥(116a)의 주변에 연결된 원통형 측벽(116b)으로 형성된다. 상기 측벽(116b)은 상기 바닥(116a)의 주변으로부터 위쪽으로 연장한다. 상기 바닥(116a)의 중심은 콘택트 플러그(117) 중 대응하는 콘택트 플러그의 상부와 접촉되어 전기적으로 연결된다.
커패시터 유전체(114)는 모든 하부 전극(116)을 피복하기 위해 형성된다. 상기 유전체(114)는 전극(116)의 노출된 영역 뿐만 아니라 상기 전극(116) 사이의 갭으로부터 노출된 질화 규소층(107)의 노출된 영역과 접촉된다. 상기 유전체(114)는 모든 전극(116)에 대해서 공통으로 사용된다.
상부 전극(115)은 모든 하부 전극(116)에 대향하도록 커패시터 유전체(114) 상에 형성된다. 상기 전극(115)은 모든 전극(116)에 대해 공통으로 사용된다. 상기 전극(115)은 상기 유전체(114)를 따라 연장한다.
상부 전극(115)과, 커패시터 유전체(114), 및 하부 전극(116) 중 하나의 하부 전극은 각각의 축전 커패시터(130)를 구성한다. 각각의 MOSFET(131)와 커패시터(130) 중 대응하는 커패시터는 메모리 셀을 구성한다.
다음으로, 도 1에 도시된 종래 기술의 반도체 메모리 장치의 제조 방법을 도 2a 내지 도 2h를 참조하여 설명한다.
먼저, 도 2a에 도시된 바와 같이, 2산화규소(silicon dioxide; SiO2)로 이루어진 분리 유전체(102)가 반도체 기판(101)의 표면 상에 선택적으로 형성되어, 활성 영역을 정의한다. 다음으로, SiO2층(도시되지 않음)이 상기 기판(101)의 전체 표면 상에 형성되고 불순물이 도핑된 폴리실리콘층(도시되지 않음)이 상기 SiO2층 상에 적층된다. SiO2와 폴리실리콘층은 특정 형상을 갖도록 패턴화되어 각각의 활성 영역 내의 기판(101)의 표면 상에 게이트 절연체(120)와 게이트 전극(103)을 형성하게 된다.
분리 유전체(102)와 게이트 전극(103)을 마스크로서 사용하여, 불순물을 상기 기판(101)에 선택적으로 주입함으로써, 각각의 활성 영역 내에 한 쌍의 소스/드레인 영역(121a 및 121b)이 형성된다. 각 쌍의 소스/드레인 영역(121a 및 121b)은 게이트 전극(103) 중 대응하는 게이트 전극에 대해서 자기 정렬적으로 위치된다.
따라서, MOSFETs(131)가 기판(101) 상에 형성되고, 그 각각은 상기 소스/드레인 쌍(121a 및 121b)의 한 쌍과, 게이트 절연체(120) 중 대응하는 하나의 게이트 절연체, 및 게이트 전극(103) 중 대응하는 하나의 게이트 전극에 의해 형성된다.
계속해서, SiO2로 이루어진 제 1의 층간 유전층(104)이 상기 기판(101)의 전체 표면을 피복하도록 형성된다. 이때, 분리 유전체(102)와 MOSFETs(131)는 상기 층(104)으로 피복된다. 그 다음, BPSG(BoroPhosphoSilicate Glass)로 이루어진 제 2의 층간 유전층(105)이 상기 제 1의 층간 유전층(104) 상에 형성된다. 상기 층(105)은 그 내부에 각각의 소스/드레인 영역(121a)과 전기적으로 연결된 배선층(106)을 포함한다. SiNx층(107)은 화학 증착(Chemical Vapor Deposition; CVD) 방법에 의해 상기 제 2의 층간 유전층(105) 상에 형성된다.
상기 SiNx층(107) 상에는 개구(109a)를 구비하는 패턴화된 레지스트 막(109)이 형성된다. 상기 개구(109a)는 콘택트 홀(122)을 형성하기 위해 사용되며 각각의 소스/드레인 영역(121b)의 바로 위에 위치된다. 이 단계의 상태가 도 2a에 도시되어 있다.
이 단계에 후속하여, 패턴화된 레지스트 막(109)을 마스크로서 사용함으로써, SiNx층(107)과 제 2 및 제 1의 층간 유전층(105 및 104)이 선택적으로 그리고 연속적으로 에칭된다. 이렇게 하여, 도 2b에 도시된 바와 같이, 콘택트 홀(122)이 상기 층(107, 105 및 104)을 관통하도록 형성되어, 하부의 소스/드레인 영역(121b)을 노출시킨다. 그 후, 레지스트 막(109)이 제거된다.
콘택트 홀(122)을 채우기에 충분한 두께를 갖는 제 1의 전도층(도시되지 않음)이 SiNx층(107) 상에 형성된다. 상기 제 1의 전도층으로서, 예를 들면, 불순물이 도핑된(즉, n 또는 p 형) 폴리실리콘층이 사용된다. 그 후, 이렇게 형성된 상기 제 1의 전도층은 하부의 SiNx층(107)이 노출될 때까지 에칭되어, 상기 홀(122) 내에 상기 제 1의 전도층을 선택적으로 남겨둔다. 이렇게 하여, 도 2c에 도시된 바와 같이, 상기 제 1의 전도층을 남겨둠으로써 전도성 콘택트 플러그(117)가 상기 홀(122) 내에 형성된다.
계속하여, 도 2d에 도시된 바와 같이, SiO2로 이루어진 제 1의 층간 유전층(108)이 SiNx층(107) 상에 형성된다. 상기 층(108)은 상기 플러그(107)의 상부와 접촉된다. 이렇게 형성된 층(108) 상에, 패턴화된 레지스트 막(112)이 형성된다. 상기 막(112)은 하부 전극이 형성될 영역을 선택적으로 노출시키는 개구(112a)를 구비한다. 상기 막(112)을 마스크로서 사용하여, 상기 제 1의 층간 유전층(108)을 에칭하여, 도 2e에 도시된 바와 같이, 상기 층(107) 상에 스페이서 층(spacer layer; 108a)을 형성한다. 상기 스페이서 층은 하부의 SiNx층(107)과, 상기 콘택트 플러그(117)의 상부를 노출시키는 개구(128)을 구비하는데, 이것은 하부 전극(116)을 정의하기 위해 사용된다.
다음으로, 도 2f에 도시된 바와 같이, 불순물이 도핑된(즉, n 또는 p형) 폴리실리콘으로 이루어 제 2의 전도층(113)이 상기 스페이서 층(108a)과 노출된 콘택트 플러그(117)를 피복하도록 형성된다. 그 다음, SiO2로 이루어진 제 2의 유전층(111)이 CVD 방법에 의해 상기 층(113) 상에 적층된다. 상기 층(111)은 상기 층(108a)의 개구(128) 전체를 묻기에 충분한 두께를 갖는다.
그 다음, 상기 스페이서 층(108a)의 상부가 노출될 때까지 제 2의 유전층(111)과 제 2의 전도층(113)이 계속적으로 에칭된다. 이렇게 하여, 도 2g에 도시된 바와 같이, 상기 개구(128) 외부에 존재하는 상기 층(113)의 일부가 선택적으로 제거되어, 개구(128) 내의 층(113)만 남기게 된다. 결과적으로, 상기 층(113)의 일부를 남겨둠으로써 하부 전극(116)이 SiNx층(107) 상에 형성된다.
상기 스페이서 층(108a)과 잔존하는 제 2의 유전층(111)을 완전히 제거하기 위해서, SiNx층(107)을 에칭 중지층으로 사용하여 이들 층(108a 및 111)을 더 에칭한다. 이 단계의 상태가 도 2h에 도시되어 있다.
그 다음, 도 1에 도시된 바와 같이, SiO2와 SiNx층의 적층 구조를 갖는 커패시터 유전체(114)가 하부 전극(116)을 피복하도록 형성된다. 상기 유전체(114)는 전극(116) 사이의 갭을 통해 SiNx층(107)의 노출된 영역과 접촉된다.
마지막으로, 도 1에 도시된 바와 같이, 불순물이 도핑된 폴리실리콘으로 이루어진 상부 전극(115)이 커패시터 유전체(114) 상에 형성된다. 상기 전극(115)은 유전체(114)를 따라 연장한다. 이렇게 하여, 축전 커패시터(130)를 갖는 종래 기술의 반도체 메모리 장치가 제조된다.
상기 상술된 바와 같이, 도 1에 도시된 종래 기술의 축전 커패시터(131)에 있어서, 하부 전극(116)과 상부 전극(115) 사이의 대향 영역은 하부 전극(116)의 원통형 측벽(116b)의 존재로 인해 증가되어, 그 커패시턴스 값을 증가시킬 수 있다. 그러나, 축전 셀이 더 소형화되고 고집적화될 때 이에 대처하는 소망하는 커패시턴스 값은 실현될 수 없다.
또한, 축전 커패시터의 다른 종래 기술의 구조가 1997년에 공개된 일본 특허원 제 Hei 9-275294호에 개시되어 있다. 이 구조에 있어서, 하부 전극은 동심의 내부 및 외부 원통부인 이중 원통 구조를 갖기 때문에, 도 1에 도시된 종래 기술의 커패시터 구조보다 더 큰 커패시턴스 값을 얻을 수 있게 된다. 그러나, 이 구조에 있어서도, 축전 셀이 더 소형화되고 고집적화 될 때 이에 대처하는 소망하는 커패시턴스 값은 실현될 수 없다.
요약하면, 상기 상술된 종래 기술의 커패시터 구조에 있어서는, 계속된 소형화에 따른 만족스럽지 못한 커패시턴스 값으로 인해 만족할 만한 전하의 양이 축전 커패시터 내에 축전될 수 없게 된다. 결과적으로, 메모리 셀의 안정한 동작이 보장될 수 없고 그 결과 반도체 메모리 장치의 동작 신뢰성이 떨어진다.
따라서, 소형화에도 불구하고 하부 전극 및 상부 전극 사이의 대향 영역의 면적을 쉽게 증가시킬 수 있는 커패시터와, 이러한 커패시터를 제조하는 방법을 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 소형화에도 불구하고 반도체 메모리 장치의 안정한 동작을 위해 충분히 큰 소망하는 커패시턴스 값을 보장하는 커패시터와, 이러한 커패시터를 제조하는 방법을 제공하는 것이다.
하기의 상세한 설명으로부터 상기의 목적 및 구체적으로 언급되지 않은 다른 목적을 당업자는 쉽게 알 수 있을 것이다.
본 발명의 제 1의 양상에 따르면,
(a) 층간 유전층을 갖는 기판과;
(b) 상기 층간 유전층 위에 형성되는 하부 전극으로서,
서로 연결된 제 1의 전극부와 제 2의 전극부를 구비하고,
상기 제 1의 전극부는 바닥부와 상기 바닥부의 주변으로부터 위쪽으로 연장하는 측벽부를 포함하고,
상기 바닥부와 측벽부는 내부 공간을 형성하며;
상기 제 2의 전극부의 적어도 일부는 상기 바닥부와 상기 제 2의 전극부 사이에 제 1의 갭이 형성되고 상기 측벽부와 상기 제 2의 전극부 사이에 제 2의 갭이 형성되도록 내부 공간 내에 위치되는 상기 하부 전극과;
(c) 상기 제 1의 전극부의 측벽부와 바닥부의 노출된 영역을 따라서 그리고 상기 제 1 및 제 2의 갭 내의 상기 제 2의 전극부의 노출된 영역을 따라서 연장하도록 형성된 커패시터 유전체; 및
(d) 상기 커패시터 유전체 상에 형성된 상부 전극으로서,
상기 제 1의 갭 내에서 상기 하부 전극의 제 2의 전극부에 대향되고 상기 하부 전극의 제 1의 전극부의 바닥부에 대향되며,
상기 제 2의 갭 내에서 상기 하부 전극의 제 2의 전극부에 대향되고 상기 하부 전극의 제 1의 전극부의 측벽부에 대향되는 상기 상부 전극을 포함하는 커패시터가 제공된다.
본 발명의 제 1의 양상에 따른 커패시터에 있어서, 하부 전극은 서로 연결된 제 1의 전극부와 제 2의 전극부를 구비한다. 상기 제 1의 전극부는 바닥부와 상기 바닥부의 주변으로부터 위쪽으로 연장하는 측벽부를 포함한다. 상기 제 2의 전극부의 적어도 일부는 상기 제 1의 전극부의 측벽부와 바닥부에 의해 형성된 내부 공간에 위치되어, 상기 하부 전극의 바닥부와 제 2의 전극부 사이에 제 1의 갭이 형성되고, 동시에 상기 하부 전극의 측벽부와 제 2의 전극부 사이에 제 2의 갭이 형성된다.
또한, 상기 상부 전극은 상기 제 1의 갭 내에서 캐패시터 유전체를 통해 상기 하부 전극의 제 2의 전극부에 대향되고 상기 하부 전극의 제 1의 전극부의 바닥부에 대향된다. 또한, 상기 상부 전극은 상기 제 2의 갭 내에서 커패시터 유전체를 통해 상기 하부 전극의 제 2의 전극부에 대향되고 상기 하부 전극의 제 1의 전극부의 측벽부에 대향된다.
따라서, 상기 전극과 하부 전극 사이의 대향된 영역은 쉽게 연장될 수 있다. 다시 말하면, 하부 전극과 상부 전극 사이의 대향 영역의 크기가 소형화에도 불구하고 쉽게 증가될 수 있다. 이것은 반도체 메모리 장치의 안정한 동작을 위한 충분히 큰 소망하는 커패시턴스 값을 보장한다.
본 발명의 제 1의 양상에 따른 커패시터의 양호한 실시예에 있어서, 제 1의 전극부의 바닥부가 개구를 구비하고 층간 유전층가 개구를 구비한다. 제 2의 전극부는 층간 유전층과 기판 또는 개구를 통해 기판 내에 형성된 전도성 영역 사이에 형성된 배선층과 접촉되어 전기적으로 연결된다.
본 실시예에 있어서, 제 1의 전극부의 바닥부는 판 형상이고 제 2의 전극부는 판 형상의 메인부와 상기 메인부로부터 아래 방향으로 연장하는 접촉부를 포함한다. 상기 메인부는 상기 하부 전극의 내부 공간 내에 완전히 위치된다. 상기 접촉부는 상기 개구를 통해 전도성 영역 또는 배선층과 접촉되어 전기적으로 연결된다.
본 발명의 제 1의 양상에 따른 커패시터의 다른 양호한 실시예에 있어서, 하부 전극의 제 2의 전극부는 메인부와 상기 메인부로부터 기판을 향해 아래쪽으로 연장하는 접촉부를 포함한다. 상기 접촉부는 상기 제 1의 전극부의 바닥부를 관통하여 접촉된다.
본 실시예에 있어서, 제 2의 전극부의 접촉부가 상기 층간 유전층과 기판 또는 개구를 통해 기판 내에 형성된 전도성 영역 사이에 형성된 배선층과 접촉되어 전기적으로 연결되는 것이 바람직하다.
본 발명에 따른 커패시터의 또 다른 양호한 실시예에 있어서, 제 1의 전극부의 바닥부는 원형 판 형상이고 그 측벽부는 원통형이다. 상기 제 2의 전극의 메인부는 원형 판 형상이다.
본 발명의 제 2의 양상에 따르면, 본 발명의 제 1의 양상에 따른 커패시터를 제조하기 위한 방법이 제공된다. 상기 커패시터 제조 방법은 하기의 (a) 내지 (j)의 단계를 포함한다.
단계 (a)에 있어서, 층간 유전층을 구비하는 기판이 제공된다.
단계 (b)에 있어서, 제 1의 스페이서 층이 상기 층간 유전층 위에 형성된다. 상기 제 1의 스페이서 층은 자신을 관통하는 개구를 구비한다.
단계 (c)에 있어서, 상기 제 1의 스페이서 층을 피복하도록 제 1의 전도층이 상기 층간 유전층 상에 형성된다.
단계 (d)에 있어서, 상기 제 1의 전도층 상에 제 2의 스페이서 층이 형성된다.
단계 (e)에 있어서, 상기 제 2의 스페이서 층과, 상기 제 1의 전도층, 및 상기 층간 유전층이 선택적으로 제거되어, 상기 제 2의 스페이서 층과, 상기 제 1의 전도층, 및 상기 층간 유전층을 관통하는 콘택트 홀을 형성한다.
단계 (f)에 있어서, 상기 제 2의 스페이서 층 상에 제 2의 전도층이 형성된다. 상기 제 2의 전도층은 상기 제 1의 전도층과 접촉된다.
단계 (g)에 있어서, 상기 제 1의 스페이서 층이 노출될 때까지 상기 제 2의 전도층과 제 1의 전도층 및 상기 제 2의 스페이서 층이 제거되어, 상기 제 1의 스페이서 층의 개구 내에 상기 제 2의 스페이서 층과 상기 제 2의 전도층 및 제 1의 전도층을 선택적으로 남기게 된다.
상기 제 1의 스페이서 층의 개구 내에 남은 제 1의 전도층은 하부 전극의 제 1의 전극부로서 동작하는데, 여기서 상기 제 1의 전극부는 바닥부와 상기 바닥부의 주변으로부터 위쪽으로 연장하는 측벽부를 포함한다. 상기 바닥부와 상기 측벽부는 내부 공간을 형성한다.
상기 제 1의 스페이서 층의 개구 내에 남은 제 2의 전도층은 하부 전극의 제 2의 전극부로서 동작한다. 상기 제 2의 전극부의 적어도 일부는 상기 바닥부와 상기 제 2의 전극부 사이에 제 1의 갭이 형성되고 상기 측벽부와 상기 제 2의 전극부 사이에 제 2의 갭이 형성되도록 상기 내부 공간 내에 위치된다.
단계 (h)에 있어서, 상기 제 1의 스페이서 층과 상기 제 1의 스페이서 층의 개구 내에 남은 제 2의 스페이서 층이 완전히 제거된다.
단계 (i)에 있어서, 커패시터 유전체가 상기 하부 전극의 제 2의 전극부와 상기 하부 전극의 제 1의 전극부의 노출된 영역 상에 형성된다.
단계 (j)에 있어서, 상기 하부 전극의 제 1의 전극부와 상기 하부 전극의 제 2의 전극부 사이의 상기 제 1 및 제 2의 갭을 채우도록 상부 전극이 상기 커패시터 유전체 상에 형성된다.
본 발명의 제 2의 양상에 따른 커패시터 제조 방법에 있어서, 상기 제 1의 스페이서 층은 상기 단계 (b)에서 상기 층간 유전층 위에 형성되는데, 여기서 상기 제 1의 스페이서 층은 상기 층간 유전층을 선택적으로 노출시키는 개구를 구비한다. 상기 제 1의 전도층은 상기 단계 (c)에서 상기 제 1의 스페이서 층을 피복하기 위해 상기 층간 유전층 상에 형성된다. 상기 제 2의 스페이서 층은 상기 단계 (d)에서 상기 제 1의 전도층 상에 형성된다. 그 다음, 상기 제 2의 스페이서 층과, 상기 제 1의 전도층, 및 상기 층간 유전층이 선택적으로 제거되어, 상기 단계 (e)에서 상기 제 2의 스페이서 층과, 상기 제 1의 전도층, 및 상기 층간 유전층을 관통하는 콘택트 홀을 형성하게 된다.
또한, 상기 단계 (f)에서, 상기 제 2의 전도층은 상기 제 1의 전도층과 접촉되도록 상기 제 2의 스페이서 층 상에 형성된다. 상기 단계 (g)에서, 상기 제 2 및 제 1의 전도층과 상기 제 2의 스페이서 층은 상기 제 1의 스페이서 층이 노출될 때까지 선택적으로 제거되어, 상기 제 1의 스페이서 층의 개구 내에 제 2의 스페이서 층과 제 2 및 제 1의 전도층을 선택적으로 남기게 된다.
상기 제 1의 스페이서 층의 개구 내에 남은 상기 제 1의 전도층은 하부 전극의 제 1의 전극부로서 동작하는데, 여기서 상기 제 1의 전극부는 바닥부와 상기 바닥부의 주변으로부터 위쪽으로 연장하는 측벽부를 포함한다. 상기 바닥부와 측벽부는 내부 공간을 형성한다.
상기 제 1의 스페이서 층의 개구 내에 남은 제 2의 전도층은 하부 전극의 제 2의 전극부로서 동작한다. 상기 제 2의 전극부의 적어도 일부는 상기 바닥부와 상기 제 2의 전극부 사이에 제 1의 갭이 형성되고 상기 측벽부와 상기 제 2의 전극부 사이에 제 2의 갭이 형성되도록 상기 내부 공간 내에 위치된다.
또한, 상기 단계 (h)에서, 상기 제 1의 스페이서 층의 개구 내에 남은 제 2의 스페이서 층과 제 1의 스페이서 층은 완전히 제거된다.
따라서, 본 발명의 제 1의 양상에 따른 커패시터가 제조될 수 있다. 특별한 공정이 필요 없기 때문에, 본 방법은 쉽게 실현될 수 있다. 즉 커패시터가 쉽게 제조될 수 있다.
본 발명의 제 2의 양상에 따른 방법의 양호한 실시예에서, 하부 전극의 제 2의 전극부로서 동작하는 상기 제 1의 스페이서 층의 개구 내에 남은 제 2의 전도층은 층간 유전층과 기판 또는 콘택트 홀을 통해 기판 내에 형성된 도전성 영역 사이에 형성된 배선층과 접촉되어 전기적으로 연결된다.
본 발명의 제 2의 양상에 따른 방법의 다른 양호한 실시예에 있어서, 제 1의 전극부의 바닥부는 원형 판 형상이고 그 측벽부는 원통형이다. 제 2의 전극부는 원형 판 형상이다.
본 발명의 제 2의 양상에 따른 방법의 다른 양호한 실시예에 있어서, 상기 단계 (g)는 에치백(etch back) 공정에 의해 달성된다.
본 발명의 제 2의 양상에 따른 방법의 또 다른 양호한 실시예에 있어서, 상부 전극의 표면을 평탄화하는 단계가 상기 단계 (j) 이후에 부가적으로 수행된다.
본 발명의 제 2의 양상에 따른 방법의 또 다른 양호한 실시예에 있어서, 제 1 및 제 2의 스페이서 층은 상기 단계 (h)에서 에칭 공정에 의해 동시에 제거된다.
본 발명이 쉽게 실현될 수 있도록 본 발명이 첨부된 도면을 참조하여 하기에 설명된다.
도 1은 종래 기술의 반도체 메모리 장치의 축전 커패시터의 구성을 도시하는 개략적인 부분 단면도.
도 2a 내지 도 2h는 도 1의 종래 기술의 축전 커패시터의 제조 방법의 공정 단계를 도시하는 개략적인 부분 단면도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 축전 커패시터의 구성을 도시하는 개략적인 부분 단면도.
도 4a 내지 도 4h는 도 3의 축전 커패시터의 제조 방법의 공정 단계를 도시하는 개략적인 부분 단면도.
도 5는 도 3의 실시예에 따른 축전 커패시터의 하부 및 상부 전극의 레이아웃을 도시하는 개략적인 평면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 반도체 기판 2 : 분리 유전체
3 : 게이트 전극 4 : 제 1의 층간 유전층
5 : 제 2의 층간 유전층 6 : 배선층
7 : SiNx층 10 : 제 1의 전극부
10a : 바닥부 10b : 측벽부
12 : 패턴화된 레지스트 막 13 : 제 2의 전극부
13a : 메인부 13b : 접촉부
14 : 커패시터 유전체 15 : 상부 전극
16 : 하부 전극 20 : 게이트 절연체
22 : 콘택트 홀 21a, 21b : 소스/드레인 영역
30 : 축전 커패시터 31 : MOSFETs
본 발명의 양호한 실시예가 첨부된 도면을 참조로 하기에 상세히 설명될 것이다.
도 3은 반도체 메모리 장치의 메모리 셀의 일부를 도시하는데, 여기서 본 발명에 따른 축전 커패시터(30)는 MOSFETs(31)와 함께 반도체 기판(1)의 표면 상에 형성된다. 메모리 장치는 기판(1) 상에서 규칙적으로 배열된 다수의 메모리 셀을 포함한다. 각각의 셀은 하나의 MOSFET(31)와 대응하는 하나의 커패시터(30)로 구성된다.
분리 유전체(2)는 기판(1)의 표면 상에 선택적으로 형성되어, 활성 영역(도시되지 않음)을 한정한다. 상기 활성 영역의 각각에 있어서, 게이트 절연체(20)는 기판(1)의 표면 상에 선택적으로 형성되고, 게이트 전극(3)은 상기 게이트 절연체(20) 상에 형성되며, 한 쌍의 소스/드레인 영역(21a 및 21b)이 상기 게이트 전극(3)의 각각의 측면에서 기판(1) 내에 형성된다. 상기 한 쌍의 소스/드레인 영역(21a 및 21b)과, 게이트 절연체(20), 및 게이트 전극(3)이 상기 활성 영역의 각각에서 MOSFET(31)를 구성한다. 따라서, MOSFETs(31)는 각각의 활성 영역 내에 위치된다.
상기 분리 유전체(2)와, 게이트 전극(3), 및 상기 소스/드레인의 쌍(21a 및 21b)을 피복하기 위해 제 1의 층간 유전층(4)이 형성된다. 제 2의 층간 유전층(5)은 상기 제 1의 층간 유전층(4) 상에 형성된다. 배선층(6)이 상기 층(5) 내에 형성되기 때문에, 상기 층(5)은 상기 제 1의 층간 유전층(4)보다 더 두껍다. 상기 배선층(6)은 상기 소스/드레인 영역(21a)과 전기적으로 연결된다. 상기 배선층(6)은 도 3에 도시된 장치의 단면에서는 도시되지 않고 파선으로 도시되어 있다.
SiNx층(7)이 상기 제 2의 층간 유전층(5) 상에 형성된다. 상기 층(7)은 상기 층(7) 위에 놓여 있는 층을 에칭하는 공정에서 에칭 중지층으로서 동작하는데, 이것은 나중에 설명된다.
각각의 메모리 셀의 전하 축전 전극으로서 동작하는 하부 전극(16)은 SiNx층(7) 상에 규칙적으로 배열되도록 형성된다. 각각의 전극(16)은 제 1의 전극부(10)와 제 2의 전극부(13)에 의해 형성된다.
상기 하부 전극(16)의 상기 제 1의 전극부(10)는 상기 SiNx층(7) 상에 형성된 원형 판 형상의 바닥부(10a)와 상기 바닥부(10a)의 주변으로부터 위쪽으로 연장하는 원통형 측벽부(10b)를 구비한다. 이들 바닥부(10a)와 측벽부(10b)는 원통형 내부 공간을 형성한다.
상기 제 2의 전극부(13)는 상기 측벽부(10b)의 직경보다 작은 직경을 갖는 원형 판 형상의 메인부(13a)와 상기 메인부(13a)로부터 아래쪽으로 연장하는 기둥 형상의 접촉부(13b)를 구비한다. 전체 바닥부(13a)는 상기 제 1의 전극부(10)의 바닥부(10a)와 측벽부(10b)에 의해 한정된 내부 공간 내에 위치된다.
상기 메인부(13a)의 바닥면은 상기 바닥부(10a)의 상면과 거의 평행하고 이 상면에 대향된다. 상기 메인부(13a)의 외측면은 상기 측벽부(10b)의 내부 측면과 평행하고 이 측면에 대향된다. 상기 메인부(13a)는 상기 바닥부(10a)로부터 작은 갭만큼 떨어져 있다. 상기 메인부(13a)는 상기 측벽부(10b)로부터 또 다른 작은 갭만큼 떨어져 있다.
상기 접촉부(13b)는 상기 콘택트 홀(22) 중 대응하는 콘택트 홀 내에 위치된다. 상기 홀(22)의 각각은 상기 제 1의 전극부(10)의 바닥부(10a)와, SiNx층(7), 및 상기 제 2 및 제 1의 층간 유전층(5 및 4)을 관통하여, 소스/드레인 영역(21b) 중 대응하는 소스/드레인 영역에 도달한다.
상기 바닥부(10a)의 내부 단부(inner end)는 상기 홀(22) 내에서 접촉부(13b)의 외부 면과 접촉되어, 상기 제 2의 전극부(13)를 상기 제 1의 전극부(10)와 전기적으로 연결시킨다.
상기 하부 전극(16)의 상기 제 1 및 제 2의 전극부(10 및 13)의 노출된 영역을 따라 연장하도록 막 형상의 커패시터 유전체(14)가 형성된다. 상기 유전체(14)는 인접하는 하부 전극(16)을 통해 상기 전극(16)의 노출된 영역뿐만 아니라 SiNx층(7)의 노출된 영역과도 접촉된다. 따라서, 제 1 및 제 2의 전극부(10 및 13)의 노출된 영역은 상기 유전체(14)의 한 쪽과 완전히 접촉하게 된다. 상기 유전체(14)는 모든 하부 전극(16)에 대해서, 즉 모든 셀에 대해서 공통으로 사용된다.
편평한 표면을 갖는 공통 상부 전극(15)이 상기 커패시터 유전체(14)의 다른 쪽에 형성된다. 상기 전극(15)은 모든 하부 전극(16)의 제 1 및 제 2의 전극부(10 및 13) 사이의 갭으로 연장한다. 다시 말하면, 상기 갭은 유전체(14)와 전극(15)으로 채워진다. 상기 전극(15)은 모든 하부 전극(16) 또는 모든 셀에 대해서 공통으로 사용된다.
하부 전극(16)과, 커패시터 유전체(4), 및 상부 전극(15)은 각각의 메모리 셀의 축전 커패시터(30)를 구성한다.
다음으로, 도 3의 실시예에 따른 축전 커패시터(30)를 갖는 반도체 메모리 장치의 제조 방법이 도 4a 내지 도 4h를 참조하여 하기에 설명된다.
먼저, 도 4a에 도시된 바와 같이, SiO2로 이루어진 분리 유전체(2)가 실리콘 기판(1)의 표면 상에 선택적으로 형성되어 활성 영역을 한정한다. 다음으로, SiO2층(도시되지 않음)이 상기 기판(1)의 전체 표면 상에 형성되고 불순물이 도핑된(즉, n형 또는 p형) 폴리실리콘층(도시되지 않음)이 상기와 같이 형성된 SiO2층 상에 적층된다. 그 다음 상기 SiO2와 폴리실리콘층은 특정 형상을 갖도록 패턴화되어 상기 각각의 활성 영역 내의 기판의 표면 상에서 게이트 절연체(20)와 게이트 전극(3)을 형성하게 된다.
분리 유전체(2)와 게이트 전극(3)을 마스크로서 사용하여 n형 또는 p형 불순물이 상기 기판(1)에 주입되어 각각의 활성 영역 내에 소스/드레인 영역의 쌍(21a 및 21b)을 형성하게 된다. 상기 소스/드레인 영역의 쌍(21a 및 21b)은 대응하는 게이트 전극(3)에 대해서 자기 정렬적으로 형성된다.
이렇게 하여, MOSFETs(31)가 기판(1) 상에 형성되는데, 그 각각은 소스/드레인 영역의 쌍(21a 및 21b)과, 게이트 절연체(20), 및 게이트 전극(3)에 의해 형성된다.
게속해서, SiO2로 이루어진 제 1의 층간 유전층(4)이 전체 기판(1)을 피복하도록 형성된다. 분리 유전체(2)와 MOSFETs(31)는 상기 층(4)에 의해 피복된다. BPSG로 이루어진 제 2의 층간 유전층(5)이 상기 제 1의 층간 유전층(4) 상에 형성된다. 상기 층(5)은 그 내부에 각각의 소스/드레인 영역(21a)에 전기적으로 연결된 배선층(6)을 포함한다. 상기 배선층(6)은 텅스텐 실리사이드(WSi2)로 이루어질 수도 있다.
SiNx층(7)은 CVD 방법에 의해 상기 제 2의 층간 유전층(5) 상에 형성된다. SiO2로 이루어진 제 1의 유전층(8)은 상기 SiNx층(7) 상에 형성된다.
그 다음 개구(9a)를 구비하는 패턴화된 레지스트 막(9)이 상기 층(8) 상에 형성되어, 하부 전극(16)이 형성된 영역을 선택적으로 노출시킨다. 이 단계의 상태가 도 4a에 도시되어 있다.
이 단계에 후속하여, 패턴화된 레지스트 막(9)을 마스크로 사용하여, SiO2로 이루어진 제 1의 유전층이 선택적으로 에칭되고, 그 결과, 도 4b에 도시된 바와 같이, SiNx층(7) 상에 제 1의 스페이서 층(8a)을 형성하게 된다. SiO2로 이루어진 제 1의 스페이서 층(8a)은 하부 전극(16)에 대응하는 위치에서 원형의 개구(28)를 구비한다. 그 다음 상기 레지스트 막(9)은 제거된다. 이 단계의 상태가 도 4b에 도시되어 있다.
그 다음, 도 4c에 도시된 바와 같이, 불순물이 도핑된 폴리실리콘층이 CVD 방법에 의해 SiNx층(7) 상에 적층되어, 제 1의 전도층(40)을 형성하게 된다. 상기 층(40)은 제 1의 스페이서 층(8a)과 상기 SiNx층(7)의 노출된 영역과 접촉된다. 예를 들면, 상기 층(40)은 30㎚의 두께를 갖는다.
계속해서, SiO2층이 CVD 방법에 의해 제 1의 전도층(40) 상에 적층되어, 도 4c에 도시된 바와 같이, 제 2의 스페이서 층(11)을 형성하게 된다. 상기 제 2의 스페이서 층(11)은 상기 제 1의 전도층(40)을 따라 연장한다. 예를 들면, 상기 층(11)은 80㎚의 두께를 갖는다. 이 단계의 상태가 도 4c에 도시되어 있다.
계속해서, 도 4d에 도시된 바와 같이, 패턴화된 레지스트 막(12)이 상기 제 2의 스페이서 층(11)에 형성된다. 상기 막(12)은 각각의 소스/드레인 영역(21b)에 대응하는 위치에서 위치된 개구(12a)를 구비한다. 이 단계의 상태가 도 4d에 도시되어 있다.
상기 패턴화된 레지스트 막(12)을 마스크로 사용하여, 제 2의 스페이서 층(11)과 제 1의 전도층(40)과, SiNx층(7), 및 제 2 및 제 1의 층간 유전층(5 및 4)이 선택적으로 그리고 계속해서 에칭된다. 이렇게 하여, 콘택트 홀(22)이 형성되어 상기 층(11, 40, 7, 5 및 4)을 관통하게 되고, 그 결과, 도 4e에 도시된 바와 같이, 하부의 소스/드레인 영역(21b)을 노출시키게 된다. 그 다음 상기 레지스트 막(12)은 제거된다. 이 단계의 상태가 도 4e에 도시되어 있다.
계속해서, 두껍고 불순물이 도핑된 폴리실리콘층이 CVD 방법에 의해 제 2의 스페이서 층(11) 상에 적층되어, 도 4f에 도시된 바와 같이, 제 2의 전도층(43)을 형성하게 된다. 상기 층(43)은 콘택트 홀(22)과 개구(28a)의 내부를 채우기에 충분한 두께를 갖는다. 예를 들면, 상기 층(43)은 500㎚의 두께를 갖는다. 이 단계의 상태가 도 4f에 도시되어 있다.
다음으로, 제 1의 스페이서 층(8a)의 상부가 노출될 때까지 제 2의 전도층(43)과, 제 2의 스페이서 층(11), 및 제 1의 전도층(40)이 에치백(etch back)된다. 이렇게 하여, 도 4g에 도시된 바와 같이, 개구(28) 외부에 존재하는 상기 층(40 및 43)의 부분은 제거된다. 따라서, 제 1 및 제 2의 전도층(40 및 43)은 개구(28) 내에서만 선택적으로 남게된다. 개구 내에 남은 제 1의 전도층(40)은 하부 전극(16)의 제 1의 전극(10)을 구성하는데, 이것은 SiNx층(7) 상에 위치되어 있다. 개구(28) 내에 남은 제 2의 전도층(43)은 하부 전극(16)의 제 2의 전극(13)을 구성하는데, 이것은 상기 SiNx층(7)으로부터 약간 올려져 있다. 이 단계의 상태가 도 4g에 도시되어 있다.
에칭 중지층으로서 SiNx층(7)을 사용하여, 남아 있는 제 1 및 제 2의 스페이서 층(8a 및 11)이 완전히 제거된다. 이렇게 하여, 도 4h에 도시된 바와 같이, 상기 제 1의 전극부(10) 중 두 인접하는 전극부 사이에 갭(24)이 형성되고 동시에 제 1 및 제 2의 전극부(10 및 13) 사이에 갭(25)이 각각 형성된다. 상기 갭(24)은 상기 제 1의 전극부(10)를 서로 분리시킨다. 상기 갭(25)은 상기 제 1 및 제 2의 전극부(10 및 13)의 내부 면을 노출시킨다. 이 단계의 상태가 도 4h에 도시되어 있다.
또한, 도 3에 도시된 바와 같이, 하부 전극(16)의 제 1 및 제 2의 전극부(10 및 13)의 노출된 영역과 SiNx층(77)의 노출된 영역을 피복하기 위해 커패시터 유전체(14)가 형성된다. 상기 층(7)으로서, 예를 들면, SiO2층과 SiNx층의 적층 구조가 사용된다.
마지막으로, 예를 들면 200㎚의 두께를 갖는 불순물이 도핑된 폴리실리콘층이 CVD 방법에 의해 커패시터 유전체(14) 상에 적층된다. 이렇게 적층된 폴리실리콘층의 상부는 필요에 따라 평탄화된다. 이렇게 하여, 도 3에 도시된 바와 같이, 공통 상부 전극(15)이 형성된다.
상기 상술된 공정 단계를 통해, 메모리 셀에 축전 커패시터(30)와 MOSFETs(31)를 장착한 반도체 메모리 장치가 제조된다.
본 발명의 실시예에 따른 축전 커패시터(30)에 있어서, 하부 전극(16)은 제 1 및 제 2의 전극부(10 및 13)에 의해 형성된다. 제 1의 전극부(10)는 원형 판 형상의 바닥부(10a)와 상기 바닥부(10a)의 주변으로부터 위쪽으로 연장하는 원통형 측벽부(10b)를 포함한다. 제 2의 전극부(13)는 제 1의 전극부(10)에 의해 형성된 내부 공간 내에 위치된다. 상기 제 1의 전극부(10)의 바닥부(10a)와 측벽부(10b)는 상기 갭(25)에 의해 제 2의 전극부(13)로부터 분리된다. 커패시터 유전체(14)는 하부 전극(16)의 제 1 및 제 2의 전극부(10 및 13)와 상부 전극(15)을 따라 연장한다. 상부 전극(15)은 상기 갭(24 및 25)을 채우기 위해 형성된다.
결과적으로, 하부 전극과 상부 전극(10 및 15) 사이의 유효 표면 면적은 쉽게 증가되어, 커패시터(30)가 소형화되는 경우에도 만족할 만큼 큰 커패시턴스 값을 실현할 수 있다. 따라서, 반도체 메모리 장치의 안정한 동작이 보장될 수 있으며, 이것은 장치의 동작 신뢰성을 증가시킨다.
또한, 상기 상술된 커패시터(30) 제조 방법에 있어서, 상기 갭(24 및 25)은 상기 제 1 및 제 2의 스페이서 층(8a 및 11)의 사용에 의해 형성된다. 따라서, 축전 커패시터(30)가 쉽게 제조될 수 있다.
상기의 설명으로부터 알 수 있는 바와 같이, 상기의 실시예에 있어서 하부 전극(16)의 제 1의 전극부(10)는 거의 원통형을 가지며 제 2의 전극부(13)는 거의 원형 판 형상을 갖는다. 그러나, 본 발명은 이들 모양에 한정되지 않는다. 제 1 및 제 2의 전극부(10 및 13)의 각각은 하기의 특허청구범위에서 한정되는 제한을 만족하기만 한다면 상기와 상이한 임의의 다른 모양을 가질 수 있다.
본 발명의 양호한 형태가 상술되었지만, 본 발명의 취지를 벗어나지 않는 본 발명의 수정예가 행해질 수 있음은 명백하다. 따라서, 본 발명의 영역은 하기의 특허청구범위에 의해서만 한정되어야 한다.

Claims (18)

  1. (a) 층간 유전층을 갖는 기판과;
    (b) 상기 층간 유전층 위에 형성되는 하부 전극으로서,
    서로 연결된 제 1의 전극부와 제 2의 전극부를 구비하고,
    상기 제 1의 전극부는 바닥부와 상기 바닥부의 주변으로부터 위쪽으로 연장하는 측벽부를 포함하고,
    상기 바닥부와 측벽부는 내부 공간을 형성하며;
    상기 제 2의 전극부의 적어도 일부는 상기 바닥부와 상기 제 2의 전극부 사이에 제 1의 갭이 형성되고 상기 측벽부와 상기 제 2의 전극부 사이에 제 2의 갭이 형성되도록 상기 내부 공간 내에 위치되는 상기 하부 전극과;
    (c) 상기 제 1의 전극부의 측벽부와 바닥부의 노출된 영역을 따라서 그리고 상기 제 2의 전극부의 노출된 영역을 따라서 연장하도록 형성된 커패시터 유전체로서, 상기 제 1의 전극부의 상기 측벽부와 상기 바닥부의 상기 노출된 영역과 접촉되고 상기 제 2의 전극부의 노출된 영역을 따라 연장하는 상기 커패시터 유전체와;
    (d) 상기 커패시터 유전체와 접촉하도록 형성된 상부 전극으로서,
    상기 제 1의 갭 내에서 상기 하부 전극의 제 2의 전극부에 대향되고 상기 하부 전극의 제 1의 전극부의 바닥부에 대향되며,
    상기 제 2의 갭 내에서 상기 하부 전극의 제 2의 전극부에 대향되고 상기 하부 전극의 제 1의 전극부의 측벽부에 대향되는 상기 상부 전극을 포함하는 것을 특징으로 하는 커패시터.
  2. 제 1항에 있어서, 상기 제 1의 전극부의 상기 바닥부가 개구를 구비하고 상기 층간 유전체가 개구를 구비하며,
    상기 제 2의 전극부는 상기 층간 유전층과 상기 기판 또는 상기 개구를 통해 상기 기판 내에 형성된 전도성 영역 사이에 형성된 배선층과 접촉되어 전기적으로 연결되는 것을 특징으로 하는 커패시터.
  3. 제 2항에 있어서, 상기 제 1의 전극부의 상기 바닥부는 판 형상이고, 상기 제 2의 전극부는 판 형상의 메인부와 상기 메인부로부터 아래쪽으로 연장하는 접촉부를 포함하며;
    상기 메인부는 상기 하부 전극의 내부 공간 내에 완전히 위치되며, 상기 접촉부는 상기 배선층 또는 상기 전도성 영역에 상기 개구를 통해 접촉되어 전기적으로 연결되는 것을 특징으로 하는 커패시터.
  4. 제 1항에 있어서, 상기 하부 전극의 상기 제 2의 전극부는 메인부와 상기 메인부로부터 상기 기판을 향해 아래쪽으로 연장하는 접촉부를 포함하며;
    상기 접촉부는 상기 제 1의 전극부의 상기 바닥부를 관통하여 접촉되는 것을 특징으로 하는 커패시터.
  5. 제 4항에 있어서, 상기 제 2의 전극부의 상기 접촉부는 상기 층간 유전층 및 상기 기판 또는 상기 개구를 통해 상기 기판에 형성된 전도성 영역 사이에 형성된 배선층과 접촉되어 전기적으로 연결되는 것을 특징으로 하는 커패시터.
  6. 제 4항에 있어서, 상기 제 1의 전극부의 상기 바닥부는 원형 판 형상이고 상기 제 1의 전극부의 측벽부는 원통형이며;
    상기 제 2의 전극부의 상기 메인부는 원형 판 형상인 것을 특징으로 하는 커패시터.
  7. (a) 층간 유전층을 구비하는 기판을 제공하는 단계와;
    (b) 자신을 관통하는 개구를 구비하는 제 1의 스페이서 층을 상기 층간 유전층 위에 형성하는 단계와;
    (c) 상기 제 1의 스페이서 층을 피복하도록 제 1의 전도층을 상기 층간 유전층 상에 형성하는 단계와;
    (d) 상기 제 1의 전도층 상에 제 2의 스페이서 층을 형성하는 단계와;
    (e) 상기 제 2의 스페이서 층과, 상기 제 1의 전도층, 및 상기 층간 유전층을 선택적으로 제거하여, 상기 제 2의 스페이서 층과, 상기 제 1의 전도층, 및 상기 층간 유전층을 관통하는 콘택트 홀을 형성하는 단계와;
    (f) 상기 제 2의 스페이서 층 상에 제 2의 전도층을 형성하는 단계로서,
    상기 제 2의 전도층은 상기 제 1의 전도층과 접촉되는 상기 제 2의 전도층 형성 단계와;
    (g) 상기 제 1의 스페이서 층이 노출될 때까지 상기 제 2의 전도층과 제 1의 전도층 및 상기 제 2의 스페이서 층을 제거하여, 상기 제 1의 스페이서 층의 개구 내에 상기 제 2의 스페이서 층과 상기 제 2의 전도층 및 제 1의 전도층을 선택적으로 남기는 단계로서,
    상기 제 1의 스페이서 층의 개구 내에 남은 제 1의 전도층은 하부 전극의 제 1의 전극부로서 동작하며, 상기 제 1의 전극부는 바닥부와 상기 바닥부의 주변으로부터 위쪽으로 연장하는 측벽부를 포함하고;
    상기 바닥부와 상기 측벽부는 내부 공간을 형성하고;
    상기 제 1의 스페이서 층의 개구 내에 남은 제 2의 전도층은 하부 전극의 제 2의 전극부로서 동작하고;
    상기 제 2의 전극부의 적어도 일부는 상기 바닥부와 상기 제 2의 전극부 사이에 제 1의 갭이 형성되고 상기 측벽부와 상기 제 2의 전극부 사이에 제 2의 갭이 형성되도록 상기 내부 공간 내에 위치되는, 상기 제 1의 스페이서 층의 개구 내에 상기 제 2의 스페이서 층과 상기 제 2의 전도층 및 제 1의 전도층을 선택적으로 남기는 상기 단계와;
    (h) 상기 제 1의 스페이서 층과 상기 제 1의 스페이서 층의 개구 내에 남은 제 2의 스페이서 층을 완전히 제거하는 단계와;
    (i) 상기 하부 전극의 제 2의 전극부와 상기 하부 전극의 제 1의 전극부의 노출된 영역 상에 커패시터 유전체를 형성하는 단계; 및
    (j) 상기 하부 전극의 제 1의 전극부와 상기 하부 전극의 제 2의 전극부 사이의 상기 제 1 및 제 2의 갭을 채우도록 상기 커패시터 유전체 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제 7항에 있어서, 상기 하부 전극의 상기 제 2의 전극부로서 동작하는 상기 제 1의 스페이서 층의 상기 개구 내에 남은 상기 제 2의 전도층은 상기 층간 유전층 및 상기 기판 또는 상기 콘택트 홀을 통해 상기 기판 내에 형성된 전도성 영역 사이에 형성된 배선층과 접촉되어 전기적으로 연결되는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제 7항에 있어서, 상기 제 1의 전극부의 상기 바닥부는 원형 판 형상이고 상기 제 1의 전극부의 측벽부는 원통형이며;
    상기 제 2의 전극부는 원형 판 형상인 것을 특징으로 하는 커패시터 제조 방법.
  10. 제 7항에 있어서, 상기 단계 (g)는 에치백 공정(etch back process)에 의해 수행되는 것을 특징으로 하는 커패시터 제조 방법.
  11. 제 7항에 있어서, 상기 단계 (j) 이후에 상기 상부 전극의 표면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  12. 제 7항에 있어서, 상기 제 1 및 제 2의 스페이서 층은 상기 단계 (h)에서 에칭 공정에 의해 동시에 제거되는 것을 특징으로 하는 커패시터 제조 방법.
  13. 커패시터를 구비하는 반도체 장치 제조 방법에 있어서,
    (a) 층간 유전층을 구비하는 기판을 제공하는 단계와;
    (b) 자신을 관통하는 개구를 구비하는 제 1의 스페이서 층을 상기 층간 유전층 위에 형성하는 단계와;
    (c) 상기 제 1의 스페이서 층을 피복하도록 제 1의 전도층을 상기 층간 유전층 상에 형성하는 단계와;
    (d) 상기 제 1의 전도층 상에 제 2의 스페이서 층을 형성하는 단계와;
    (e) 상기 제 2의 스페이서 층과, 상기 제 1의 전도층, 및 상기 층간 유전층을 선택적으로 제거하여, 상기 제 2의 스페이서 층과, 상기 제 1의 전도층, 및 상기 층간 유전층을 관통하는 콘택트 홀을 형성하는 단계와;
    (f) 상기 제 2의 스페이서 층 상에 제 2의 전도층을 형성하는 단계로서,
    상기 제 2의 전도층은 상기 제 1의 전도층과 접촉되는 상기 제 2의 전도층 형성 단계와;
    (g) 상기 제 1의 스페이서 층이 노출될 때까지 상기 제 2의 전도층과 제 1의 전도층 및 상기 제 2의 스페이서 층을 제거하여, 상기 제 1의 스페이서 층의 개구 내에 상기 제 2의 스페이서 층과 상기 제 2의 전도층 및 제 1의 전도층을 선택적으로 남기는 단계로서,
    상기 제 1의 스페이서 층의 개구의 각각에 남아 있는 상기 제 1의 전도층은 상기 커패시터 각각의 하부 전극의 제 1의 전극부로서 동작하고, 상기 제 1의 전극부는 바닥부와 상기 바닥부의 주변으로부터 위쪽으로 연장하는 측벽부를 포함하고;
    상기 바닥부와 상기 측벽부는 내부 공간을 형성하고;
    상기 제 1의 스페이서 층의 상기 개구의 각각에 남아 있는 상기 제 2의 전도층은 상기 커패시터 각각의 상기 하부 전극의 제 2의 전극부로서 동작하며;
    상기 각각의 개구 내에서, 상기 제 2의 전극부의 적어도 일부는 상기 바닥부와 상기 제 2의 전극부 사이에 제 1의 갭이 형성되고 상기 측벽부와 상기 제 2의 전극부 사이에 제 2의 갭이 형성되도록 상기 내부 공간 내에 위치되는, 상기 제 1의 스페이서 층의 개구 내에 상기 제 2의 스페이서 층과 상기 제 2의 전도층 및 제 1의 전도층을 선택적으로 남기는 단계로서,
    (h) 상기 제 1의 스페이서 층과 상기 제 1의 스페이서 층의 개구 내에 남은 제 2의 스페이서 층을 완전히 제거하는 단계와;
    (i) 상기 하부 전극의 제 2의 전극부와 상기 하부 전극의 제 1의 전극부의 노출된 영역 상에 커패시터 유전체를 형성하는 단계; 및
    (j) 상기 하부 전극의 제 1의 전극부와 상기 하부 전극의 제 2의 전극부 사이의 상기 제 1 및 제 2의 갭을 채우도록 상기 커패시터 유전체 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 13항에 있어서, 상기 하부 전극의 상기 제 2의 전극부로서 동작하는 상기 제 1의 스페이서 층의 상기 개구의 각각에 남아 있는 상기 제 2의 전도층은 상기 층간 유전층과 상기 기판 또는 상기 콘택트 홀을 통해 상기 기판 내에 형성된 전도성 영역 사이에 형성된 배선층에 접촉되어 전기적으로 연결되는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 13항에 있어서, 상기 제 1의 전극부의 상기 바닥부 각각은 원형 판 형상이고 상기 제 1의 전극부의 측벽부 각각은 원통형이며;
    상기 제 2의 전극부 각각은 원형 판 형상인 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제 13항에 있어서, 상기 단계 (g)는 에치백 공정에 의해 실행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제 13항에 있어서, 상기 단계 (j) 이후에 상기 상부 전극의 표면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제 13항에 있어서, 상기 제 1 및 제 2의 스페이서 층은 상기 단계 (h)에서 에칭 공정에 의해 동시에 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
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