TW448559B - Semiconductor capacitor and its manufacturing method - Google Patents

Description

448559 五、發明說明（ο 發明之領域 本發明係有關一種半導體元件，特別有關於一種半導 體元件的電容器結構’可以應用於半導體記憶體元件之儲 存電容器及其製造方法D 背景說明 在半導體6己憶體元件（mem〇ry device)中’儲存電容 器（storage capacitor)是記憶胞（mem〇ry cell)的主要構 成要素。 一般來說’記憶胞的輸出電壓會與儲存電容器的電容 值成比例，因此儲存電容器必須具備足夠大的電容值以確 保記憶胞的穩定操作或是促進記憶胞的操作穩定性。另一 方面’隨著新近製程將記憶胞微小、整合，電容器必須被 進一步小型化，因此近年來迫切需要發展出新的電容器結 構’使其於微小化的記憶胞仍具有足夠大的電容值。為了 達成這種需求’目前已經發展並揭示出許多種電容器結 構’而其中一種結構係如第1圖所示。 第1圖顯示習知部份之半導體記憶體元件之記憶胞。 習知儲存電容器1 3 〇係沿著金屬_氧化_半導體場效果電晶 體131(Metal-Oxide-Semiconductor Field-Effect

Transistors，簡稱M0SFET)形成於半導體基材1〇1的表面 上。一M0SFET 131與一相對應之電容器13{)便構成一記憶 胞。 一絕緣介電層1 02係選擇性地形成於基材丨〇1上，以定

Fi^a

五、發明說明（2) 義出有效區域（未顯示）。在每一個有效區域上，一閘極絕 緣體1 2 0係選擇性地形成於基材1 〇 1之表面上；一閘極電極 1 0 3係形成於閘極絕緣體1 2 0上；以及一對源極/;及極區域 121a、121b係分別形成於間極電極1〇3兩側之基材ιοί中。 這一對源極/汲極區域1 21 a、1 21 b、閘極絕緣體1 2 〇以及間 極電極103構成每一個有效區域上的MOSFET 31，因此每_ 個MOSFET 131各自形成於每一個有效區域上。 一第一層間介電層1 0 4係覆蓋於絕緣介電層丨〇 2、問極 電極103以及源極/汲極區域121a、121b上。一第二層間介 電層105係形成於第一層間介電層1〇4表面上。由於一導線 層106形成於第二層間介電層105内，因此整個第二層間介 電層105的厚度較第一層間介電層的厚度大。導線層 1 06電連接於源極/汲極區域121a，由於導線層1 〇6無法顯 不於第1圖所示之元件的剖面示意圖中，因此以虛線表 示。 一氮化矽（Si Nx)層1 07係形成於於第二層間介電層1〇5 上，用來作為後續於氮化矽層丨〇7上進行蝕刻製成時的一 蝕刻停止層。 複數個接觸洞1 2 2係穿透氮化矽層丨〇 7、第二層間介電 層1 05以及第一層間介電層丨〇4，而到達相對應之源極/汲 極區域12 lb暴露的表面上。接觸洞丨22内填滿一導電接觸 插塞117，@導電接觸插塞117的底部係與相對應之源極/ 汲極區域121b形成電連接。 用來作為每一記憶胞之電荷儲存電極之複數個下電極

第6頁 448559 五、發明說明（3) 116係形成於氮化矽層107上，並覆蓋住每一個有效區域。 複數個下電極11 6之間有小間隙’會將其隔離開來。如第] 圖所示’每一個下電極116包含有一圓盤狀的底部1163以 及一與其底部116a周邊連接之圓柱狀侧壁ii6b。側壁116b 係自底部11 6 a之周邊向上延伸’而底部】丨6 a之中央部位係 欲相對應之接觸插塞117形成電連接。 一電容介電層114係覆蓋於下電極116之所有表面上， 電容介電層114不僅與下電極Π6之暴露表面接觸，而且經 由相鄰下電極11 6之間的間隙，電容介電層丨丨4可以與氮石夕 層107接觸。電容介電層114通用於所有記憶胞之下電極 116 中。 一上電極115係延伸形成於電容介電層114上，面對所 有的下電極116 ’通用於所有記憶胞之下電極jig中。。 下電極116 '電容介電層114與上電極115即構成了每 一個記憶胞之儲存電容器130。每一個MOSFET 131以及_ 相對應之電容器1 3 1即構成一個記憶胞。 接下來’配合所附圖示第2A〜2H圖，詳細說明第j圖所 示習知具有儲存電容器1 30之半導體記憶體元件的製作 法。 首先’如第2 A圖所示’由S i 〇2所構成之絕緣介電層 102係選擇性地形成於基材1〇1之表面上，以定義出複數 有效區域《然後，在整個基材1〇1之表面依序形成一 固 層（未顯示）以及一雜質摻雜（η型或p型）多晶矽層（未顯2 示）’再將Si Ο?層與多晶矽層的圖案定義成一預定的形

448559 五、發明說明（4) 狀，便於基材1 〇 1上形成閘極絕緣層1 2 0以及閘極電極 103 ° 利用閘極絕緣層1 2 0以及閘極電極1 〇 3作為一幕罩，選 擇性地將η型或p型雜質植入基材1 〇 1中，藉由相對應之閘 極電極1 0 3作自行對準，以分別於有效區域上形成複數對 源極/沒極區域121a、121b。 至此，複數個MOSFET 131已經製作形成於基材1上， 每一個MOSFET 1 31包含有一對源極/汲極區域1 21a、 1 21 b、閘極絕緣體1 2 〇以及閘極電極1 〇 3。 隨後’由Si 02所構成之第一層間介電層1〇4係形成於 整個基材101上’以覆蓋住絕緣介電層102以及MOSFET 131。然後，於第一層間介電層1〇4上形成由BPSG，所構成 之第二層間介電層105，其内所包含之導線層1〇6係由矽化 鎢（tungsten silicide，WSi2)所構成且與相對應之源極/ 汲極區域1 2 1 a形成電連接。跟著利用化學氣相沈積 (chemical vapor deposition, CVD)法，於第二層間介電 層105形成氮^匕梦層1〇7。 其後’於氮化矽層1 0 7上形成一圖案化之抗阻薄膜 109 ’其具有複數個開口 i〇9a ’係用來形成接觸洞122，且 位於每個源極/及極區域121b的正上方。進行至這個階段 的狀態如第2A圖所示。 接續的步驟中’利用圖案化之抗阻薄膜丨〇9作為一幕 罩’選擇性地連續蝕刻去除氮化矽層丨〇7、第二層間介電 層105以及第一層間介電層1〇4，以形成複數個穿透氮化矽

448559 五、發明說明（5) ---- 層107、第二層間介電層1〇5以及第一層間介電層的接 ，洞lj2，直到暴露出底部之源極/汲極區域121匕。隨後將 抗阻薄膜1 0 9去除。進行至這個階段的狀態如第2B圖所 示。 之後，於氤矽層107上沈積一第一導電層（未顯示）， 其具有足夠的厚度可以填滿接觸洞丨22。舉例來說，苐一 導電層可為雜質摻雜（n型或p型）多晶矽層。然後對第一導 電層進行回蝕刻’直到暴露出氮矽層〗〇 7，以選擇性地留 下接觸洞122内的第一導電層。如第2C圖所示，殘留於接 觸洞122内的第一導電層’便形成導電接觸插塞。 其後，如第2D圖所示，於氮矽層107上形成一第一 Si 〇2層108 ’係與插塞117之頂部接觸。接著於第一 31〇2層 1 08上形成一圖案化之抗阻薄膜丨丨2，其具有複數個開口 112a’使下電極116可以形成於暴露之區域表面上。利用 抗阻薄膜112作為一幕罩，選擇性地蝕刻第一Si02層1 08， 以於氮矽層107上形成一側壁子層108a，如第2E圖所示。 側壁子層1 0 8 a包含有複數個開口 1 2 8，係將下面之氮矽層 107以及接觸插塞117頂部的表面暴露出來，用來定義下電 極 11 6。 接下來，如第2F圖所示，將利用一由雜質摻雜多晶矽 (η型或p型）所構成之第二導電層113形成於氮矽層1〇7上， 並覆蓋住側壁子層108a以及接觸插塞117頂部的表面。然 後利用CVD法，於第二導電層Π3上形成一第二Si02層 111 ，第二Si02層111的厚度足夠埋覆側壁子層l〇8a的開口

4 4 8 5 5 9 五、發明說明（6) 128 之後，連續地回蝕刻去除第二s丨〇2層丨丨i、第二導電 層113、」直到暴露出侧壁子層丨08a的頂部。因此，如第 2G圖所示，存在於開口丨28外部之部分第二導電層11 3會被 選擇性地蝕刻掉，而選擇性地只留下開口128内部的第二 導電層43。結果殘留的部分第二導電層113，係於 107上方形成下電極116。 為了完全移除側壁子層l〇8a與殘留的第二§丨〇2層 1 1 1，便以氮矽層1 〇 7作為一蝕刻停止層，進一步將側壁子 層108a、第二Si〇2層in蝕刻去除，如第2H圖所示。 接下去，如第1圖所示，將具有Si〇2層、以1層的層化 結構之電容介電層114形成覆蓋於下電極U6上，則電容介 電層114可以經由下電極116之間的間隙與氮矽層1〇7的暴 露表面接觸。 最後，如第1圖所示，由雜質摻雜多晶矽所構成之上 電極115，沿著電容介電層14表面形成於電容介電層η 上’便製作完成習知具有儲存電容器丨3 〇之半導體記憶體 元件。 就上述可知，如第1圖所示之習知儲存電容器13〇，藉 由下電極116之圓柱狀側壁ii6b，可以增加上電極115與下 電極116之間面對的面積，進而提高其電容值。但是，對 於進一步微小化、積體化之儲存胞的處理上，並無法' 理想的電容值。 、’'嘎成 此外，日本專利9-2751 94(發表於1997, 10)揭示另〜

第10頁 448559 五、發明說明（7) 種儲存電V容器結構’其下電極具有一雙重圓柱結構，即同 心的内、外圓柱部分，可以獲得較大的電容值。但是，對 於進一步微小化、積體化之儲存胞的處理上，仍無法達成 理想的電容值。 … 概括來說，在微小化製程中，上述之習知.雪. 無法達成理想的電容值，不能將足夠數量的電荷儲存在i 述之習知儲存電容器中，因此無法確保記憶胞之穩定操 作’這個問題會降低半導體記憶體元件的操作可靠性。 發明概述 有鑑於此，本發明之目的係在於提出一種電容器及其 製作方法，可以容易地增加電容器之上電極與下電極之間 面對的面積大小，以解決上述之問題。 本發明之另一目的係在於提出一種電容器及其製作方 法’在微小化製程中，使其電容值夠大而能確 ^ 憶體元件的操作穩定性 料導體$ 本發明提出一種電容器，包括有： (a) —基材，基材包含有一層間介電層； (b) —下電極’係形成於層間介電層上； 下電極包含有互相連結之一第一電極區以及—第二電 極區， 第一電極區分為一底部區以及一侧壁區，側壁區係由 底部區之一周邊向上延伸， 底部區以及側壁區構成一内部空間；

第11頁 448 5 5 9 五、發明說明（8) 筮- ft電極區之至少—部分區域係位於内部空間内± 第-電極區之部分區域與底部區形成一第一二:間；，使 -下電極之部分區域與侧壁區形成一第二間隙：、使第 區與該c)側；L: ί: :成Γ!第-電極區之底部 L_ Α次篇第一電極區之部分區域之 ^容介電層係沿著第1電極區的|露表面—雷 之底部區與侧壁區的暴露表面接觸：以& 、電極 (d) —上電極係形成接觸於電容介電層； 内之對第一電極區之底部區以及位於第-間隙 上電極係面對第一電極區區 内之第二電極區。 汉位於第—間隙 下電極包含有互相連結之第一電極區以及第二電 ‘側i;電極區f為底部區以及由底部區之周邊向上延伸 土品，且底部區以及側壁區構成内部空間。第二雷上 :1 ^::部f區域係位於内部空間β ’使第二電極區之 二刀區域與底部區形成第—間隙，並使第二下電極之 區域與側壁區形成第二間隙。 。刀 一而且，上電極係面對第一電極區之底部區以及位於第 -間隙内之第二電極區。甚至，丨電極係面對第一電極區 夂側壁區以及位於第二間隙内之第二電極區。 因此，不論是否進行微小化製程，都可以容易地增加 上電極與下電極之間面對的面積，以使其電容值夠大而能 確保半導體記憶體元件的操作穩定性。 麵 第12頁 448559 五、發明說明（9) 下電·極之第一電極區之底部區包含有開口，且層間界 電層包含有開口。第二電極區之另一部分區域係與設於層 間界電層與基材之間的導線層電連接，或是經由開口與設 於基材内之導電區域電連接。 第一電極區之底部區為平台狀，第二電極區包含有平 台狀之主要區以及從主要區向下延伸的接觸區。其中主要 區係完全位於該下電極之内部空間中，而該接觸區係經由 該開口與該導線層或導電區域形成電連接。 第^一電極區包含有主要區以及從該主要區向下延伸的 接觸區，且其中接觸區係穿過第一電極區之底部區與其接 觸。 第二電極區之接觸區係與形成於層間介電層與基材之 間的導線層電連接或是藉由開口與形成於基材中的導電區 域電連接。 第一電極區之底部區係為圓盤狀，該第一電極區之側 壁區係為圓柱狀，且該第一電極區之主要區為圓盤狀。 本發明另外提出一種電容器的製作方法，其步驟包括 有： (a) 提供一基材，基材包含有一層間介電層； (b) 於層間介電層上艰成一第一側壁子層； 第一側壁子層包含有一開口穿透第一侧壁子層； (c) 於層間介電層上形成一第一導電層，以覆蓋住第 一側壁子層； (d) 於第一導電層上形成一第二側壁子層；

第13頁 448559 五、發明說明¢10) (e) 選擇性移除第二側壁子層、第一導電層以及層間 介電層，以穿越第二側壁子層、第一導電層以及層間介電 層而形成一接觸洞； (f) 於第二側壁子層上形成一第二導電層； 第二導電層係與第一導電層接觸； (g) 選擇性移除第二導電層、第一導電層以及第二側 壁子層直到暴露出第一側壁子層，以選擇性留下第一側壁 子層之開口内的第二導電層、第一導電層以及第二側壁子 層； 殘留於開口内之第一導電層是用來作為一下電極之第 一電極區，其中第一電極區包含有一底部區以及一由底部 區之一周邊向上延伸之側壁區； 底部區以及側壁區係構成一内部空間； 殘留於開口内之第二導電層是用來作為下電極之第二 電極區， 第二電極區之至少一部分區域係位於内部空間内，使 第二電極區之部分區域與底部區形成一第一間隙，並使第 二下電極之部分區域與側壁區形成一第二間隙； (h )完全去除殘留於開口内之第二側壁子層以及第一 側壁子層； (i) 於下電極之第一電極區與第二電極區之暴露的表 面上形成一電容介電層：以及 (j) 於電容介電層上形成一上電極以填滿第一電極區 與第二電極區之間的第一間隙與第二間隙。

第14頁 448 5 5 9 五、發明說明（11) '~ ---- ^ iV V ^ / } 導電層以及層間介電層 而且在步驟（f)中 層，使第二導電層與第 擇性移除第二導電層、 暴露出第一側壁子層， 第一、側壁子層係於步驟（b)中形成，且第—側壁子層 包含有開口穿透第一側壁子層。第一導電層係於步驟（c) 中形成，第二側壁子層係於步驟（d)中形成於第一導電層 上。接著於步驟（e)中，選擇性移除第二側壁子層、第一 ，以形成接觸洞。 ，於第二側壁子層上形成第二導電 一導電層接觸。在步驟（g) _，選 第一導電層以及第二侧壁子層直到 ^ "以選擇性留下第一侧壁子層之開口 内的第二導電層、第一導電層以及第二側壁子 殘留於開口内之第一導電層是用來作為—下電極之第

;電極區，其中第-電極區包含有一底部區以及一由底部 區之一周邊向上延伸之側壁區。底邱F 一内部空間。 •底#£以及側壁區係構成 殘留於開口内之第二導電層是用來作為下 電極區’第二電極區之至少一邱八 之第一 内，使第二電極區之部/區域= = 部空間 並使第二下電極之部分區域壁^第一間隙， 在步驟⑻中，完全去 〔，成一第二間隙β 層以及第一側壁子層。 笔4於開口内之第二側壁子 因此，便形成本發明之電 ;:因此本發明方法相當 ’由二不需要特別 谷器报容易製作。 仃’也就是說本發明 殘留於第一側壁子層 電 于層之開口内的第二導電層是

448559 五、發明說明（12) ' 為下電極之第二電極區’係與一設於層間界電層與基材之 間的導線層電連接’或是經由接觸洞與—設於基材内之導 電區域電連接。 第一電極之底部區是圓盤狀’第~電極之側壁區是圓 柱狀’且第二電極區是圓盤狀。 步驟（g)係由一回蝕刻製成所完成。 化 於步驟(j)之後另包含有一步驟將上電極之表面平坦 於步驟（h)中，第一側 被一蝕刻製程去除。 壁子層與第二側壁子層係同時 圖式簡單說明 為讓本發明之上述目的、 懂，下文特舉較佳實施例，並；=能二明顯易 如下： 咐圖式，作詳細說明 第1圖係顯示習知半導體記憶 胞。 干之_部份記憶 第2A〜2H圖顯示第！圖所示之具 記憶體元件的製作方法。 存電容器之半導體 第3圖顯示本發明半導體記憶 胞。 件之一部份記憶 第4A~4H圖顯示第3圖所示之具 記憶體元件的製作方法。 存電容器之半導體 電極與下電極 第5圖顯示第3圖所示之儲存電容器之 448559

之設計〜 圖示符號說明 基材〜1 ，絕緣介電層〜2 ；閘極電極〜3 ；第一層 ，介電層~4 ;第二層間介電層〜5 ;導線層〜6 ; 氡化矽層7 ；第—介電層〜8 ；第一側壁子層〜Sa •’抗阻薄臈〜9 ；開口〜9a ;第一電極區〜10 ;底 邹區〜10a ；側壁區〜10b ；第二側壁子層〜n ;抗 蛆薄膜〜12 ;開口〜i2a ;第二電極區〜丨3 ；主要區 〜13a ;接觸區〜i3b ；電容介電層〜14 ；上電極〜 15 ;下電極〜16 ；閘極絕緣體〜20 ;源極/汲極區 域〜21a、21b ;接觸洞〜22 ；間隙〜24、25 ;開口 28 ：第一導電層-40 ；第二導電層〜43 。 發明詳細說明 以下將配合所附圖式詳細說明發明之較佳實施例。 第3圖顯示一半導體記憶體元件之一部份記憶胞。其 中’本發明之儲存電容器3〇係沿著複數個M〇SFET 31而形 成於一半導體基材1之表面上。記憶體元件包含有許多規 則排列於基材1表面上之記憶胞’其中每一個記憶胞是由 一個MOSFET 31以及一相對應之電容器30所構成。 一絕緣介電層2係選擇性地形成於基材1之表面上，用 來定義出複數個有效區域（未顯示）；一閘極絕緣體2 〇係選 擇性地形成於基材1之表面上；一閘極電極3係形成於聞

V 448559 五、發明說明（14) ' - 絕緣體20上；以及一對源極/汲極區域2U 一極電極3兩側之基材…這一對源極/ = ^ da、21b、閘極絕緣體20以及閘極電極3構成每一個有效 區域上的MOSFET 31，因此每一個M0SFET 31各自形成於每 一個有效區域上。 一第一層間介電層4係覆蓋於絕緣介電層2、閘極電極 3以及源極/没極區域21a、2比上。一第二層間介電層5係 :成於第-層間介電層4表面上。由於一導線層6形成於第 二層間介電層5内，因此整個第二層間介電層5的厚度較第 二層間介電層4的厚度大。導線層6電連接於源極/汲極區 域21a，由於導線層6無法顯示於第3圖所示之元件的剖面 不意圓中’因此以虛線表示。 一氮化矽（Si Nx)層7係形成於於第二層間介電層5上’ 用來作為後續於氮化矽層7上進行蝕刻製成時的一蝕刻 止層。 複數個下電極16係規則排列形成於氮化碎層7上，分 別用來作為每一個記憶胞之電荷儲存電極，而每一個下電 極16包含有一第一電極區1〇以及一第二電極區。 下電極16之第一電極區包含有一形成於氮化石夕層7 上的圓盤狀底部區l〇a以及一由底部區1〇a之一周邊向上延 伸的圓柱狀側壁區1 〇b。這兩個區域丨0a、1 〇b之間會椹 ''圓柱狀的内部空間。 第二電極區13包含有一圓盤狀主要區i3a，其直經比 側壁區1 Ob的直徑小，以及一從主要區〗3a之中央部位向下

448 55 9 五、發明說明（15) 延伸的卧柱狀接觸區1 3b。整個主要區1 3a的底部皆位於 第一電極區1 0之底部區1 〇 a與側壁區1 〇 b所構成的内部空間 〇 主要區13a的底面幾乎平行地面對於底部區i〇a的頂 面’而主要區13a 的外側面幾乎平行地面對於侧壁區i〇b 的内側面，且主要區1 3a與側壁區1 Ob之間係由另一個間 隙所隔離開來。 接觸區13b是位於一相對應之接觸洞22中，每一個接 觸洞22會穿透第一電極區1()之底部區1〇&、氮化矽層7、第 二層間介電層5以及第一層間介電層4，而到達其申一個相 對應的源極/汲極區域2ib。 底部區10a的内端與接觸區13b的外侧表面相接觸，因 此底部區l〇a與接觸區13b會產生電連接》接觸區13b的底 端與相對應之源極/汲極區域21b相接觸，因此下電極1 6 可以與相對應之源極/汲極區域2 1 b產生電連接。

一薄膜狀的電容介電層14係延伸形成於下電極16之第 一電極區10與第二電極區13之暴露表面上，電容介電層14 不僅與下電極16之暴露表面接觸，而且經由相鄰下電極16 之間的間隙’電容介電層丨4可以與氮矽層7接觸。因此， 第一電極區10與第二電極區13之暴露表面完全與電容介電 層的一面相接觸，用於所有記憶胞之下電極16中D —常見的上電極15具有平坦的表面係形成於電容介電 層14的另外一面上，且延伸至所有下電極16之第一電極區 1 0、第二電極區1 3之間的間隙中’也就是說這些間隙會被

第19頁 448 55 9 五、發明說明（16) ------------ 電容介電層14與上電極is填滿。 下電極16、電容介曾屉 記憶胞之儲存電容器30。、’玉15即構成了每一個 示之=在ΐί所附圖示第“〜㈣，詳細說明第3圖所 不之具有儲存電容Is30之丰導於μ 首4，‘势h 70件的製作方法。 所示，由Sl〇2所構成之絕緣 成於基材1之表面上，以定義出複數個有效區 域〜後’在整個基材！之表面依序形成一叫層（未顯 不）以及一雜質摻雜（11型或㈣）多晶矽層（未顯示），再將

Si〇2層與多晶石夕詹的圖案定義成一預定的形狀，便於基材 1上形成閘極絕緣層20以及閘極電極3。 利用閘極絕緣層20以及閘極電極3作為一幕罩，選擇 陡地將η型或p型雜質植入基材1中，藉由相對應之閘極電 極3作自行對準，以分別於有效區域上形成複數對源極/汲 極區域21a、21b。 至此’複數個MOSFET 31已經製作形成於基材]上，每 一個MOSFET 31包含有一對源極/汲極區域2ia、21b、閘極 絕緣體20以及閘極電極3。 隨後’由S i 02所構成之第一層間介電層4係形成於整 個基材1上，以覆蓋住絕緣介電層2以及MOSFET 31。然 後’於第一層間介電層4上形成由BPSG，所構成之第二層間 介電層5 ’其内所包含之導線層6係由石夕化鎢（tungsten silicide，WSi2)所構成且與相對應之源極/汲極區域21a 形成電連接。

第20頁 448559 五、發明說明（17) ---- 跟蒼利用化學氣相沈積（chemical vapQF deposition，CVD)法，於第二層間介電層5形成氮化矽層 7。再於氮化矽層7形成一由si〇2所構成之第一介電層8 ^ 其後，於第一介電層8上形成一圖案化之抗阻薄^膜9， 其具有複數個開口9a ’且將後續要形成之下電極16區域暴 露出來。進行至這個階段的狀態如第4A圖所示。 接續的步驟中’利用圖案化之抗阻薄膜9作為—幕 罩，選擇性地將第一介電層8蝕刻掉，以氮矽層/上形成一 第一側壁子層8a，且其具有複數個圓形的開口28，如第4β 圖所示。第一側壁子層8a之圓形開口28的位置係相對廯於 下電極16的位置。 “ 之後，如第4C圖所示，利用一CVD法於氮矽層7上沈積 一雜質摻雜的多晶矽層，以用來作為一第一導電層4〇\第 一導電層40係與第一側壁子層8a以及氬矽層7之暴露表面 相接觸。舉例來說，第一導電層4〇的厚度可為3〇nffl。 其後，於第一導電層40上形成一Si 02層，用來作為一 第二側壁子層11 ，如第4C圖所示。第二側壁子層]丨沿著第 一導電層40延伸。舉例來說，第二側壁子層丨丨的厚度可為 80nm。進行至這個階段的狀態如第4C圖所示。 又 如第4D圓所示，接著於第二側壁子層^上形成一圖案 化之抗阻薄膜12，其具有複數個開口 12a，係位於相對應、 之源極/汲極區域21b上。 一 如第4 E圖所示，使用抗阻薄膜12作為—幕罩，選擇 性地連續蝕刻去除第二側壁子層11、氮化矽層7、第二層

第21頁 448^^9 五、發明說明（18) 間介電層5以及第—®簡-藤a 伽辟工品Η名屢間介電層4 ’以形成複數個穿透第二 層u、氮化矽層7、第二層間介電層5 介電層4的接觸洞22，首刭昊霞m m 2 1 b。隨後將抗阻薄膜丨2 d 接下來’利用一CVD法於第 的雜質摻雜多晶矽層，田也你盔 4 敗厚

圖断-:二 來作為-第二導電層43，如第4F 不。—導電層43具有足夠的厚度來填滿接觸洞22以 及開口28内部。例如，第二導電層43的厚度可為5〇〇⑽。 跟著，連續地回蝕刻去除第二導電層43、第二侧壁子 f以及第一導電層40，直到暴露出第-侧壁子層8a的頂 郤。因此，存在於開口 28外部之第一導電層4〇與第二導電 層43會被選擇性地蝕刻掉’如第仏圖所示，而選擇性地只 留下開口 28内部的第一導電層4〇與第二導電層43。其中， 位於氮矽層7上方第一導電層4〇，係形成下電極16的第一 電極區10，而稍微高起於氮矽層7上方的第二導電層43， 則形成下電極16之第二電極區I〕。 後來’利用氮石夕層7作為一蝕刻停止層，將殘留的第 —側壁子層8a與第二側壁子層丨丨完全去除，以於每個相鄰 第。電極區1 〇之間形成一間隙2 4，同時於每個相鄰第一電 極區10與第二電極區13之間形成一間隙25，如第4Η圖所 示間隙25將第一電極區ι〇與第二電極區13的内部表面隔 離開來。 此外 > 如第3圖所示，電容介電層14係覆蓋形成於第 電極區10、第二電極區13與氣梦層7的暴露表面上。至

第22頁 448559 五、發明說明（19) 於氮矽譽7，舉例來說，可以使用層堆結構以及氮碎層。 最後’以一CVD法於電容介電層1 4上沈積一厚度 20 0nm的雜質摻雜多晶矽層，然後將多晶矽層平坦化後， 便形成如第3圖所示之上電極15。 經由上述的製成步驟’便製作出半導體記憶體元件之 記憶胞内的儲存電容器3〇以及MOSFET 31。 如第3圖所示之本發明實施例之儲存電極3〇，下電極 16是由第一電極區1〇以及第二電極區13所構成，而第一電 極區10包含了圓盤狀的底部區以及自底部區10a周邊向 延伸之圓柱狀側壁區l〇b。第二電極區13位於第一電極 =10的内部空間中，且間隙25將第二電極區13與底部區 、側壁區1〇b隔開來。電容介電層“沿著第一電極區 伸^二電極區13之面對表面以及上電極15之面對表面延 评形成’且上電極15填滿間隙24、。 表面很容易使下電極16與上電極15之間的有效區域 ί 即使將電容器小型化也能達到足夠大的電容 此可以穩定地操作半導體記憶體元件，使圮_體-件的操作可靠度獲得提升。 U ^隐體疋 使用Ϊ上述之製作電容器3〇的方法，間隙24、25是

,^ ^ 苐—側壁子層8a、11所製作而成的，可以簡I 化電容器的製作。 取刃 間皁 就上述可知， 狀，第二電極區1 3 第—電極區10、第 下電極16之第一電 具有一圓盤狀，但 —電極區13的形狀 極區10具有一圓柱 並不意味本發明限制 。在滿足專利申請範

448 55 9 第—電極區10、第二電極區13可包含其他各 五、發明說明（20) 圍的限制下 種形狀。 雖然本發明已以較佳實施例揭露如上，然其並非用r 限定本發明，任何熟習此項技藝者，在不脫離本發明 ^ 神和範圍内，當可作更動與潤飾’因此本發明之精 當視後附之申請專利範圍所界定者為準。 °隻圍

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Claims (1)

1. 448559 六、申請專利範圍 1. —種電容器，包括有： (a) —基材，該基材包含有一層間介電層； (b) —下電極，係形成於該層間介電層上， 該下電極包含有互相連結之一第一電極區以及一第二 電極區， 該第一電極區分為一底部區以及一側壁區，該側壁區 係由該底部區之一周邊向上延伸， 該底部區以及該側壁區構成一内部空間； 該第二電極區之至少一部分區域係位於該内部空間 内，使該第二電極區之部分區域與該底部區形成一第一間 隙，並使該第二下電極之部分區域與該側壁區形成一第二 間隙； (c) 一電容介電層係延伸形成於該第一電極區之底部 區與該側壁區以及該第二電極區之部分區域之表面上； 該電容介電層係沿著該第二電極區的暴露表面與該第 一電極區之底部區與該側壁區的暴露表面接觸；以及 (d ) —上電極係形成接觸於該電容介電層； 該上電極係面對該第一電極區之底部區以及位於該第 一間隙内之第二電極區； 該上電極係面對該第一電極區之側壁區以及位於該第 二間隙内之第二電極區。 2. 如申請專利範圍第1項所述的電容器，其中，該下 電極之第一電極區之底部區包含有一開口 ，且該層間界電 層包含有一開口；

   第25頁 448 55 9 六'申請專利範圍 該第二電極區之另一部分區城係與一設於該層間界電 層與該基材之間的導線層電連接’或是經由該開口與—設 於該基材内之導電區域電連接。 3·如申請專利範圍第2項所述的電容器，其中該第— 電極區之底部區為平台狀，該第二電極區包含有一平台狀 之主要區以及一從該主要區向下延伸的接觸區； 其中該主要區係完全位於該下電極之内部空間中，而該接 觸區係經由該開口與該導線層或導電區域形成電連接。 4. 如申請專利範圍第1項所述的電容器，其中該第二 電極£包含有一主要區以及一從該主要區向下延伸的接觸 區 ； 且其中該接觸區係穿過該第一電極區之底部區與其接 觸。 5, 如申請專利範圍第4項所述的電容器，其中該第二 電極區之接觸區係與一形成於該層間介電層與該基材之間 的導線層電連接或是藉由該開口與一形成於基材中的導電 區域電連接。 如申請專利範圍第4項所述的電容器，其中該第一 電極區之底部區係為圓盤狀，該第一電極區之側壁區係為 圓柱狀； 且6亥第一電極區之主要區為圓盤狀。 7· —，電容器的製作方法，其步驟包括有： (a) 提供一基材’該基材包含有一層間介電層； (b) 於該層間介電層上形成一第一側壁子層；

   第26頁 448 55 9 六、申請專利範圍 該条一側壁子層包含有一開口穿透該第一側壁子層； (c) 於該層間介電層上形成一第一導電層，以覆蓋住 該第一側壁子層； (d) 於該第一導電層上形成一第二侧壁子層； (e) 選擇性移除該第二側壁子層、該第一導電層以及 該層間介電層，以穿越該第二側壁子層、該第一導電層以 及該層間介電層而形成一接觸洞； (f) 於該第二側壁子層上形成一第二導電層；該第二 導電層係與該第一導電層接觸； 選擇性移除該第二導電層、第一導電層以及該第二側 壁子層直到暴露出該第一側壁子層，以選擇性留下該第一 側壁子層之開口内的該第二導電層、第一導電層以及該第 二側壁子層； 殘留於該開口内之該第一導電層是用來作為一下電極 之第一電極區，其中該第一電極區包含有一底部區以及一 由該底部區之一周邊向上延伸之側壁區； 該底部區以及該側壁區係構成一内部空間； 殘留於該開口内之該第二導電層是用來作為該下電極 之第二電極區； 該第二電極區之至少一部分區域係位於該内部空間 内，使該第二電極區之部分區域與該底部區形成一第一間 隙，並使該第二下電極之部分區域與該側壁區形成一第二 間隙；

   第27頁 448 55 9 — ~一·· -— — 1 —------ 六、申請專利範圍 該第一側壁子層； (h) 於該下電極之第一電極區與第二電極區之暴露的 表面上形成一電容介電層；以及 (i) 於該電容介電層上形成一上電極以填滿該第一電 極區與該第二電極區之間的該第一間隙與該苐二間隙。 8. 如申請專利範圍第7項所述的方法’其中殘留於該 第一側壁子層之開口内的該第二導電層是用來作為該下電 極之第二電極區，係與一設於該層間界電層與該基材之間 的導線層電連接，或是經由該接觸洞與一設於該基材内之 導電區域電連接。 9. 如申請專利範圍第7項所述的方法，其中該第一電 極之底部區是圓盤狀且該第一電極之側壁區是圓柱狀； 且其中該第二電極區是圓盤狀。 10. 如申請專利範圍第7項所述的方法，其中該步驟 (g) 係由一回蝕刻製成所完成。 11. 如申請專利範圍第7項所述的方法，其中於該步驟 (j)之後另包含有一步驟將該上電極之表面平坦化。 1 2.如申請專利範圍第7項所述的方法，其中於該步驟 (h) 中該第一側壁子層與該第二侧壁子層係同時被—蝕刻 製程去除。 13. —種具有電容之半導體元件的製作方法，其步驟 包含有： ^ (a) 提供一基材，該基材包含有一層間介電層； (b) 於該層間介電層上形成一第一側壁子層；

   第28莨 448559 六、申請專利範圍 該第-一側壁子層包含有複數個開口穿透該第一側壁子 層； (c) 於該層間介電層上形成一第一導電層，以覆蓋住 該第一側壁子層； (d) 於該第一導電層上形成一第二側壁子層； (e) 選擇性移除該第二側壁子層、該第一導電層以及 該層間介電層，以穿越該第二側壁子層、該第一導電層以 及該層間介電層而形成複數個接觸洞； (f) 於該第二側壁子層上形成一第二導電層； 該第二導電層係與該第一導電層接觸； (g) 選擇性移除該第二導電層、第一導電層以及該第 二側壁子層直到暴露出該第一側壁子層，以選擇性留下該 第一側壁子層之開口内的該第二導電層、第一導電層以及 該第二側壁子層； 殘留於每一開口内之該第一導電層是用來作為每一電 容之一下電極之第一電極區，其中該第一電極區包含有一 底部區以及一由該底部區之一周邊向上延伸之側壁區； 該底部區以及該側壁區係構成一内部空間； 殘留於每一開口内之該第二導電層是用來作為每一電 容之該下電極之第二電極區； 於每一開口中之該第二電極區之至少一部分區域係位 於該内部空間内，使該第二電極區之部分區域與該底部區 形成一第一間隙，並使該第二下電極之部分區域與該側壁 區形成一第二間隙；

   第29頁 ^48559 六、申請專利範圍 (h) 完全去除殘留於該開口内之該第二側壁子層以及 該第一側壁子層； (i) 於該下電極之第—電極區與第一電極區之暴露的 表面上形成一電容介電層；以及 (j) 於該電容介電層上形成/上電極以填滿該第一電 極區與該第二電極區之間的該第一間隙與該第二間隙。 1 4.如申請專利範圍第1 3項所述的方法，其中殘留於 每一該第一側壁子層之開口内的該第二導電層是用來作為 該下電極之第二電極區，係與一設於該層間界電層與該基 材之間的導線層電連接，或是經由該接觸洞與一設於該基 材内之導電區域電連接。 15.如申請專利範圍第項所述的方法，其中每一第 一電極之底部區是圓盤狀且每一第一電極之側壁區是圓柱 狀； 電極區是圓盤狀 第 且其中每 1 6.如申請專利範圍第1 3項所述的方法，其中該步騍 (g )係由一回蝕刻製成所完成。 驟f ί申砷專利範圍第1 3項所述的方法，其中於該步 驟（j)之後另包含有一步驟脾 >女μ泰上 S ^ 乂驟將遠上電極之表面平坦化。 如申請專利範圍第13項所述的#、、t，苴巾於_ + 驟(h)中該第-側壁子層 ：二的方法，《中於該步 刻製程去除。 層-該第—側壁子層係同時被一蝕