CN1271180A - 半导体器件电容器及其制备方法 - Google Patents

半导体器件电容器及其制备方法 Download PDF

Info

Publication number
CN1271180A
CN1271180A CN00105894A CN00105894A CN1271180A CN 1271180 A CN1271180 A CN 1271180A CN 00105894 A CN00105894 A CN 00105894A CN 00105894 A CN00105894 A CN 00105894A CN 1271180 A CN1271180 A CN 1271180A
Authority
CN
China
Prior art keywords
electrode
separator
subdivision
electrode part
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00105894A
Other languages
English (en)
Other versions
CN1142592C (zh
Inventor
岩崎治夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1271180A publication Critical patent/CN1271180A/zh
Application granted granted Critical
Publication of CN1142592C publication Critical patent/CN1142592C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种电容器,尽管小型化,该电容器使得增加下部电极和上部电极之间的相对区域尺寸很容易。该电容器确保所要求的电容量值足够大,用于半导体存储器件的稳定操作。电容器由形成在基底的层间介质层上的下部电极、上部电极和位于下部和上部电极之间的介质组成。下部电极具有相互连接的第一电极部分和第二电极部分。第一电极部分包括平板型底部子部分和从底部子部分的圆周向上延伸的侧壁子部分。底部子部分和侧壁子部分形成内部空间。

Description

半导体器件电容器及其制备方法
本发明涉及半导体器件，特别涉及可应用于半导体存储器件的存储电容器的半导体器件的电容器结构，及其制备方法。
存储电容器是半导体存储器件的存储单元的主要部件之一。
一般说来，存储单元的输出电压是与单元的存储电容器的电容量值成正比，因此，电容器需要具有满意的大电容量值以确保单元的稳定操作或改善单元的操作可靠性。另一方面，电容器需要随着最近小型化和单元的集成化的进步而进一步小型化。因此，在近年中，对发展新的电容器结构存在强劲的需求，尽管单元被进一步小型化，但新结构使得实现满意地大电容量值是可能的。为满足这个需求，各种各样的电容器结构被研制出来并已经公开，图1所示是其中之一。图1显示了半导体存储器件的存储单元的一部分，在该图中，现有技术存储电容器130形成在沿着金属-氧化-半导体场效应管(MOSFET)131的半导体基底101的表面上。MOSFET 131之一和对应的电容器130之一构成该单元。
绝缘介质102选择性地形成在基底101的表面上，在其上定义有源区域(未示出)。在每一个有源区域内，栅极绝缘体120选择性地形成在基底101的表面上，栅极电极103形成在栅极绝缘体120上，一对源/漏区121a和121b形成在基底101内的栅极电极103的两侧。源/漏区121a和121b对、栅极绝缘体120和栅极电极103在每一个有源区域构成了MOSFET 131。
所形成的第一层间介质层104覆盖绝缘介质102、栅极电极103和暴露的源/漏区121a和121b对。第二层间介质层105形成在第一层间介质层104上。层105比第一层间介质层104厚，因为布线层106被形成在层105内。布线层106电连接到分别的源/漏区121a。布线层106没有出现在图1所示的器件的横界面图内，因此它由虚线所显示。
氮化硅(SiNx)层107形成在第二层间介质层105上。层107在覆盖在层107上的蚀刻层的处理中可作为蚀刻停止层。
形成接触孔122以穿透SiNx层107和第二和第一层间介质层105和104。孔122达到对应的源/漏区121b，并暴露在此。孔122由导电接触插拴117填充。插拴117与对应的源/漏区121b接触并电连接到对应的源/漏区。
作为各自存储单元的电荷存储电极的下部电极16形成在SiNx层107上以与各自的有源区域重叠。这些电极16通过小隙缝相互之间分开。象在图1中看到的一样，每一个电极116由圆环平板型的底部116a和连接到底部116a的周边的圆筒侧壁116b形成。侧壁116b从底部116a的周边向上延伸。底部116a的中心与对应的接触插拴117之一的顶部接触并与它电连接。
所形成的电容器介质114覆盖全部下电极116。介质114不仅与电极116的暴露区域接触也与从电极116之间的隙缝暴露的氮化硅层107接触。介质114是所有电极116共用的。
上部电极115形成在电容器介质114上以相对所有下部电极116。电极115是所有电极116共用的。电极115沿着介质114延伸。
上部电极115、电容器介质114和下部电极之一构成了一个存储电容器130。每一个MOSFET 130和对应的电容器130之一构成了存储单元。
其次，图1所示的制备现有技术半导体存储器件的方法参考图2A至2H在下面解释。
首先，如图2A所示，由二氧化硅(SiO2)制备的绝缘介质102选择性地形成在半导体基底101的表面上，在此定义有源区域。其次，SiO2层(未示出)形成在基底的整个表面上，掺杂多晶硅层(未示出)被淀积在所形成的SiO2层上。SiO2和多晶硅层形成具有特殊形状的图案，因此，在各自的有源区域内的基底101的表面上形成栅极绝缘体120和栅极电极103。
使用绝缘介质102和栅极电极103作为掩膜，掺杂选择性地注入基底101，因此，在各自的有源区域内形成源/漏区121a和121b对。每一对源/漏区121a和121b本身与对应的栅极电极103之一成一直线。
因此，在基底101上制作成MOSFET 131，每个制作成MOSFET 131是由一对源/漏区121a和121b、对应的一个栅极绝缘体120和对应的一个栅极电极103构成。
随后，形成由SiO2制备的第一层间介质层104覆盖基底101的整个表面。在这时，绝缘介质102和MOSFET 131由层104覆盖。然后，由硼硅酸盐玻璃(BPSG)制备的第二层间介质层105形成在第一层间介质层104上。包含在内部布线层106内的层105电连接到各自的源/漏区121a。SiNx层107形成在由化学蒸发淀积(CVD)法形成的第二层间介质层105上。
在所形成的SiNx层107上，具有开口109a的图形抗蚀膜109被形成。开口109a被用于形成接触孔122，并且，开口109a正好位于各自源/漏区121b的上部。这个阶段的状态由图2A示出。跟随这个步骤，使用图形抗蚀膜109作为掩膜，SiNx层107和第二及第一层间介质层105和104选择地和连续地被蚀刻。因此，如图2B所示，形成的接触孔122穿透层107、105和104，并暴露出下面的源/漏区121b。其后，抗蚀膜109被除去。
用于填充接触孔122的具有足够大的厚度的第一导电层(未示出)形成在SiNx层107上。例如，作为第一导电层，使用掺杂(即n-或p型)多晶硅层。所形成的第一导电层被蚀刻掉，直到暴露出下面的SiNx层107，因此，剩下选择地第一导电层在孔122内。因此，如图2C所示，导电接触插拴117由剩余的第一导电层形成在孔122内。
随后，如图2D所示，由SiO2制备的第一层间介质层108形成在SiNx层107上。层108与插拴117的顶部接触。在所形成的层108上，形成图形抗蚀膜112。膜112有开口112a，开口112a选择性地暴露下部电极116被形成的区域。使用膜112作为掩膜，选择性地蚀刻第一层间介质层108以在层107上形成隔离层108a。如图2E所示，隔离层108a有开口128，开口128暴露下面的SiNx层107和接触插拴117的顶部，并被用来定义下部电极116。
下一步，如图2F所示，由掺杂(即n-或p型)多晶硅制备的第二导电层113形成在SiNx层107上，以覆盖隔离层108a和暴露的接触插拴117。然后，由SiO2制备的第二介质层111通过CVD法淀积在层113上。层111具有足够大的厚度掩盖层108a的整个开口128。
其后，第二介质层111和第二导电层113被继续向后蚀刻直到暴露出隔离层108a的顶部。因此，如图2G所示，存在于开口128外部的层113的部分选择性地被蚀刻掉，只在开口128内留下层113。结果，由层113剩余部分在SiNx层107上形成下部电极116。
为完全蚀刻掉隔离层108a和剩余的第二介质层111，当SiNx层107被用作为蚀刻停止层时，层108a和111进一步被蚀刻。这个阶段的状态显示在图2H中。
跟随此状态，象图1所示的一样，具有SiO2和SiNx层的层结构的电容器介质114被形成以覆盖下部电极116。介质114通过电极116之间的隙缝与SiNx层107的暴露区域接触。
最后，如图1所示，由掺杂多晶硅制备的上部电极115形成在电容器介质114上。电极115沿着介质114延伸。因此，制备了现有技术的含有存储电容器130的半导体存储器件。
象上面解释的一样，根据显示在图1的现有技术存储电容器130，下部电极和上部电极116和115之间的相对面可以因为下部电极116的圆筒侧壁116b的存在而增加，提高它的电容量值。然而，应付存储单元进一步的小型化和集成化所要求的电容量值是不可能完成的。
此外，另一个现有技术存储电容器的结构公开在日本未审查专利公开中，1997年10月，公开号9-275194。在这个结构中，下部电极有一个“双圆筒结构”，下部电极具有连接内部和外部圆筒的部分，因此，获得的电容器支大于图1所示的现有技术电容器结构的电容旗帜。然而，甚至在这个结构中，应付存储单元进一步的小型化和集成化所要求的电容量值是不可能完成的。
概要地说，对于上面解释的现有技术的电容器结构，根据发展小型化的趋势，由于他们不能满足电容量的值，所以不能够在存储电容器中存储足够量的电荷。结果，存在的问题不能确保存储单元的稳定操作，因此，半导体存储器件的操作可靠性降低了。
因此，本发明的目的是提供一种电容器，其即使小型化，也能使得增加它的下部电极和上部电极之间的相对区域尺寸很容易，以及制备这种电容器的方法。
本发明的另一目的是提供一种电容器，尽管小型化，该电容器确保所要求的电容量值足够大，用于半导体存储器件的稳定操作，及制备电容器的方法。
从下面的论述中，上述目的与没有特别提到的其它目的一起，对于本领域熟练技术人员将是显而易见的。
按照本发明的第一方面，提供一种电容器，该电容器包括：
(a)具有层间介质层的基底；
(b)形成在层间介质层上的下部电极；具有第一电极部分和第二电极部分相互之间连接的下部电极；第一电极部分包括底部子部分和从底部子部分的圆周向上延伸的侧壁子部分；底部子部分和侧壁子部分形成内部空间；至少第二电极部分的一部分位于内部空间，致使在底部子部分和第二电极部分之间形成第一隙缝，在侧壁子部分和第二电极部分之间形成第二隙缝。
(c)沿着底部子部分和第一电极部分的侧壁子部分的暴露区域延伸和在所述的第一和第二隙缝内的沿着第二电极部分的暴露区域延伸形成的电容器介质。
(d)上部电极形成在电容器介质上；上部电极相对下部电极的第一电极部分的底部子部分和在第一隙缝内的第二电极部分；上部电极相对下部电极的第一电极部分的侧壁子部分和在第二隙缝内的第二电极部分。
按照本发明第一方面的电容器，下部电极具有相互连接在一起的第一电极部分和第二电极部分。第一电极部分包括底部子部分和从底部子部分的圆周向上延伸的侧壁子部分。至少部分第二电极部分位于由底部子部分和第一电极部分的侧壁子部分形成的内部空间，所以，在下部电极的底部子部分和第二电极部分之间形成第一隙缝，同时，在下部电极的侧壁子部分和第二电极部分之间形成第二隙缝。
同样，上部电极与下部电极的第一电极部分的底部子部分和在第一隙缝内通过电容器介质的下部电极的第二电极部分相对。此外，上部电极与下部电极的第一电极部分的侧壁子部分和在第二隙缝内通过电容器介质的第二电极部分相对。
因此，在上部电极和下部电极之间的相对区域可以容易地扩展。换句话说，尽管小型化，下部电极和上部电极之间的相对区域尺寸仍可以容易地增加。这确保要求的电容量值足够大，以进行半导体存储器件的稳定操作。
在根据本发明第一方面电容器的优选实施例中，第一电极部分的底部子部分有一个开口，层间介质层有一个开口。第二电极部分与在层间介质层和基底之间形成的布线层或在基底内通过开口形成的导电区域接触并与其电连接。
在这个实施例中，第一电极部分的底部子部分最好是平板型，第二电极部分包括平板型主子部分和从主子部分向下延伸的接触子部分。主子部分完全位于下部电极的内部空间。接触子部分与布线层或通过开口的导电区接触并将与电连接。
在根据本发明第一方面电容器的另一优选实施例中，下部电极的第二电极部分包括主子部分和从主子部分朝着基底方向向下延伸的接触子部分。接触子部分穿透第一电极部分的底部子部分并与其连接。
在这个实施例中，第二电极部分的接触子部分最好与在层间介质层和基底之间的布线层或在基底内通过开口形成的导电区接触并与其电连接。
在根据本发明第一方面电容器的另一优选实施例中，第一电极部分的底部子部分是圆环平板型，侧壁子部分是圆筒形。第二电极的主子部分是圆环平板型。
按照本发明的第二方面，提供了制备电容器的方法，该方法是按照本发明第一方面制备电容器。这种方法包括步骤(a)至(j)。
在步骤(a)中，制备具有层间介质层的基底。
在步骤(b)中，第一隔离层形成在层间介质层上。第一隔离层有一穿透开口。
在步骤(c)中，第一导电层形成在层间介质层上以覆盖第一隔离层。
在步骤(d)中，第二隔离层形成在第一导电层上。
在步骤(e)中，第二隔离层、第一导电层和层间介质层被选择性地除去，因此，形成穿透第二隔离层、第一导电层和层间介质层的接触孔。
在步骤(f)中，第二导电层形成在第二隔离层上。第二导电层与第一导电层接触。
在步骤(g)中，第二和第一导电层及第二隔离层选择性地被除去直到暴露出第一隔离层，因此，选择性地把第二和第一导电层及第二隔离层留在第一隔离层的开口内。
留在第一隔离层的开口内的第一导电层用作下部电极的第一电极部分，其中，第一电极部分包括底部子部分和从底部子部分的圆周向上延伸的侧壁子部分。底部子部分和侧壁子部分形成内部空间。
留在第一隔离层的开口内的第二导电层的作用象下部电极的第二电极部分。至少部分第二电极部分位于内部空间内，致使在底部子部分和第二电极部分之间形成第一隙缝，在侧壁子部分和第二电极部分之间形成第二隙缝。
在步骤(h)中，留在第一隔离层的开口内的第二隔离层和第一隔离层完全被除去。
在步骤(I)中，电容器介质形成在下部电极的第一电极部分和第二电极部分的暴露区域。
在步骤(j)中，上部电极形成在电容器介质上，以便填充下部电极的第一电极部分和第二电极部分之间的第一和第二隙缝。
按照本发明第二方面制备电容器的方法，在步骤(b)中，第一隔离层形成在层间介质层上，其中，第一隔离层有一个选择性地暴露层间介质层的开口。在步骤(c)中，第一导电层形成在层间介质层上以覆盖第一隔离层。在步骤(d)中，第二隔离层形成在第一导电层上。其后，在步骤(e)中，第二隔离层、第一导电层和层间介质层被选择性地除去，因此，形成穿透第二隔离层、第一导电层和层间介质层的接触孔。
同样，在步骤(f)中，第二导电层形成在第二隔离层上并与第一导电层接触。在步骤(g)中，第二和第一导电层及第二隔离层选择性地被除去直到暴露出第一隔离层，因此，选择性地把第二和第一导电层及第二隔离层留在第一隔离层的开口内。
留在第一隔离层的开口内的第一导电层用作下部电极的第一电极部分，其中，第一电极部分包括底部子部分和从底部子部分的圆周向上延伸的侧壁子部分。底部子部分和侧壁子部分形成内部空间。
留在第一隔离层的开口内的第二导电层的作用象下部电极的第二电极部分。至少部分第二电极部分位于内部空间内，致使在底部子部分和第二电极部分之间形成第一隙缝，在侧壁子部分和第二电极部分之间形成第二隙缝。
此外，在步骤(h)中，留在第一隔离层的开口内的第二隔离层和第一隔离层完全被除去。
因此，按照本发明第一方面的电容器可以被制备。因为不要求特殊的处理，所以这个方法可以容易地完成，换句话说，电容器可以容易地制备。
在根据本发明第二方面方法的优选实施例中，留在第一隔离层的开口内的第二导电层，它的作用象下部电极的第二电极部分，与在层间介质层和基底之间形成的布线层或在基底内通过接触孔形成的导电区域接触并与其电连接。
在根据本发明第二方面方法的另一优选实施例中，第一电极部分的底部子部分是圆环平板型，侧壁子部分是圆筒形。第二电极部分是圆环平板型。
在根据本发明第二方面方法的另一优选实施例中，步骤(g)由蚀刻处理完成。
在根据本发明第二方面方法的进一步优选实施例中，在步骤(j)之后附加执行平整上部电极的表面的步骤。
在根据本发明第二方面方法的进一步优选实施例中，在步骤(h)中，第一和第二隔离层同时由蚀刻处理除去。
为本发明可以容易地实现，现参考附图论述本发明。
图1是现有技术半导体存储器件的存储电容器设置的局部横截面图。
图2A至2H是图1制备现有技术存储电容器方法的处理步骤的局部横截面图。
图3是本发明实施例半导体存储器件的存储电容器设置的局部横截面图。
图4A至4H是图3制备存储电容器方法的处理步骤的局部横截面图。
图5是按照图3实施例存储电容器的下部电极和上部电极的布局平面图。
本发明的优选实施例将在下面参考附图详细论述。
图3显示了一部分半导体存储器件的存储单元，按照本发明的实施例，存储电容器30沿着MOSFET 31形成在半导体基底1的表面上。存储器件在基底1上包括许多规则排列的存储单元。在此，每一个单元由一个MOSFET 31和对应的一个电容器30构成。
绝缘介质2选择性地形成在基底1的表面上，在此定义了有源区域(未示出)。在每一个有源区域内，栅极绝缘体20选择性地形成在基底1的表面上，栅极电极3形成在栅极绝缘体20上，一对源/漏区21a和21b形成在基底1内的栅极电极3的两侧。源/漏区对21a和21b、栅极绝缘体120和栅极电极103在每一有源区域构成MOSFET 31。因此，MOSFET31位于各自的有源区域内。
形成第一层间介质层4以覆盖绝缘介质2、栅极电极3和源/漏区对21a和21b。第二层间介质层5形成在第一层间介质层4上。层5比第一层间介质层4厚，因为布线层6形成在层5内。布线层6电连接到源/漏区21a。布线层没有呈现在图3所示的器件的横截面图内，因此，由虚线在图中示出。
SiNx层7形成在第二层间介质层5上。层7用作在蚀刻位于层7上的层的处理中作为蚀刻停止层，稍后进行解释。
作为各自存储单元的电荷存储电极的下电极16被形成并被规则地排列在SiNx层7上。每一个电极116由第一电极部分10和第二电极部分13形成。
下部电极16的第一电极部分10具有在SiNx层7上形成的圆环平板型底部子部分10a和从底部子部分10a的圆周向上延伸的圆筒侧壁子部分10b。这两个子部分10a和10b在此形成圆筒内部空间。
第二电极部分13具有比侧壁子部分10b小的直径的圆环平板型的主子部分和从子部分13a的中心向下延伸的柱形接触子部分13b。整个底部子部分13a位于由第一电极部分10的子部分10a和10b确定的内部空间内。
主子部分13a的底面近似与底部子部分10a的顶面平行并与之相对。主子部分13a的外侧面近似与侧壁子部分10b的内侧面平行并与之相对。主子部分13a通过一小隙缝远离底部子部分10a。主子部分13a通过另一小隙缝远离侧壁子部分10b。
接触子部分13b位于对应的一个接触孔22中。每一个孔22穿透第一电极部分10的底部子部分10a、SiNx层7、第二和第一层间介质层5和4，到达对应的一个源/漏区21b。
底部子部分10a的内端与在孔22内接触子部分13b的外表面接触，从而将第二部分13与第一部分10接触。子部分13b的底端与相应的一个源/漏区21b接触，从而将下部电极16与相应的源/漏区21b电连接。
形成的膜状的电容器介质14沿着下部电极16的第一和第二电极部分10和13的暴露区域延伸。介质14不仅与电极16的暴露区域接触，也与通过临近下部电极16之间的隙缝的SiNx层7的暴露区域接触。因此，第一和第二电极部分10和13的暴露区域完全与介质14的一侧接触。介质14通常被用于所有的下部电极16，即用于所有的单元。
具有平坦表面的公共上部电极15被形成在电容器介质14的另一侧。电极15延伸到所有下部电极16的第一和第二电极部分10和13之间的隙缝。换句话说，介质14和电极15填充了隙缝。电极15通常被用于所有下部电极16或所有单元。
下部电极16、电容器介质14和上部电极15构成每一存储单元的存储电容器30
下面参考图4A到4H解释制备按照图3实施例的具有存储电容器30的半导体存储器件的方法。
首先，如图4A所示，由SiO2制备的绝缘介质2选择性地形成在硅基底1的表面上，在此定义了有源区域。其次，SiO2层(未示出)形成在基底1的整个表面上，掺杂的(即n-或p型)多晶硅层(未示出)被淀积在所形成的SiO2层上。SiO2和多晶硅层形成具有特殊形状的图案，因此，在各自的有源区域中在基底1的表面上形成栅极绝缘体20和栅极电极3。
使用绝缘介质2和栅极电极3作为掩膜，n-或p型的掺杂选择性地注入基底1，因此，在各自的有源区域内形成源/漏区21a和21b对。每一对源/漏区21a和21b本身与对应的栅极电极3之一成一直线。
因此，在基底1上形成MOSFET 31，每一个MOSFET 31由一对源/漏区21a和21b、栅极绝缘体20和栅极电极3形成。
随后，形成由SiO2制备的第一层间介质层4覆盖基底1。绝缘介质2和MOSFET 31由层4覆盖。然后，由硼硅酸盐玻璃(BPSG)制备的第二层间介质层5形成在第一层间介质层4上。层5包含电连接到在它内部的各自的源/漏区21a的布线层6。布线层6可由钨硅化物制备(Wsi2)。
SiNx层7由CVD法形成在第二层间介质层5上。由SiO2制备的第一介质层8形成在SiNx层7上。
然后，具有开口9a的图形抗蚀膜9形成在层8上，选择性地暴露形成下部电极16的区域。这个阶段的状态由图4A示出。
跟随这个步骤，使用图形抗蚀膜9作为掩膜，由SiO2制备的第一介质层8选择性地被蚀刻，因此，在SiNx层7上形成第一隔离层8a，如图4B所示。由SiO2制备的第一隔离层8a在对应下部电极16的位置上有圆形开口28。然后，除去抗蚀膜9。这个阶段的状态显示在图4B。
其后，如图4C所示，掺杂多晶硅层由CVD法淀积在SiNx层7上，因此，形成第一导电层40。层40与第一隔离层8a和SiNx层7的暴露区域接触。例如，层40的厚度是30毫微米。
随后，SiO2层由CVD法淀积在第一导电层40上，从而形成第二隔离层11，如图4C所示。第二隔离层11沿着第一导电层40延伸。例如，层11的厚度是80毫微米。这个阶段的状态显示在图4C。
如图4D所示，图形抗蚀膜12然后形成在第二隔离层11上。具有开口12a的膜12位于各自源/漏区12b的对应位置。这个阶段的状态显示在图4D。
使用图形抗蚀膜12作为掩膜，第二隔离层11、第一导电层40、SiNx层7、第二和第一层间介质层5和4选择性地和连续地被蚀刻。因此，形成的接触孔22穿透层11、40、7、5和4，暴露了下面的源/漏区21b，如图4E所示。然后，抗蚀膜12被除去。这个阶段的状态显示在图4E中。
跟随这个步骤，掺杂多晶硅层由CVD法淀积在第二隔离层11上。因此，形成第二导电层43，如图4F所示。层43具有足够大的厚度用于填充接触孔22和开口28a的内部。例如，层43的厚度是500毫微米。这个阶段的状态显示在图4F。
下一步，第二导电层43、第二隔离层11和第一导电层40被连续地蚀刻直到暴露出第一隔离层8a的顶部。因此，存在与开口28外部的层40和43的部分选择性地被除去，如图4G所示。因此，第一和第二导电层40和43选择性地只留在开口28内。留在开口28内的第一导电层40构成了位于SiNx层7上的下部电极16的第一电极部分10。留在开口28内的第二导电层43构成了位于SiNx层7上稍高一点的下部电极16的第二电极部分13，这个阶段的状态显示在图4G。
使用SiNx层7作为蚀刻停止层，剩下的第一和第二隔离层8a和11完全被除去。因此，隙缝24形成在邻近的两个第一电极部分10之间，同时，隙缝25分别形成在第一和第二电极部分10和13之间。如图4H所示。隙缝24隔开了两个相邻的第一电极部分10。隙缝25暴露了第一和第二电极部分10和13的内表面。这个阶段的状态显示在图4H中。
此外，如图3所示，所形成的电容器介质14覆盖下部电极16的第一和第二电极基底10和13的暴露区域及SiNx层7的暴露区域。例如层7，所用的层结构是SiO2层和SiNx层。
最后，厚度为200毫微米的掺杂多晶硅层由CVD法淀积在电容器介质14上。淀积的多晶硅层的顶部根据需要进行平整化。因此，形成公共上电极15，如图3所示。
通过上面解释的处理步骤，在存储单元内，制备了配备有存储电容器30和MOSFET 31的半导体存储器件。
如图3所示，利用本发明的实施例的存储电容器30，由第一和第二电极部分10和13形成下部电极16。第一电极部分10包括圆环平板型的底部子部分和从子部分10a圆周向上延伸的圆筒侧壁子部分10b。第二电极部分13位于由第一电极部分10形成的内部空间内。第一电极部分10的底部和侧壁子部分10a和10b通过隙缝25与第二电极部分13隔开。电容器介质14沿着下部电极16的第一和第二电极部分10和13与上部电极15的相对面延伸。形成上部电极15填充隙缝24和25。
结果，在下部和上部电极10和15之间的有效表面区域可以容易地增加，因此，尽管电容器30被小型化，仍然可以获得满意的大电容量值。因此，可以确保半导体存储器件的稳定操作，并提高了器件的操作可靠性。
此外，根据上面解释的制备电容器30的方法，使用第一和第二隔离层8a和11形成隙缝24和25。因此，可以容易地制备存储电容器30。
从上面的解释可以看到，在上面的实施例中，下部电极16的第一电极部分10近似是圆筒形，第二电极部分13近似是圆环平板型。然而，应当说明，本发明没有限制到这些形状。如果它满足在权利要求中确定的范围，第一和第二电极部分10和13可以是任何形状。
已经论述了本发明的优选实施例，应当理解，对于本领域熟练技术人员来说，没有远离本发明的精神，修改本发明是显而易见的。因此，本发明的保护范围唯一由下面权利要求所确定。

Claims (18)

1.电容器包括：
(a)具有层间介质层的基底；
(b)形成在所述的层间介质层上的下部电极；所述的下部电极具有相互之间连接的第一电极部分和第二电极部分；所述的第一电极部分包括底部子部分和从所述的底部子部分的圆周向上延伸的侧壁子部分；所述的底部子部分和所述的侧壁子部分形成内部空间；至少部分所述的第二电极部分位于所述的内部空间，致使在所述的底部子部分和所述的第二电极部分之间形成第一隙缝，在所述的侧壁子部分和所述的第二电极部分之间形成第二隙缝。
(c)沿着所述的第一电极部分的所述的底部子部分和侧壁子部分的暴露区域延伸和沿着所述第二电极部分的暴露区域延伸形成的电容器介质；所述的电容器介质与所述的第一电极部分的所述的底部子部分和所述的侧壁子部分的暴露区域及沿着所述的第二电极部分的暴露区域接触。
(d)将与所述的电容器介质形成接触的上部电极；所述的上部电极与所述的下部电极的所述的第一电极部分的所述的底部子部分和在所述的第一隙缝内的所述的下部电极的所述的第二电极部分相对；上部电极与所述的下部电极的所述的第一电极部分的所述的侧壁子部分和在所述的第二隙缝内的所述的下部电极的所述的第二电极部分相对。
2.按照权利要求1所述的电容器，其特征是所述的第一电极部分的所述的底部子部分有一个开口，所述的层间介质层有一个开口；其中，所述的第二电极部分与在所述的层间介质层和所述的基底之间形成的布线层或在所述的基底内通过开口形成的导电区域接触并与其电连接。
3.按照权利要求2所述的电容器，其特征是所述的第一电极部分的所述的底部子部分是平板型，所述的第二电极部分包括平板型主子部分和从所述的主子部分向下延伸的接触子部分；其中，所述的主子部分完全位于所述的下部电极的内部空间，所述的接触子部分与所述的布线层或通过所述的开口的所述的导电区接触并与其电连接。
4.按照权利要求1所述的电容器，其特征是所述的下部电极的所述的第二电极部分包括主子部分和从所述的主子部分朝着所述的基底方向向下延伸的接触子部分；其中，所述的接触子部分穿透所述的第一电极部分的所述的底部子部分并与其连接。
5.按照权利要求4所述的电容器，其特征是所述的第二电极部分的接触子部分与在所述的层间介质层和所述的基底之间形成的布线层或通过开口在所述基底中形成的导电区接触并与其电连接。
6.按照权利要求4所述的电容器，其特征是所述的第一电极部分的所述的底部子部分是圆环平板型，它的所述的侧壁子部分是圆筒形；其中，所述的第二电极的所述的主子部分是圆环平板型。
7.制备电容器的方法，包括步骤：
(a)制备具有层间介质层的基底。
(b)在所述的层间介质层上形成第一隔离层；所述的第一隔离层有一穿透开口；
(c)在所述的层间介质层上形成第一导电层以覆盖所述的第一隔离层；
(d)在所述的第一导电层上形成第二隔离层；
(e)选择性地除去所述的第二隔离层、所述的第一导电层和所述的层间介质层，从而形成穿透所述的第二隔离层、所述的第一导电层和所述的层间介质层的接触孔；
(f)在所述的第二隔离层上形成第二导电层；所述的第二导电层与所述的第一导电层接触；
(g)选择性地除去所述的第二和第一导电层及所述的第二隔离层直到暴露出所述的第一隔离层，从而选择性地把所述的第二和第一导电层及所述的第二隔离层留在所述的第一隔离层的开口内；留在所述的第一隔离层的所述的开口内的第一导电层用作下部电极的第一电极部分，其中，所述的第一电极部分包括底部子部分和从所述的底部子部分的圆周向上延伸的侧壁子部分；所述的底部子部分和所述的侧壁子部分形成内部空间；留在所述的第一隔离层的开口内的第二导电层用作所述的下部电极的所述的第二电极部分；至少部分所述的第二电极部分位于所述的内部空间内，致使在所述的底部子部分和所述的第二电极部分之间形成第一隙缝，在所述的侧壁子部分和第二电极部分之间形成第二隙缝；
(h)完全除去留在所述的第一隔离层的开口内的所述的第二隔离层和所述第一隔离层；
(i)在所述的下部电极的所述第一电极部分和第二电极部分的暴露区域上形成电容器介质；
(j)在所述的电容器介质上形成上部电极，以便填充所述的下部电极的所述的第一电极部分和所述的第二电极部分之间的所述的第一和第二隙缝。
8.按照权利要求7所述的方法，其特征是留在所述的第一隔离层的所述的开口内的所述的第二导电层，它作为所述的下部电极的所述的第二电极部分，与在所述的层间介质层和所述的基底之间形成的布线层或在所述的基底内通过接触孔形成的导电区域接触并与其电连接。
9.按照权利要求7所述的方法，其特征是所述的第一电极部分的所述的底部子部分是圆环平板型，所述的侧壁子部分是圆筒形；其中，所述的第二电极部分是圆环平板型。
10.按照权利要求7所述的方法，其特征是所述的步骤(g)是由回蚀(etch back)处理完成。
11.按照权利要求7所述的方法，其特征是进一步包括在所述的步骤(j)之后的平整所述的上部电极的表面的步骤。
12.按照权利要求7所述的方法，其特征是在步骤(h)中所述的第一和第二隔离层同时由蚀刻处理除去。
13.制备含有电容器的半导体器件的方法，包括步骤：
(a)制备具有层间介质层的基底。
(b)在所述的层间介质层上形成第一隔离层；所述的第一隔离层有一穿透开口；
(c)在所述的层间介质层上形成第一导电层以覆盖所述的第一隔离层；
(d)在所述的第一导电层上形成第二隔离层；
(e)选择性地除去所述的第二隔离层、所述的第一导电层和所述的层间介质层，从而形成穿透所述的第二隔离层、所述的第一导电层和所述的层间介质层的接触孔；
(f)在所述的第二隔离层上形成第二导电层；所述的第二导电层与所述的第一导电层接触；
(g)选择性地除去所述的第二和第一导电层及所述的第二隔离层直到暴露出所述的第一隔离层，从而选择性地把所述的第二和第一导电层及所述的第二隔离层留在所述的第一隔离层的开口内；留在所述的第一隔离层的所述的每一个开口内的第一导电层用作每一个电容器的下部电极的第一电极部分，其中，所述的第一电极部分包括底部子部分和从所述的底部子部分的圆周向上延伸的侧壁子部分；所述的底部子部分和所述的侧壁子部分形成内部空间；留在所述的第一隔离层的每一个所述的开口内的第二导电层的用作每一个所述的电容器的下部电极的所述的第二电极部分；在每一个所述开口内，至少部分所述的第二电极部分位于所述的内部空间内，致使在所述的底部子部分和所述的第二电极部分之间形成第一隙缝，在所述的侧壁子部分和第二电极部分之间形成第二隙缝；
(h)完全除去留在所述的第一隔离层的开口内的所述的第二隔离层和第一隔离层；
(i)在所述的下部电极的第一电极部分和第二电极部分的暴露区域上形成电容器介质；
(j)在所述的电容器介质上形成上部电极，以便填充所述的下部电极的所述的第一电极部分和所述的第二电极部分之间的所述的第一和第二隙缝。
14.按照权利要求13所述的方法，其特征是留在所述的第一隔离层的所述的每一个开口内的所述的第二导电层，它的作用象所述的下部电极的所述的第二电极部分，与在所述的层间介质层和所述的基底之间形成的布线层或在所述的基底内通过接触孔形成的导电区域接触并与其电连接。
15.按照权利要求13所述的方法，其特征是所述的每一个第一电极部分的所述的底部子部分是圆环平板型，所述的每一个侧壁子部分是圆筒形；其中，所述的每一个第二电极部分是圆环平板型。
16.按照权利要求13所述的方法，其特征是所述的步骤(g)是由回蚀(etch back)处理完成。
17.按照权利要求13所述的方法，其特征是进一步包括在所述的步骤(j)之后的平整所述的公共上部电极的表面的步骤。
18.按照权利要求13所述的方法，其特征是在步骤(h)中所述的第一和第二隔离层同时由蚀刻处理除去。
CNB001058940A 1999-04-19 2000-04-18 半导体器件电容器的制备方法 Expired - Fee Related CN1142592C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP110981/1999 1999-04-19
JP11098199A JP3298553B2 (ja) 1999-04-19 1999-04-19 半導体装置の蓄積容量部の形成方法

Publications (2)

Publication Number Publication Date
CN1271180A true CN1271180A (zh) 2000-10-25
CN1142592C CN1142592C (zh) 2004-03-17

Family

ID=14549387

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001058940A Expired - Fee Related CN1142592C (zh) 1999-04-19 2000-04-18 半导体器件电容器的制备方法

Country Status (5)

Country Link
US (1) US6274427B1 (zh)
JP (1) JP3298553B2 (zh)
KR (1) KR20010014755A (zh)
CN (1) CN1142592C (zh)
TW (1) TW448559B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1295748C (zh) * 2001-01-17 2007-01-17 国际商业机器公司 铜制金属－绝缘体－金属电容器
CN112050385A (zh) * 2019-06-06 2020-12-08 青岛海尔空调器有限总公司 制冷工况下空调器的控制方法
CN114582809A (zh) * 2022-04-29 2022-06-03 长鑫存储技术有限公司 电容器的制作方法、电容器以及存储器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077327A (ja) * 1999-09-02 2001-03-23 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
KR100646930B1 (ko) * 2000-08-03 2006-11-17 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
TW460954B (en) * 2000-11-09 2001-10-21 United Microelectronics Corp Manufacturing method of bottom electrode of semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960016486B1 (ko) * 1993-08-31 1996-12-12 현대전자산업 주식회사 디램 캐패시터 및 그 제조방법
US5543346A (en) * 1993-08-31 1996-08-06 Hyundai Electronics Industries Co., Ltd. Method of fabricating a dynamic random access memory stacked capacitor
JPH09275194A (ja) 1996-04-02 1997-10-21 Sony Corp 半導体記憶装置の製造方法
TW312831B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(3)
TW312829B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Semiconductor memory device with capacitor(6)
TW366594B (en) * 1998-01-14 1999-08-11 United Microelectronics Corp Manufacturing method for DRAM capacitor
US6100135A (en) * 1998-08-15 2000-08-08 Wu; Shye-Lin Method of forming a crown-fin shaped capacitor for a high density DRAM cell

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1295748C (zh) * 2001-01-17 2007-01-17 国际商业机器公司 铜制金属－绝缘体－金属电容器
CN112050385A (zh) * 2019-06-06 2020-12-08 青岛海尔空调器有限总公司 制冷工况下空调器的控制方法
CN112050385B (zh) * 2019-06-06 2022-07-19 青岛海尔空调器有限总公司 制冷工况下空调器的控制方法
CN114582809A (zh) * 2022-04-29 2022-06-03 长鑫存储技术有限公司 电容器的制作方法、电容器以及存储器

Also Published As

Publication number Publication date
US6274427B1 (en) 2001-08-14
KR20010014755A (ko) 2001-02-26
JP2000307073A (ja) 2000-11-02
TW448559B (en) 2001-08-01
CN1142592C (zh) 2004-03-17
JP3298553B2 (ja) 2002-07-02

Similar Documents

Publication Publication Date Title
CN1278384C (zh) 制造半导体器件的方法
CN1705080A (zh) 半导体器件
CN1706027A (zh) 包含电容器的集成电路装置及制造方法
CN1292483C (zh) 半导体器件及其制造方法
CN1941310A (zh) 使用化学机械抛光工艺制作自对准接触焊盘的方法
CN1518112A (zh) 半导体器件及其制造方法
CN1518066A (zh) 半导体器件的电容器底电极及其制造方法
CN1858900A (zh) 在存储器件中制造三沟道晶体管的方法
CN1692489A (zh) 具有铟掺杂子区域的栅隔离区的半导体结构
CN1812106A (zh) 半导体存储装置及其制造方法
CN1797746A (zh) 具有不同结晶取向的soi器件
CN1519917A (zh) 具有在位线方向延伸以接触存储节点的接触体的半导体器件的制造方法
CN1152425C (zh) 制作具有垂直的mos晶体管的集成电路的方法
CN1118872C (zh) 半导体器件及其制造方法
CN1230790A (zh) 具有导线插头的半导体器件及其生产方法
CN1142592C (zh) 半导体器件电容器的制备方法
CN1518093A (zh) 半导体器件及其制造方法
CN1532916A (zh) 设有电容器的半导体装置的制造方法
CN1284243C (zh) 半导体器件及其制造方法
CN1841733A (zh) 金字塔形的电容结构及其制造方法
CN1870248A (zh) 用于半导体存储单元的有隔离环的沟槽电容器的制造方法
CN1750265A (zh) 半导体器件及其制造方法
CN1825567A (zh) 记忆晶胞电容与逻辑元件的整合制造方法及其结构
CN1466222A (zh) 具有电容器的半导体器件
CN1097311C (zh) 半导体装置的制造方法和半导体装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030615

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030615

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ERBIDA MEMORY CO., LTD.

Free format text: FORMER OWNER: NEC ELECTRONICS TAIWAN LTD.

Effective date: 20040407

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20040407

Address after: Tokyo, Japan

Patentee after: Elpida Memory Inc.

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040317